KR100259340B1 - 고속 균등화 회로 - Google Patents
고속 균등화 회로 Download PDFInfo
- Publication number
- KR100259340B1 KR100259340B1 KR1019970021205A KR19970021205A KR100259340B1 KR 100259340 B1 KR100259340 B1 KR 100259340B1 KR 1019970021205 A KR1019970021205 A KR 1019970021205A KR 19970021205 A KR19970021205 A KR 19970021205A KR 100259340 B1 KR100259340 B1 KR 100259340B1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- output
- mos transistor
- gate
- voltage
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 고속 균등화 회로에 관한 것으로, 종래의 기술에 있어서는 고속화 동작을 위해서는 균등화 펄스폭의 감소가 필수적이며, 좋은 균등화 특성을 얻기 위해서는 높은 전압의 인가가 필수적이나 칩의 최소화와 게이트 산화물의 두께 감소로 인한 신뢰성의 증대를 위해 저전압의 공급이 불가피하여 저전압시 합선(short) 펄스화가 어렵고, 공급전력의 하강으로 트랜지스터의 게이트 인가전압이 낮아져 펄스폭은 크면서 게이트 전압이 낮은 조건으로 변하여 온전한 균등화가 이루어지지 않아 오동작이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 레벨시프터를 이용하여 백바이어스 전압과 전원전압을 공급함으로써, 저전압시 합선(short) 펄스화가 쉽고, 공급전력의 하강으로 인한 트랜지스터의 게이트 인가전압이 낮아지는 것을 방지하는 효과가 있다.
Description
본 발명은 고속 균등화 회로에 관한 것으로, 특히 디램의 입출력 라인에 레벨시프터를 이용하여 균등화를 수행하는 트랜지스터의 게이트 전압을 변경토록 함으로써, 고속동작 및 저전압 메모리에 적합한 고속 균등화 회로에 관한 것이다.
도1은 종래 균등화 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프(10)와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호(YSi,YSj,YSk)에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(NM1∼NMn)와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호(MAT_ENB)에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(N1,N2)와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호(EQB)에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 피-모스 트랜지스터(PM1)와; 게이트에 입력되는 제어신호(READ_CONTROL)에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터(N3∼N8)로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작과정을 설명하면 다음과 같다.
도2는 종래 균등화 회로의 동작 타이밍도로서, 이에 도시된 바와 같이 센서앰프(10)에서 비트라인(BITB)을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인(BIT)을 전원전압(Vcc/2)까지 충전하여 출력하고, 엔-모스 트랜지스터(N1,N2)는 한 셀 어레이 블록에서 입력되는 인에이블 신호(MAT_ENB)에 의해 선택하고자 하는 셀 어레이 블록의 프리차아지가 풀리며, 균등화(Equalization) 신호(EQB)도 오프상태를 유지하고 있다가 이후 워드라인의 상승과 이에 따른 비트라인의 센싱(Sensing)이 시작되고, 엔-모스 트랜지스터(NM1∼NMn)에 선택신호(YSi)가 입력되어 이 선택신호(YSi)에 의해 상기 비트라인(BIT, BITB)과 입출력 라인(IOT, IOB)의 전기적 연결이 이루어져 비트라인(BIT)의 데이터가 입출력 라인(IOT, IOB)으로 실리며, 그리고 나서 다음 선택신호(YSj 또는 YSk)의 다른 비트라인(BITB)의 선택에 의해 다음 데이터가 같은 입출력 라인(IOT, IOB)에 실린다음 곧이어 주소선택신호에 의한 균등화 신호(EQB)가 피-모스 트랜지스터(PM1)에 입력되어 균등화가 진행된다.
이때, 입출력 라인(IOT, IOB)의 균등화 및 선택신호(YSi,YSj,YSk)의 온시기를 중복(Overlap)시켜 이전 데이터에 의한 메인앰프의 무효(Invalid) 데이터 출력을 방지하여 속도 및 안정적인 동작을 유지하도록 한다.
상기와 같이 종래의 기술에 있어서는 고속화 동작을 위해서는 균등화 펄스폭의 감소가 필수적이며, 좋은 균등화 특성을 얻기 위해서는 높은 전압의 인가가 필수적이나 칩의 최소화와 게이트 산화물의 두께 감소로 인한 신뢰성의 증대를 위해 저전압의 공급이 불가피하여 저전압시 합선(short) 펄스화가 어렵고, 공급전력의 하강으로 트랜지스터의 게이트 인가전압이 낮아져 펄스폭은 크면서 게이트 전압이 낮은 조건으로 변하여 온전한 균등화가 이루어지지 않아 오동작이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 레벨시프터를 이용하여 균등화를 수행하는 트랜지스터의 게이트 전압을 변경토록 함으로써, 고속동작 및 저전압 메모리에 적합한 고속 균등화 회로를 제공함에 목적이 있다.
도1은 종래 균등화 회로의 구성을 보인 회로도.
도2는 종래 균등화 회로의 동작 타이밍도.
도3은 본 발명 고속 균등화 회로의 구성을 보인 회로도.
도4는 본 발명 고속 균등화 회로의 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
NM1∼NMn,N1∼N8,MN1∼MN4 : 엔-모스 트랜지스터 10 : 센서앰프
PM1∼PM3 : 피-모스 트랜지스터 30 : 레벨시프터
40 : 백바이어스 전압 발생기 I1 : 인버터
이와 같은 목적을 달성하기 위한 본 발명 고속 균등화 회로의 구성은, 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 제1 피-모스 트랜지스터와; 게이트에 입력되는 제어신호에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터와; 백바이어스 전압을 발생하는 백바이어스 전압 발생기와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 제1 피-모스 트랜지스터로 공급하는 레벨시프터로 구성함을 특징으로 한다.
상기 레벨시프터는 입력되는 균등화 신호를 반전하는 인버터와; 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 소오스에 공급되는 전원전압을 출력하는 제2 피-모스 트랜지스터와; 게이트에 입력되는 균등화 신호에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제1 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제2 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 상기 제2 피-모스 트랜지스터에서 을 출력하는 제3 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제1 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제3 엔-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터로 구성함을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 고속 균등화 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프(10)와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호(YSi,YSj,YSk)에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(NM1∼NMn)와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호(MAT_ENB)에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터(N1,N2)와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호(EQB)에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 피-모스 트랜지스터(PM1)와; 게이트에 입력되는 제어신호(READ_CONTROL)에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터(N3∼N8)와; 백바이어스 전압(VBB)을 발생하는 백바이어스 전압 발생기(40)와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 피-모스 트랜지스터(PM1)로 공급하는 레벨시프터(30)로 구성한다.
도4는 본 발명 고속 균등화 회로의 동작 타이밍도로서, 이에 도시한 바와 같이 센서앰프(10)에서 비트라인(BITB)을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인(BIT)을 전원전압(Vcc/2)까지 충전하여 출력하고, 엔-모스 트랜지스터(N1,N2)는 한 셀 어레이 블록에서 입력되는 인에이블 신호(MAT_ENB)에 의해 선택하고자 하는 셀 어레이 블록의 프리차아지가 풀리며, 균등화(Equalization) 신호도 오프상태를 유지하고 있다가 이후 워드라인의 상승과 이에 따른 비트라인의 센싱(Sensing)이 시작되고, 엔-모스 트랜지스터(NM1∼NMn)에 선택신호(YSi)가 입력되어 이 선택신호(YSi)에 의해 상기 비트라인(BIT, BITB)과 입출력 라인(IOT, IOB)의 전기적 연결이 이루어져 비트라인(BIT)의 데이터가 입출력 라인(IOT, IOB)으로 실리며, 그리고 나서 다음 선택신호(YSj 또는 YSk)의 다른 비트라인(BITB)의 선택에 의해 다음 데이터가 같은 입출력 라인(IOT, IOB)에 실린다음 곧이어 주소선택신호에 의한 균등화 신호(EQB)가 레벨시프터(30)에 입력된다.
상기 레벨시프터(30)에 하이 입력신호가 들어오면 제1 피-모스 트랜지스터(PM2)는 오프되고, 인버터(I1)에 의해 제2 피-모스 트랜지스터(PM3)는 온되며, 제1,2 엔-모스 트랜지스터(MN1)(MN2)는 온되고, 제3,4 엔-모스 트랜지스터(MN3)(MN4)는 오프되므로, '노드1'에 전원전압(Vcc)이 걸리게 되어, 결국 피-모스 트랜지스터(PM1)를 오프시킴으로 인해 균등화가 진행되지 않는다.
만약, 레벨시프터(30)에 로우 입력신호가 들어오면 제1 피-모스 트랜지스터(PM2)는 온되고, 인버터(I1)에 의해 제2 피-모스 트랜지스터(PM3)는 온되며, 제1,2 엔-모스 트랜지스터(MN1)(MN2)는 온되고, 제3,4 엔-모스 트랜지스터(MN3)(MN4)는 오프되므로, '노드1'에 백바이어스 전압 발생기(40)에서 공급하는 백바이어스 전압(VBB)이 걸리게 되어, 결국 피-모스 트랜지스터(PM1)에 상기 백바이어스 전압(VBB)이 입력되어 균등화가 진행된다.
이상에서 설명한 바와 같이 본 발명 고속 균등화 회로는 레벨시프터를 이용하여 백바이어스 전압과 전원전압을 공급함으로써, 저전압시 합선(short) 펄스화가 쉽고, 공급전력의 하강으로 인한 트랜지스터의 게이트 인가전압이 낮아지는 것을 방지하는 효과가 있다.
Claims (2)
- 양 비트라인의 사이에 위치하여 한쪽 비트라인을 0V까지 끌어 내림과 동시에 또 한쪽 비트라인을 전원전압(Vcc/2)까지 충전하여 출력하는 센서앰프와; 양 비트라인의 사이에 위치하여 게이트에 입력되는 선택신호에 의해 비트라인의 데이터를 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 입출력 라인의 사이에 위치하여 게이트에 입력되는 어느 한 셀 어레이 블록에서 입력되는 인에이블신호에 의해 전원전압(Vcc/2)을 입출력 라인으로 출력하는 복수개의 엔-모스 트랜지스터와; 양 입출력 라인 사이에 위치하여 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압(Vcc/2)을 입출력 라인으로 출력하여 상기 입출력 라인의 레벨을 균등화 시키는 제1 피-모스 트랜지스터와; 게이트에 입력되는 제어신호에 의해 소오스에 공급되는 전원전압(Vcc)을 분배하여 입출력 라인을 전원전압(Vcc/2)으로 프리차지시키는 복수개의 엔-모스 트랜지스터와; 백바이어스 전압을 발생하는 백바이어스 전압 발생기와; 입력되는 균등화 신호에 의해 전압레벨을 변화시켜 상기 제1 피-모스 트랜지스터로 공급하는 레벨시프터로 구성함을 특징으로 하는 고속 균등화 회로.
- 제1항에 있어서, 상기 레벨시프터는 입력되는 균등화 신호를 반전하는 인버터와; 게이트에 입력되는 균등화 신호에 의해 소오스에 공급되는 전원전압을 출력하는 제1 피-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 소오스에 공급되는 전원전압을 출력하는 제2 피-모스 트랜지스터와; 게이트에 입력되는 균등화 신호에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제1 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제2 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제1 피-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터와; 게이트에 입력되는 상기 인버터의 출력에 의해 상기 제2 피-모스 트랜지스터에서 을 출력하는 제3 엔-모스 트랜지스터와; 게이트에 입력되는 상기 제1 피-모스 트랜지스터에서 공급한 전압에 의해 상기 제3 엔-모스 트랜지스터에서 공급한 전압을 출력하는 제2 엔-모스 트랜지스터로 구성함을 특징으로 하는 고속 균등화 회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970021205A KR100259340B1 (ko) | 1997-05-28 | 1997-05-28 | 고속 균등화 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970021205A KR100259340B1 (ko) | 1997-05-28 | 1997-05-28 | 고속 균등화 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980085207A KR19980085207A (ko) | 1998-12-05 |
KR100259340B1 true KR100259340B1 (ko) | 2000-06-15 |
Family
ID=19507467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970021205A KR100259340B1 (ko) | 1997-05-28 | 1997-05-28 | 고속 균등화 회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100259340B1 (ko) |
-
1997
- 1997-05-28 KR KR1019970021205A patent/KR100259340B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980085207A (ko) | 1998-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100381968B1 (ko) | 고속동작용디램 | |
JPH07130175A (ja) | 半導体記憶装置 | |
US5228106A (en) | Track-and-regenerate amplifiers and memories using such amplifiers | |
US7038962B2 (en) | Semiconductor integrated circuit | |
KR0167295B1 (ko) | 저전력용 센스앰프회로 | |
US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
JP3542225B2 (ja) | 半導体装置 | |
US5677886A (en) | Sense amplifier circuit in semiconductor memory device | |
US6990034B2 (en) | Static semiconductor memory device and method of controlling the same | |
US5754075A (en) | Integrated circuits including power supply boosters and methods of operating same | |
KR20010001739A (ko) | 반도체 메모리의 비트 라인 균등화 신호 제어회로 | |
US5751642A (en) | Voltage control circuit for input and output lines of semiconductor memory device | |
JP3783889B2 (ja) | ビットラインプリチャージ回路 | |
KR100438237B1 (ko) | 테스트 회로를 갖는 반도체 집적 회로 | |
KR100780633B1 (ko) | 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로 | |
US6002624A (en) | Semiconductor memory device with input/output masking function without destruction of data bit | |
KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
KR100259340B1 (ko) | 고속 균등화 회로 | |
KR100365563B1 (ko) | 비트라인 센스앰프 구동장치 | |
US5768200A (en) | Charging a sense amplifier | |
KR100195870B1 (ko) | 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로 | |
US6046949A (en) | Semiconductor integrated circuit | |
KR100365432B1 (ko) | 센스 앰프 구동 신호 발생기 | |
KR100239885B1 (ko) | Sram 장치의 비트라인 프리챠지 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |