JP3734706B2 - メモリセル装置及びその製造方法 - Google Patents
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Description
本発明は、半導体基板の主表面の範囲内に複数のメモリセルが存在し、前記の複数のメモリセルは平行に延びるメモリセル行の形で配置されており、隣接するメモリセル行は少なくとも1つの絶縁トレンチによって相互に絶縁されており、その際、メモリセル装置は少なくとも1つのゲート誘電体を有し、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、メモリセル行のビット線はそれぞれ少なくとも1つのドープ領域を半導体基板内に有するメモリセル装置に関する。
【0002】
本発明はさらに、半導体基板の主表面の範囲内に複数のメモリセル行を作成し、相互に絶縁する、メモリセル装置の製造方法に関する。
【0003】
メモリセルは広範囲の技術分野で使用されている。メモリセルとはROM(Read Only Memory)といわれる固定値メモリ並びにPROM(Programmable ROM)といわれるプログラム可能なメモリである。
【0004】
半導体基板上のメモリセル装置は、そのメモリ中に記録された情報にランダムにアクセスできることにより優れている。この装置は多数のトランジスタを有する。読み出し工程の際に電流がトランジスタを流れている状態か又はトランジスタが遮断されている状態に理論的状態の1又は0が割り当てられる。通常、情報の記録はMOS型トランジスタを使用し、そのトランジスタのチャンネル領域が所望の遮断特性に相当するドーピングを有することにより行われる。
【0005】
先行技術のメモリセル装置は、DE−OS19510042に提案されている。このメモリ装置は行の形で配置されたMOS型トランジスタを含む。各行中にMOS型トランジスタが直列接続されている。メモリ密度の向上のために、隣接する行はそれぞれテープ状の縦方向トレンチの底部で並びに隣接するテープ状の縦方向トレンチ間で基板の表面上に配置されている。相互に接続されたソース/ドレイン領域は関連するドープ領域として構成されている。行毎に制御することによりこのメモリセル装置を読み出すことができる。
【0006】
公知のメモリセル装置のプログラミングはその製造時に行われる。しかし、多くの適応のためにデータを電気的プログラミングにより書き込むことができるメモリセルが必要とされる。電気的にプログラミング可能なメモリセル装置では、情報の記録はMOS型トランジスタの適当な形態によって行うことができる。例えば、MOS型トランジスタのゲートとチャンネル領域間にいわゆるフローティングゲートが配置されていることも可能である。この種のフローティングゲートには電荷を印加することができる。この場合、MOS型トランジスタのターンオン電圧はフローティングゲートに存在する電荷に依存する。しかしながら、同時にMOS型トランジスタのゲート誘電体がSiO2及びSi3N4からなる多重層を有するようにMOS型トランジスタを構成することもできる。この両方の層間の界面では、電荷担体を付着箇所で保持することができる。この場合、MOS型トランジスタのターンオン電圧は付着箇所に存在する電荷に依存する。MOS型トランジスタのターンオン電圧が前記の領域に存在する電荷に依存することは、電気的プログラミングに使用することができる。
【0007】
このメモリセル装置は、メモリセルに必要な所要面積を4F2から2F2に減少させたことにより優れており、その際、Fは製造のために使用したフォトリソグラフィープロセスの最小構造幅である。しかしながら、単位面積あたりメモリセルの数をさらに向上できないことが欠点である。
【0008】
さらに公知のメモリセル装置はUS−PS5306941に開示されている。このメモリセル装置の場合、メモリセルウェブの周辺領域中にビット線が配置されており、この場合、ビット線は隣接するメモリセルウェブに相互に向けられている。この場合、ビット線は絶縁材料で充填された絶縁トレンチにより相互に隔てられている。この文献はさらに、半導体基板内に絶縁トレンチがエッチングされることによりメモリセルウェブを形成するメモリセルの製造方法を開示している。絶縁トレンチのエッチングの後に、ドーピング物質の拡散が行われ、その際、拡散によりビット線が形成される。さらに、メモリセル行上又はその間にゲート誘電体が形成される。この先行技術にあたるメモリセル装置は少なくとも0.5μmの構造サイズにとって、及びROM固定値メモリにとって適している。この場合、電気的プログラミングは不可能である。
【0009】
本発明の根底をなす課題は、先行技術の欠点を回避することである。特に、できるだけ多数のメモリセルをできる限り小さな空間上に配置することができるメモリセル装置を製造することである。
【0010】
前記の課題は、本発明の場合、請求項1の上位概念に記載したメモリセル装置を、メモリセル行をウェブの形に構成し、その際、このウェブが半導体基板の1平面から突出し、前記メモリセル行は複数部分から構成されておりかつ半導体基板においてウェルの上方に少なくとも1つのビット線を有し、ゲート誘電体はビット線の上方に配置されており、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、ゲート誘電体が複数の誘電層から構成された少なくとも1つの誘電多重層を有し、その際少なくとも1つの誘電層はもう1つの他の層と比較してより大きい電荷担体捕獲横断面を有し、半導体基板およびウェル内に構成された前記絶縁トレンチは、ワード線に対して長手方向において、半導体基板内の少なくとも1つのドープ領域を有するビット線よりも幅が狭く、前記絶縁トレンチは少なくとも1つのドープ領域を有するビット線よりも深く半導体基板内へ侵入することにより解決される。
【0011】
本発明は、つまり、行の形で配置されたメモリセルを備えたメモリセル装置を、メモリセルを備えた行がウェブの形で半導体基板の平面から突き出ており、かつこの場合トレンチにより相互に隔てられているように構成する。トレンチ、もしくはメモリセル行間のいわゆる間隙は絶縁材料で充填され、同時に半導体基板の平面上から突き出る。
【0012】
絶縁トレンチが50nm〜200nmの高さを有するようにメモリセル装置が構成されているのが特に有利である。
【0013】
請求項7の前提部に記載されたメモリセル装置の製造方法は、本発明によれば、半導体基板の前記主表面上にまずエッチマスクを成す第1の領域を設置し、次いで前記領域の側部にスペーサ部を作成し、スペーサ部の作成後に前記第1の領域の間にエッチマスクを成す第2の領域を形成し、後の工程においてスペーサ部のエッチングをエッチングマスクを成す第1の領域及び第2の領域に対して選択的に行って除去し、該スペーサ部の存在した下方に絶縁トレンチを形成し前記第1および第2の領域を除去し、少なくとも1つのドープ領域を有するビット線を半導体基板内に形成し、当該ビット線はワード線に対して長手方向において前記絶縁トレンチよりも幅が広く、少なくとも1つのドープ領域を有するビット線を半導体基板内に、絶縁トレンチが半導体基板内で達するレベルよりも浅いレベルまで形成し、前記絶縁トレンチおよび前記ビット線の上にゲート誘電体として多層の誘電層を形成し、該多層の誘電体のうち少なくとも1つの層に、他の層と比較して大きい電荷担体捕獲横断面をもたせ、前記半導体基板の平面よりも上方に突き出たウェブの形でメモリセル行を形成することにより実施される。
【0014】
エッチマスクの第1領域上及びエッチマスクの第1領域により覆われていない半導体基板の領域上にカバー層を析出させ、次いで半導体基板の主表面に対して平行に延びるカバー層の領域をエッチングにより除去することによりスペーサ部を作成するようにこの方法を実施するのが特に有利である。
【0015】
さらに、エッチマスクの第1領域を、前記第1領域間に少なくとも1つの間隙が形成されるように設置し、前記間隙内に達する材料を設置し、その結果、前記間隙中に少なくとも1つのエッチマスクの第2領域を形成するのが有利である。
【0016】
これは材料をエッチマスクの第1領域及びスペーサ部を覆うように設置することにより有利に行われる。
【0017】
ほぼ平行なメモリセル行を備えたメモリセル装置は、エッチマスクの第1領域をほぼ平行なウェブとして作成するように製造するのが有利である。
【0018】
ほぼ平行なメモリセル行を備えたメモリセル装置の製造のために、エッチマスクの第2領域を、前記領域がほぼ平行なウェブを形成するように作成するのが特に有利である。
【0019】
シリコンを有する半導体基板上にエッチマスクを設置し、前記エッチマスクの第1領域及び第2領域は酸化ケイ素SiO2からなり、スペーサ部は窒化ケイ素Si3N4から形成されることによりこの方法を実施するのが特に有利である。
【0020】
スペーサ部のエッチングを、エッチング剤としてリン酸を用いて、エッチマスクの第1領域及び第2領域に対して選択的に行うようにこの方法を実施することが有利である。
【0021】
本発明の更なる利点及び特徴は、従属形式請求項及び次の図面に関する有利な実施態様の説明から明らかである。
【0022】
図1には、第1ワード線WL1と第2ワード線WL2を備え、これらのワード線が交互に配置されているメモリセル装置の平面図が示されている。
【0023】
この場合、隣接するワード線WL1とWL2との間の間隔は、ワード線WL1、WL2の幅より狭い。ビット線BLはワード線WL1、WL2に対して横方向に延びており、このビット線BLはそれぞれ第1ドープ領域D1、第2ドープ領域D2を有している。メモリセル装置はさらにゲート誘電体及びゲート電極を有する。ワード線WL1、WL2はビット線BLと、メモリセル装置のメモリセルに該当する領域中でオーバーラップする。
【0024】
ビット線BLはそれぞれウェブの上方領域に設置されている。個々のビット線BLは絶縁トレンチ(Trenches)Tにより相互に絶縁されている。絶縁トレンチTはビット線BLよりも著しく幅が狭く、10nm〜100nm、有利に30〜60nmの厚さを有し、この場合、ここに示した実施例は約50nmの絶縁トレンチTの幅に関する。
【0025】
隣接する第1ワード線WL1と第2ワード線WL2との中間の間隔はできる限り小さく選択され、有利にメモリセル装置の製造プロセスの最小構造サイズFに相当する。有利に隣接するビット線BLの中間の間の間隔は同様に最小構造サイズFである。従って、ワード線WL1、WL2の1つとビット線BLとの交差として定義されるメモリセル1個あたりの所要面積は1F2である。
【0026】
メモリセルが配置されている場所の外側はデコーダが配置されており、このデコーダはビット線BLに対して横方向に延びるビット選択線BA0、BA1及びBA2を有する。複数の隣接するビット線BL(図示されているのは3つ)は、有利により高い構造平面上に配置された図示されていない金属層を介してノードK、K′にまとめられている。ノードK′と第2ドープ領域D2との間には、ノードK′中でビット線がまとめられているのと同じ数のビット選択線BA0、BA1及びBA2が配置されている。
【0027】
ビット選択線BAを介してデコーダの選択トランジスタATが制御可能である。選択トランジスタATはビット選択線BAとビット線BLとの個々の交差点に存在する。この場合、1つのビット線BLあたり1つの選択トランジスタATとの交差点が設置されている。
【0028】
ビット選択線BAとビット線BLとの交差点ではチャンネルドーピングが設置されており、その交差点では選択トランジスタは配置されていない。このチャンネルドーピングにより、各交差点では寄生MOS型トランジスタが生じ、このトランジスタは対応するビット選択線BAに加わっているレベルに無関係に導通する程度に大きい。このターンオン電圧は負であるのが有利である。
【0029】
このメモリセル装置は有利に次に記載するように製造される:
例えば、ホウ素のようなドーピング物質の有利に1×1015cm−3〜1×1016cm−3の基本濃度、例えば2×1015cm−3の基本濃度でp型にドープされた単結晶シリコンからなる半導体基板10中に、例えば1×1017cm−3のドーピング物質濃度を有するp型にドープされたウェル15を打ち込みにより生成させる。このp型にドープされたウェル15の深さは例えば約1μmである。
【0030】
その後、マスクの第1領域を設置する。このマスクの第1領域は平行に延びており、かつ半導体基板10の主要面すなわち主表面上に延びているウェブ20の形を有する。このウェブは、ほぼ最小の製造可能な構造サイズFに相当する幅を有する。有利にFは0.1μm〜0.5μmの範囲内にある。半導体基板のこの加工状態は図2に示されている。
【0031】
マスクの第1領域、つまりここではウェブ20は例えばTEOS(Si(OC2H5)4)−法により形成された酸化ケイ素SiO2からなる。このTEOS法は、有利にテトラ−エチル−オルトケイ酸、Si(OC2H5)4を約400℃の温度で、約40Paの範囲内の圧力で酸化ケイ素に変換するように実施する。
【0032】
こうして加工された半導体基板上に同一にカバー層30を設置する(図3参照)。この設置されたカバー層30は、例えば窒化ケイ素Si3N4からなる。このカバー層30の厚さは有利に5nm〜50nmであり、その際、20nmの範囲内の厚さが有利である。
【0033】
このカバー層30は有利にCVD(Chemical Vapour Deposition)法により設置され、特にLPCVD(Low Pressure CVD)法により設置されるのが有利である。LPCVD法によるカバー層30の生成のための特に適した方法は、ジクロロシラン(SiH2Cl2)をアンモニア(NH3)の添加下で約750℃の範囲内の温度でプラズマ中で10Pa〜100Pa、有利に30Paの圧力で窒化ケイ素(Si3N4)に変換させることより優れている。
【0034】
引き続き、このカバー層30のエッチングによる除去を半導体基板10の主表面に対して平行に延びる範囲内で異方性の乾式エッチングプロセスにより行う。それにより、ウェブ20の上側の表面上及びトレンチ40の底部範囲のカバー層30が除去される。カバー層30の除去は、ウェブ20の材料及び半導体基板10の材料に対して選択的にカバー層30をエッチングするエッチング剤を用いて行う。SiO2からなるウェブ20上並びに半導体基板10の表面上にあるSi3N4からなるカバー層30の場合、この種の選択的エッチングのためのエッチング剤としてCHF3が特に適している。
【0035】
このエッチング工程は、カバー層30がウェブ20の上側の表面上で並びにトレンチ40の底部領域中で完全に除去されるまで行う。それによりウェブ20の側方領域にスペーサ部(Spacer)50が残留するのみとなる。このスペーサ部50は約50nmの幅を有する。そのため、カバー層30は50nmの厚さが必要である。
【0036】
次の方法工程において、有利にエッチマスクの第1領域と同様の化学組成を有する材料60の析出が行われる。この材料60はトレンチ40をできる限り十分に充填する程度の厚さで設置される。有利にこの方法は、トレンチ40の全ての領域がライン70まで材料60で充填されるように実施する。半導体基板のこの加工状態は図4に示されている。
【0037】
こうして得られた構造体を引き続き適当な平坦化プロセスを用いて、例えば化学機械研磨(CMP)により、ライン70に達する領域だけが残る程度に平坦化する。
【0038】
その後、スペーサ部50は選択的エッチングにより、例えばリン酸を用いて有利に高めた温度で除去される。濃リン酸は窒化物層に対して特に高い選択性を有する。基本的にこのエッチング工程を室温で行うことは可能であるが、エッチング工程の促進のために、高めた温度で実施するのが有利である。約160℃の範囲内の温度でこのエッチングプロセスを実施するのが特に有利である。
【0039】
スペーサ部50の除去によりエッチマスクが形成され、このエッチマスクの第1領域は当初設置されたウェブ20により形成される。エッチマスクの第2領域は、材料60の露出したウェブ80により形成される。露出したウェブ80はトレンチ40の事前のプロセス工程中にある箇所に存在する。ウェブ80は当初のトレンチ40の幅と同じ幅を有し、その結果、このウェブ80はFよりも狭い幅である。ウェブ80の幅はFと比べて2dだけ減少している。この場合、dとはスペーサ部50の厚さである。F=200nmでd=20nmである場合、従ってウェブ80の幅は160nmである。この加工状態は図5に示されている。
【0040】
残留したウェブ20及び80により形成されたエッチマスクを用いて、例えば多工程で、CF4及びO2又はCHF3及びO2からなるガス混合物を用いた第1のエッチング工程及びHBr含有ガスを用いて第2のエッチング工程を行うエッチング工程を実施し、その結果、半導体基板10内の、事前のプロセス工程においてスペーサ部50が存在した箇所の下方に絶縁トレンチ85を形成させる。この絶縁トレンチ85は図1の上から見た図において符号Tで示されている。この絶縁トレンチ85は20nm〜200nmの深さを有し、その際、100nmが特に有利な値である。この絶縁トレンチ85は幅のほぼ5倍の深さである。絶縁トレンチ85のエッチング後にウェブ20及び80により形成されたエッチマスクを除去する。
【0041】
引き続きこの絶縁トレンチ85を絶縁材料で充填する。この充填材料としてSiO2が特に適している。絶縁トレンチ85を絶縁材料で充填した後、平坦化工程、有利に機械化学平坦化プロセスを行う。こうして得られた半導体基板の加工状態が図6に示されている。
【0042】
例えば5nmの層厚で拡散酸化物を設置した後、82のラインまでドーピング物質、例えばホウ素を半導体基板10中へ打ち込むことによりビット線86が作成される。有利に、このドーピング物質はウェル15の領域内のドーピング物質と同じ伝導形式である。ビット線86中のドーピング物質が例えば1×1017cm−3である場合、トランジスタのチャンネル領域が形成され、この領域は一般に0.5Vのターンオン電圧を有する。ターンオン電圧の打ち込みといわれるこの打ち込み工程は、3×1012cm−2のドーズ量で、25keVのエネルギー(図示していない)で行われる。従って絶縁トレンチ85間にメモリセル行が形成される。このメモリセル行は半導体基板10の上方に突き出たウェブの形を有する。
【0043】
引き続き、例えばフォトレジストからなるプログラムマスクを、フォトリソグラフィーによるプロセス工程によって形成させる。n型ドープするイオン、例えばAsの打ち込みは、1×1014cm−2のドーズ量で、40keVのエネルギーで実施され、この場合、選択スイッチがプログラムされる。この場合、チャンネルドーピング部が、選択トランジスタATが形成されていないビット選択線BAとビット線BLとの交差点に作成される。
【0044】
プログラムマスク及び拡散酸化物を除去した後に、適当な誘電層をビット線86及び絶縁トレンチ85上に設置した。この誘電層は有利に多層により形成される。誘電層が3重層である場合、捕捉した電荷をできる限り長く記憶するために、第1の誘電層90は約3nmの厚さの二酸化ケイ素SiO2からなり、中間の誘電層100は約7〜8nmの厚さの窒化ケイ素からなり、上側の誘電層110は約4nmの厚さを有する酸化ケイ素からなるのが特に有利である。有利には、上側の誘電層(110)の厚さが下側の誘電層(90)の厚さの1.3倍である。
【0045】
第1の誘電層90は例えばO2含有雰囲気中でアニールすることにより所望の層厚で形成される。この場合、ウェブ30のシリコンは二酸化ケイ素SiO2に変換される。
【0046】
第2の誘電層100は有利にCVD(Chemical Vapour Deposition)法により、特にLPCVD(Low Pressure CVD)法により設置される。第2の誘電層100を形成させるために特に適した変法は、ジクロロシラン(SiH2Cl2)をアンモニア(NH3)の添加下で約750℃の範囲内の温度でプラズマ中で10Pa〜100Paの圧力、有利に30Paの圧力で窒化ケイ素(Si3N4)に変換することにより行うことができる。
【0047】
引き続き、上側の誘電層110は有利にH2O含有雰囲気中で、約900℃の温度で約2時間にわたり熱酸化することにより又は公知の積層法により、例えばHTO法により析出される。HTO法を用いた析出は有利に、ジクロロシランSiH2Cl2をN2O含有雰囲気中で約900℃の温度で、40Paの範囲内の圧力で酸化ケイ素SiO2に変換することにより行うことができる。
【0048】
この上側の誘電層110上に例えば高度にドープされた多結晶シリコンからなる第1の電極層120を成長させる。多結晶シリコンの有利なドーピングは少なくとも1020cm−3であり、その際、ドーピングは1021cm−3以上が特に適している。第1の電極層120はまた金属ケイ化物及び/又は金属から形成されていてもよい。
【0049】
例えば、第1の電極層120はインサイトゥ(in situ)ドープされる析出又はドープされない析出及び引き続きドーピング物質の打ち込み又は拡散によりドープされる。例えばリン又はヒ素を用いたn+ドーピングを行うのが有利である。しかしながら、電極層120はp+ドープされていてもよい。打ち込みは例えば80keVのエネルギーで1×1016cm−2のドーズ量で行う。半導体基板のこの加工状態は図7に示されている。図7は同様に図2〜6と同様に図1中の線VII−VIIに沿った断面図である。
【0050】
引き続き、レジストマスクを第1の電極層120上に設置する。その後、エッチングプロセスを、例えば多工程でCF4及びO2又はCHF3及びO2を用いる第1のエッチング工程及びHBr含有ガスを用いる第2のエッチング工程で実施する。それによりトレンチ130が第1の電極層120内にエッチングされる。トレンチ130間には第1の電極層120の残留した材料によりウェブ140が生じ、このウェブは仕上がったメモリセル装置中でワード線として用いられる。ウェブ140に対して平行に、他の場所的な理由から図示されていないビット選択線が延び、このビット選択線は有利にワード線と同様の方法で製造される。
【0051】
また、レジストマスクを、予め析出された層、特にテトラエチルオルトシリケート(TEOS)層上に設置することもできる。
【0052】
引き続き、ウェブ140及びトレンチ130上に絶縁層150が適当なできる限り同じ方法により析出される。絶縁層150をTEOS法で形成させるのが特に有利である。この形成はテトラエチルオルトシリケートSi(OC2H5)4を約700℃の温度で40Paの範囲内の温度で酸化ケイ素SiO2に変換することにより行うことができる。
【0053】
誘電層90、100及び110並びにウェブ140が存在する半導体基板の断片が図8に示されている。図8はこの場合図2〜7で示された断面図に対して垂直方向の図1及び7に標されたラインXIII−XIIIに沿った断面図である。
【0054】
引き続き、絶縁層150の異方性エッチングを行い、その際、エッチング工程の除去部は平面領域の絶縁層150の厚さに相当する。ウェブ140の側壁上では従ってスペーサ部160が残留し、これはTEOS−スペーサともいわれる。半導体基板のこの状態は図9に示されている。
【0055】
引き続きエッチングプロセスを行い、その際、窒化物含有誘電層100は適当な材料、例えば80%の範囲内の濃度を有するリン酸でを用いて、約150℃の温度で除去される。多工程エッチングプロセスは、酸化物含有の下側の誘電層90上で停止する。この薄い誘電層90はトレンチ130の範囲内で更なるエッチング工程、例えばフッ酸含有溶液(HF−dip)を用いるエッチング工程で除去される。半導体基板のこの状態は図10に示されている。
【0056】
結晶品質を改善するために、引き続き、例えば酸化ケイ素からなる犠牲層(いわゆる犠牲酸化物; sacrificial oxid)を成長させ、フッ酸でエッチングする(図示していない)。
【0057】
その後、更なる誘電層を析出させる。この更なる誘電層は予めトレンチ130中で除去された誘電層と同様用の構造を有するのが有利である。この誘電層は有利に多層により形成される。この更なる誘電層が三重層である場合が特に有利である。この三重層は有利に、トレンチ130中で酸化ケイ素SiO2からなる第1の誘電層90が約3nmの厚さで、窒化ケイ素からなる中間の誘電層100が約7〜8nmの厚さで、酸化ケイ素からなる上側の誘電層110が約4nmの厚さで新たに形成されるように析出される。この析出工程により、ウェブ140上に下側の誘電層180、中間の誘電層190及び上側の誘電層200が形成される。
【0058】
有利に、下側の誘電層180は酸化ケイ素SiO2からなり、この酸化ケイ素は例えばアニール法において所望の層厚で形成される。この場合、ウェブ140及び半導体材料120の表面領域において、シリコンは酸素含有雰囲気中で約800〜900℃の温度で酸化ケイ素SiO2に変換される。中間の誘電層190は有利に窒化物層により形成され、この窒化物層はLPCVD法により約700℃で作成される。最上の誘電層200は有利に下側の誘電層180と同じ材料からなり、つまり有利にSiO2からなる。下側の誘電層180の厚さは、最終状態で例えば3nmであり、中間の誘電層190の厚さは約7〜8nmであり、上側の誘電層200の厚さは4nmである。
【0059】
下側の誘電層180の設置により、スペーサ部160の横方向の大きさが拡大し、その際、スペーサ部160側で層190及び200の垂直領域も残留する。
【0060】
引き続き全面に第2電極層210を形成させる。この第2電極層210は例えばドープされた半導体材料からなる、有利にn型ドープされた多結晶シリコン、金属ケイ化物及び/又は金属からなる。半導体基板のこの状態は図11に示されている。
【0061】
しかしながら、第2電極層210の半導体材料はp型ドープされていてもよい。
【0062】
第2電極層210は、ウェブ140の間のトレンチ130を充填するのに十分な厚さで形成される。従って、第2電極層210は約0.2μm〜0.6μm、有利に0.4μmの厚さで析出される。
【0063】
引き続き、第2電極層210を構造化する。第2電極層210の構造化により、引き続き第2ワード線WL2が形成される。図1にWL1で示された第1ワード線はウェブ140によって形成される。
【0064】
第2電極層210の構造化は多工程の方法で行う。まず第2電極層210の上方領域を平坦化プロセス、例えばCMP工程により除去する。その際、中間の誘電層190はストップ層として機能する。
【0065】
その後、ウェブ140の上方で更なる誘電層を部分層180、190及び200の除去により除去する。その後、さらにエッチバックを行い、化学機械平坦化(CMP)のプロセスを行う(図12)。
【0066】
第1ワード線WL1及び第2ワード線WL2の接触性を改善するために、これらはワード線拡張部WLAを有するように構造化され、この拡張部に接してワード線接触部WLKが、それに対して横方向に延びるアルミニウム線路ALのために形成される(図13参照)。このため、ワード線WL1、WL2はワード線接触部WLKの領域内で片側が拡張されるように形成される。ワード線拡張部WLKは、この片側の拡張がワード線WL1、WL2の向かい合う側にそれぞれ設置されることにより作成される。ワード線拡張部WLAの前後でワード線WL1、WL2の幅は、ワード線拡張領域WLAの領域における幅よりも狭い。さらに、ワード線拡張領域WLAの前後のワード線WL1、WL2の中央部は、相互にずらして配置されている。隣接するワード線WL1、WL2のワード線拡張領域WLAは相互にずらされて配置されている。ワード線WL1、WL2の幅はワード線拡張領域WLA以外ではワード線拡張領域WLAの範囲内の値のほぼ半分である。このように、ワード線の所要面積を過度に拡張することなしに、ワード線接触部WLKの形成のためのコンタクトホールのより確実な開口が保障される。全体のセルフィールドにわたり、ワード線拡張部WLAは、ワード線WL1、WL2の幅の方向でセグメント毎にほぼ1つのワード線の付加的所要面積を生じさせる。1セグメントは例えば32〜128のワード線を含む。
【0067】
メモリセル装置は中間酸化物の析出、コンタクトホールエッチング、金属層の設置及び構造化によって完成する。この公知方法は図示されていない。
【0068】
図示されたメモリセル装置は、有利に約12Vのプログラム電圧で運転され、その際、隣接するビット線間に生じる電圧はプログラム電圧のほぼ半分に相当し、つまり6Vである。隣接するビット線間のこの種の電圧は、約100nm〜数100nmの絶縁トレンチ85の深さにより十分に保障される。
【図面の簡単な説明】
【図1】 隣接するメモリセル行が絶縁トレンチにより相互に絶縁されているメモリセル装置の平面図。
【図2】 エッチマスクの第1領域の設置後の図1で示した線VII−VIIに沿った半導体基板の断面図。
【図3】 層の設置後の図2に示した半導体基板の断面図。
【図4】 第1領域のスペーサ部以外の層をエッチングにより除去し、エッチマスクの第2領域を設置した後の図3に示した半導体基板の断面図。
【図5】 スペーサ部をエッチングにより除去した後に半導体基板上に存在するエッチマスクを備えた線VII−VIIに沿った半導体基板の断面図。
【図6】 絶縁トレンチをエッチングし、エッチマスクを除去し、絶縁トレンチに絶縁材料を充填した後の線VII−VIIに沿った半導体基板の断面図。
【図7】 誘電多重層を設置し、第1電極層を成長させた後の線VII−VIIに沿った半導体基板の断面図。
【図8】 第1電極層を構造化し、もう1つの絶縁材料を析出させた後の、図1及び7に示した線VIII−VIIIに沿った半導体基板の断面図。
【図9】 異方性エッチングを実施しスペーサ部を形成させた後の線VIII−VIIIに沿った半導体基板の断面図。
【図10】 更なるエッチング工程後の線VIII−VIIIに沿った半導体基板の断面図。
【図11】 誘電層を成長させ、第2電極層を析出させた後の線VIII−VIIIに沿った半導体基板の断面図。
【図12】 第2電極層の構造化後の線VIII−VIIIに沿った半導体基板の断面図。
【図13】 構造化された、ゲート電極として作用する電極層との接触を形成させた後の半導体基板の一部の平面図。
【符号の説明】
10 半導体基板、 85 絶縁トレンチ、 86 ビット線
Claims (15)
- 半導体基板(10)の主表面の範囲内に複数のメモリセルが存在しており、
前記メモリセルが平行に延びるメモリセル行の形で配置されており、かつ
隣接するメモリセル行が少なくとも1つの絶縁トレンチ(T,85)により相互に絶縁されており、
その際、メモリセル装置は少なくとも1つのゲート誘電体を有し、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、
メモリセル行のビット線(86)はそれぞれ少なくとも1つのドープ領域(D1,D2)を前記半導体基板(10)内に有するメモリセル装置において、
メモリセル行がウェブの形に構成されており、その際、前記ウェブは半導体基板(10)の平面から突き出ており、前記メモリセル行は複数部分から構成されておりかつ半導体基板(10)においてウェル(15)の上方に少なくとも1つのビット線(86)を有し、前記ゲート誘電体はビット線(86)の上方に配置されており、前記ゲート誘電体は電荷担体付着箇所を備えた材料を有し、ゲート誘電体が複数の誘電層から構成された少なくとも1つの誘電多重層を有し、その際少なくとも1つの誘電層はもう1つの他の層と比較してより大きい電荷担体捕獲横断面を有し、半導体基板(10)およびウェル(15)内に構成された前記絶縁トレンチ(85)は、ワード線(WL1,WL2)に対して長手方向において、半導体基板(10)内の少なくとも1つのドープ領域(D1,D2)を有するビット線(86)よりも幅が狭く、前記絶縁トレンチ(85)は少なくとも1つのドープ領域(D1,D2)を有するビット線(86)よりも深く半導体基板(10)内へ侵入する、ことを特徴とするメモリセル装置。 - メモリセル行が50nm〜200nmの高さを有する、請求項1記載のメモリセル装置。
- ゲート誘電体は複数の誘電層から構成された多層構造を含み、当該ゲート誘電体の少なくとも1つの層が窒化ケイ素Si3N4を有する、請求項1または2記載のメモリセル装置。
- 誘電多重層は下側の誘電層(90)、中間の誘電層(100)及び上側の誘電層(110)からなる、請求項1記載のメモリセル装置。
- 上側の誘電層(110)の厚さが下側の誘電層(90)の厚さの1.3倍である、請求項4記載のメモリセル装置。
- 下側の誘電層(90)の厚さが3nmであり、中間の誘電層(100)の厚さが7nm〜8nmであり、上側の誘電層(110)の厚さが4nmである、請求項5記載のメモリセル装置。
- 半導体基板(10)の1つの主表面の範囲内に複数のメモリセル行を作成し、相互に絶縁するメモリセル装置の製造方法において、
半導体基板(10)の前記主表面上にまずエッチマスクを成す第1の領域(20)を設置し、
次いで前記領域の側部にスペーサ部(50)を作成し、スペーサ部(50)の作成後に前記第1の領域(20)の間にエッチマスクを成す第2の領域を形成し、後の工程においてスペーサ部(50)のエッチングをエッチングマスクを成す第1の領域(20)及び第2の領域(80)に対して選択的に行って除去し、
該スペーサ部(50)の存在した下方に絶縁トレンチ(85)を形成し前記第1および第2の領域(20,80)を除去し、
少なくとも1つのドープ領域(D1,D2)を有するビット線(86)を半導体基板(10)内に形成し、当該ビット線はワード線(WL1,WL2)に対して長手方向において前記絶縁トレンチ(85)よりも幅が広く、少なくとも1つのドープ領域(D1,D2)を有するビット線(86)を半導体基板(10)内に、絶縁トレンチ(85)が半導体基板(10)内で達するレベルよりも浅いレベルまで形成し、
前記絶縁トレンチ(85)および前記ビット線(86)の上にゲート誘電体として多層の誘電層を形成し、該多層の誘電体のうち少なくとも1つの層に、他の層と比較して大きい電荷担体捕獲横断面をもたせ、
前記半導体基板(10)の平面よりも上方に突き出たウェブの形でメモリセル行を形成することを特徴とする、
メモリセル装置の製造方法。 - エッチマスクの第1領域上及びエッチマスクの第1領域により覆われていない半導体基板(10)の領域上にカバー層(30)を析出させ、次いで半導体基板(10)の主表面に対して平行に延びるカバー層(30)の領域をエッチングにより除去することによりスペーサ部(50)を作成する、請求項7記載の方法。
- エッチマスクの第1領域を、前記第1領域間に少なくとも1つの間隙が形成されるように設置し、前記間隙内に達する材料(60)を設置し、その結果、前記間隙中に少なくとも1つのエッチマスクの第2領域を形成する、請求項7又は8記載の方法。
- 材料(60)を、エッチマスクの第1領域及びスペーサ部(50)を覆うように設置する、請求項9記載の方法。
- エッチマスクの第1領域を平行なウェブ(20)として作成する、請求項7から10までのいずれか1項記載の方法。
- エッチマスクの第2領域を、前記領域が平行なウェブ(80)を形成するように作成する、請求項7から11までのいずれか1項記載の方法。
- エッチマスクの第2領域の形成後に平坦化工程を行う、請求項7から12までのいずれか1項記載の方法。
- シリコンを有する半導体基板(10)上にエッチマスクを設置し、前記エッチマスクの第1領域及び第2領域は酸化ケイ素SiO2からなり、スペーサ部(50)を窒化ケイ素Si3N4から形成させる、請求項7から13までのいずれか1項記載の方法。
- スペーサ部(50)のエッチングを、エッチング剤としてリン酸を用いて、エッチマスクの第1領域及び第2領域に対して選択的に行う、請求項14記載の方法。
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