KR20130131632A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계; 상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 희생막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계; 상기 제1 채널 홀의 측벽에 전하 차단막 패턴 및 전하 저장막 패턴을 형성하는 단계; 노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계; 상기 전하 차단막 패턴 및 전하 저장막 패턴이 형성된 상기 제1 및 제2 채널 홀을 따라 터널 절연막을 형성하는 단계; 상기 터널 절연막 상에 채널막을 형성하는 단계; 및 상기 제2 희생막을 제2 게이트 전극막으로 대체하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다.
현재 다양한 구조의 3차원 비휘발성 메모리 장치가 제안되고 있는데, 그 중 하나가 일명 PBiCS라 불리는 플래시 메모리이다. PBiCS 플래시 메모리는 이미 널리 알려져 있으며, 예컨대, 2009년 6월 16-18일자에 개시된 논문 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 136-137에도 잘 나타나 있다. 이러한 PBiCS 플래시 메모리는, 희생막을 갖는 파이프 게이트 전극막을 형성하고, 그 상부에 복수의 층간 절연막 및 셀 게이트 전극막이 교대 적층된 구조물을 형성하고, 교대 적층 구조물을 관통하는 메모리 홀을 형성한 후 드러난 희생막을 제거하고, 메모리 홀 및 희생막이 제거된 공간 내에 메모리막 즉, ONO(Oxide-Nitride-Oxide)의 삼중막을 증착한 후, 메모리막 상부에 채널로 이용되는 실리콘 바디를 증착하는 일련의 과정에 의해 제조된다.
이때, 메모리 홀 내의 메모리막은 셀 게이트 전극막과 함께 메모리 셀로서의 기능을 수행한다. 그에 따라 셀 게이트 전극막에 인가되는 전압에 따라 메모리막의 질화막에 전하를 트랩하는 방식으로 전하를 저장한다.
반면, 희생막이 제거된 공간 내의 메모리막은 메모리 셀과 무관하다. 파이프 게이트 전극막, 및 이와 접하는 메모리막과 채널은 메모리 셀로서 기능하는 것이 아니라 한 쌍의 채널을 서로 연결시키는 일종의 패스 트랜지스터로서 기능하기 때문이다. 따라서, 희생막이 제거된 공간 내의 메모리막은 단순히 게이트 절연막으로서의 기능을 수행하여야 한다.
그럼에도 불구하고, 위와 같은 제조 방법을 이용하는 경우 희생막이 제거된 공간 내에 메모리막이 형성될 수밖에 없다. 다시 말하면, 희생막이 제거된 공간 내에 전하 트랩 기능을 하는 질화막이 형성될 수밖에 없다. 그에 따라 파이프 게이트 전극막에 패스 전압과 같은 고전압이 인가되는 경우 희생막이 제거된 공간 내의 질화막에도 전하가 트랩되어 문턱 전압이 증가하는 현상이 발생한다. 또한, 소거 동작시에도 백 터널링(Back Tunneling) 현상에 의해 마찬가지로 문턱 전압이 증가하는 현상이 발생할 수 있다. 결국, 장치의 신뢰성이 저하된다.
본 발명이 해결하고자 하는 과제는, 공정 개선으로 장치의 신뢰성을 확보할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계; 상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 희생막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계; 상기 제1 채널 홀의 측벽에 전하 차단막 패턴 및 전하 저장막 패턴을 형성하는 단계; 노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계; 상기 전하 차단막 패턴 및 전하 저장막 패턴이 형성된 상기 제1 및 제2 채널 홀을 따라 터널 절연막을 형성하는 단계; 상기 터널 절연막 상에 채널막을 형성하는 단계; 및 상기 제2 희생막을 제2 게이트 전극막으로 대체하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계; 상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 게이트 전극막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계; 상기 제1 채널 홀의 측벽에 전하 차단막 패턴 및 전하 저장막 패턴을 형성하는 단계; 노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계; 상기 전하 차단막 패턴 및 전하 저장막 패턴이 형성된 상기 제1 및 제2 채널 홀을 따라 터널 절연막을 형성하는 단계; 및 상기 터널 절연막 상에 채널막을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상의 제1 게이트 전극막; 상기 제1 게이트 전극막 상에 형성되고 복수의 층간 절연막 및 복수의 제2 게이트 전극막이 교대로 적층된 적층 구조물; 상기 적층 구조물을 관통하는 한 쌍의 제1 채널 홀, 및 상기 제1 게이트 전극막 내에 형성되고 상기 한 쌍의 제1 채널 홀 하단을 연결시키는 제2 채널 홀; 상기 제1 채널 홀 측벽의 전하 차단막 및 전하 저장막; 상기 전하 차단막 및 상기 전하 저장막이 형성된 상기 제1 및 제2 채널 홀을 따라 형성된 터널 절연막; 및 상기 터널 절연막 상의 채널막을 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 공정 개선으로 장치의 신뢰성을 확보할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 9 및 도 10은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 8은 장치를 나타내고, 도 1 내지 도 7은 도 8의 장치를 제조하기 위한 중간 공정 단계를 나타내는 도면이다.
도 1을 참조하면, 기판(10)을 제공한다. 기판(10)은 단결정 실리콘 등과 같은 반도체 물질로 이루어질 수 있으며, 기판(10)의 최상부에는 도시되지 않은 절연막이 형성되어 후술하는 파이프 채널 트랜지스터의 게이트 전극(이하, 파이프 게이트 전극)과 기판(10)을 절연시킬 수 있다.
이어서, 기판(10) 상에 파이프 게이트 전극 형성을 위한 제1 도전막(11A)을 형성한 후, 제1 도전막(11A)을 선택적으로 식각하고 소정 물질을 매립하여 제1 희생막(12)을 형성한다. 제1 도전막(11A)은 후술하는 산화 공정에서 산화가 가능한 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘으로 형성수 있다. 제1 희생막(12)은 파이프 채널 트랜지스터의 채널이 형성될 공간을 정의하는 막으로서, 도면의 단면 방향(이하, 제1 방향)의 장축 및 이와 수직하여 도면을 관통하는 방향(이하, 제2 방향)의 단축을 갖는 섬 형상을 가지며, 제1 방향 및 제2 방향을 따라 복수개가 배열된다. 설명의 편의상 제1 방향을 따라 2개의 제1 희생막(12)이 배열된 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 복수개의 제1 희생막(12)은 제1 방향 및 제2 방향을 따라 배열될 수 있다. 제1 희생막(12)은 후술하는 전하 저장막과 식각 선택비를 갖는 물질 예컨대, 산화막이나, 전하 저장막 및 전하 차단막과 식각 선택비를 갖는 물질 예컨대, 비정질 탄소막으로 이루어질 수 있다.
도 2를 참조하면, 제1 도전막(11A) 및 제1 희생막(12) 상에 파이프 게이트 전극 형성을 위한 제2 도전막(11B)을 형성한다. 제2 도전막(11B)은 후술하는 산화 공정에서 산화가 가능한 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 제1 도전막(11A) 및 제2 도전막(11B)을 이하, 파이프 게이트 전극막(11)이라 한다. 이와 같은 제2 도전막(11B) 형성 공정은 생략될 수도 있고, 이러한 경우 제1 도전막(11A)이 파이프 게이트 전극을 형성한다.
이어서, 제2 도전막(11B) 상에(제2 도전막(11B)이 생략된 경우라면 제1 도전막(11A) 및 제1 희생막(12) 상에) 복수의 층간 절연막(13) 및 복수의 제2 희생막(14)을 수직 방향으로 교대로 적층한다. 여기서, 제2 희생막(14)은 메모리 셀의 게이트 전극(이하, 셀 게이트 전극)이 형성될 공간을 제공하는 막으로서, 층간 절연막(13)과 식각 선택비를 갖는 물질 예컨대, 질화막으로 형성될 수 있다. 층간 절연막(13)은 셀 게이트 전극을 서로 절연시키기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
도 3을 참조하면, 층간 절연막(13) 및 제2 희생막(14)의 교대 적층 구조물과 제2 도전막(11B)을 관통하여 제1 희생막(12)을 노출시키는 한 쌍의 제1 채널 홀(H1)을 형성한다. 제1 희생막(12)마다 제1 방향으로 배열되는 한 쌍의 제1 채널 홀(H1)이 배치된다.
이어서, 결과물의 전면을 따라 전하 차단막(15) 및 전하 저장막(16)을 순차적으로 형성한다. 전하 차단막(15) 및 전하 저장막(16)은 스텝 커버리지 특성이 우수한 ALD(Atomic Layer Deposition) 방식 또는 CVD(Chemical Vapor Deposition) 방식을 이용하여 형성될 수 있다. 전하 차단막(15)은 예컨대, 산화막일 수 있고, 전하 저장막(16)은 예컨대, 질화막일 수 있다.
이어서, 전하 저장막(16) 상에 하부 프로파일을 따라 스페이서용 물질막(17)을 형성한다. 스페이서용 물질막(17)은 제1 희생막(12)을 노출시키기 위한 후속 전면 식각 공정에서 전하 저장막(16)을 보호하기 위한 것으로서, 공정 단순화를 위하여 제1 희생막(12)과 동일한 물질 예컨대, 산화막이나 비정질 탄소막일 수 있다. 스페이서용 물질막(17)도 ALD 또는 CVD 방식을 이용하여 형성될 수 있다.
도 4를 참조하면, 제1 채널 홀(H1) 저면의 스페이서용 물질막(17)을 제거하여 스페이서(17A)를 형성한다. 스페이서(17A)는 스페이서용 물질막(17)에 대해 전하 저장막(16)이 드러날 때까지 전면 식각을 수행함으로써 형성될 수 있다. 스페이서용 물질막(17)은 하부에 비하여 상부에서 더 두껍게 형성될 수 있으므로, 제1 채널 홀(H1) 저면의 스페이서용 물질막(17)이 제거되는 시점에서 최상부의 층간 절연막(13) 상의 스페이서용 물질막(17)은 잔류할 수 있다.
이어서, 스페이서(17A)에 의해 드러난 제1 채널 홀(H1) 저면의 전하 저장막(16) 및 전하 차단막(15)을 순차적으로 제거하여 제1 희생막(12)을 노출시킨다. 전하 저장막(16) 및 전하 차단막(15)의 제거는 전면 식각으로 수행될 수 있다. 본 공정에 따라 일부가 제거된 전하 저장막(16) 및 전하 차단막(15)을 이하, 전하 저장막 패턴(16A) 및 전하 차단막 패턴(15A)이라 한다.
도 5를 참조하면, 노출된 제1 희생막(12)을 제거하여 제2 채널 홀(H2)을 형성한다. 이때, 제1 희생막(12) 및 스페이서(17A)가 동일한 막으로 이루어진 경우라면 제1 희생막(12) 제거 공정에서 스페이서(17A)도 함께 제거될 수 있다. 제1 희생막(12) 및 스페이서(17A)가 산화막으로 형성된 경우라면, 예컨대, 습식 식각 등의 방식으로 제1 희생막(12) 및 스페이서(17A)가 제거될 수 있다. 또는 제1 희생막(12) 및 스페이서(17A)가 비정질 탄소막으로 형성된 경우라면, 예컨대, O2 스트립 공정으로 제1 희생막(12) 및 스페이서(17A)가 제거될 수 있다.
전술한 바와 같이 제1 희생막(12)은 적어도 전하 저장막(16)과 식각 선택비를 갖는 물질로 이루어지므로, 제1 희생막(12) 제거 공정에서 스페이서(17A)가 제거되어 전하 저장막(16)이 드러나더라도 전하 저장막(16)의 손실이 방지된다.
도 6을 참조하면, 도 5의 결과물에 대해 산화 공정을 수행한다. 산화 공정은 예컨대, 열 산화 공정일 수 있다. 본 공정 결과, 제2 채널 홀(H2)에 의해 드러나 있는 파이프 게이트 전극막(11)의 표면이 산화되어 산화막(18)이 형성된다. 이 산화막(18)은 후술하는 터널 절연막을 보강하는 역할을 하는 것으로서, 터널 절연막과 함께 파이프 채널 트랜지스터의 게이트 절연막으로서의 역할을 수행할 수 있다. 본 산화막(18) 형성 공정은 생략이 가능하지만, 형성하는 경우 파이프 채널 트랜지스터의 게이트 절연막 두께를 증가시킬 수 있기 때문에 파이프 채널 트랜지스터의 문턱 전압 변동 현상을 더 감소시킬 수 있다.
이어서, 결과물의 전면을 따라 터널 절연막(19)을 형성한 후, 터널 절연막(19) 상에 채널막(20)을 형성한다.
여기서, 터널 절연막(19)은 예컨대 산화막일 수 있다. 본 공정 결과, 셀 게이트 전극으로 대체될 제2 희생막(14)과 대응하는 부분에서는 전하 차단막 패턴(15A), 전하 저장막 패턴(16A) 및 터널 절연막(19)의 메모리막이 형성되게 된다. 반면, 파이프 채널 트랜지스터 부분 즉, 파이프 게이트 전극막(11)과 대응하는 부분에서는 산화막(18) 및 터널 절연막(19)이 존재하게 된다. 만약, 산화막(18) 형성 공정이 생략된 경우에는 터널 절연막(19)만이 존재하게 된다. 즉, 파이프 채널 트랜지스터의 게이트 절연막이 메모리막과 상이하게 전하 저장 기능을 하는 막을 포함하지 않게 된다.
채널막(20)은 불순물이 도핑된 반도체 물질 또는 비도핑 반도체 물질로 형성될 수 있다. 본 실시예에서 채널막(20)은 제1 및 제2 채널 홀(H1, H2)을 매립하지 않는 얇은 두께를 가지나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는 채널막(20)은 제1 및 제2 채널 홀(H1, H2)을 완전히 매립하는 두께를 가질 수도 있다.
도 7을 참조하면, 채널막(20) 상에 제1 및 제2 채널 홀(H1, H2) 내에 잔류하는 공간을 매립하는 절연 물질(21)을 형성한 후, 최상부의 층간 절연막(13)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행한다.
도 8을 참조하면, 층간 절연막(13) 및 제2 희생막(14)의 교대 적층 구조물을 선택적으로 식각하여, 제1 채널 홀(H1) 사이에 배치되면서 층간 절연막(13) 및 제2 희생막(14)의 교대 적층 구조물을 관통하는 슬릿(S)을 형성한다.
슬릿(S)은 제2 희생막(14)을 제거하기 위하여 습식 식각액이 침투될 수 있는 공간을 제공하기 위한 것이다. 본 실시예에서 슬릿(S)은 상기 교대 적층 구조물을 관통하는 깊이를 가지나, 본 발명이 이에 한정되지는 않으며, 슬릿(S)은 최하부의 제2 희생막(14)까지 관통하는 깊이를 가지면 족하다. 나아가, 한 쌍의 제1 채널 홀(H1) 사이의 슬릿(S)은 하나의 스트링 내에서 셀 게이트 전극을 한 쌍의 제1 채널 홀(H1) 일측과 타측에서 서로 분리시키기 위한 것으로서, 제2 방향으로 연장되는 형상을 가질 수 있다.
이어서, 슬릿(S)에 의해 노출되는 제2 희생막(14)을 제거한 후, 제2 희생막(14)이 제거된 공간에 도전 물질을 매립하여 셀 게이트 전극막(22)을 형성한다. 셀 게이트 전극막(22)은 제2 희생막(14)이 제거된 결과물을 덮는 도전 물질을 형성한 후, 전면 식각을 수행하는 방식으로 형성될 수 있다. 셀 게이트 전극막(22)은 불순물이 도핑된 폴리실리콘이나 또는 금속 등의 물질로 이루어질 수 있다.
한편, 본 도면에는 도시하지 않았으나, 제2 희생막(14) 제거 공정시 기형성된 전하 차단막 패턴(15A)이 손상될 수 있으므로, 제2 희생막(14)을 제거한 후 셀 게이트 전극막(22)을 매립하기 전에 제2 희생막(14)이 제거된 공간 내벽을 따라 전하 차단막을 추가 형성할 수도 있다.
본 공정 결과, 셀 게이트 전극막(22), 채널막(20) 및 이들 사이의 메모리막 - 전하 차단막 패턴(15A), 전하 저장막 패턴(16A) 및 터널 절연막(19) - 을 포함하는 메모리 셀이 형성된다.
이후의 후속 공정 예컨대, 한 쌍의 채널막(20) 중 일측 상단에 연결되는 비트라인 형성 공정과, 타측 상단에 연결되는 소스라인 형성 공정 등은 당업자에게 이미 널리 알려져 있으므로 상세한 설명은 생략하기로 한다.
위에서 설명한 제조 방법에 의하여 도 8과 같은 장치가 제조될 수 있다.
도 8을 다시 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판(10) 상의 파이프 게이트 전극막(11), 파이프 게이트 전극막(11) 상에 배치되고 복수의 층간 절연막(13) 및 복수의 셀 게이트 전극막(22)이 교대로 적층된 적층 구조물을 포함한다. 파이프 게이트 전극막(11) 내에는 특히, 제1 도전막(11A)에 의해 측면 및 하면이 둘러싸인 제2 채널 홀(H2)이 구비되고, 제2 채널 홀(H2)은 적층 구조물 및 제2 도전막(11B)을 관통하는 한 쌍의 제1 채널 홀(H1) 하단을 서로 연결시킨다. 제1 채널 홀(H1)의 측벽에는 전하 차단막 패턴(15A) 및 전하 저장막 패턴(16A)이 구비된다. 또한, 전하 차단막 패턴(15A) 및 전하 저장막 패턴(16A)이 형성된 제1 및 제2 채널 홀(H1, H2) 내벽에는 터널 절연막(19)이 구비되고, 터널 절연막(19) 상에는 채널막(20)이 구비된다. 제2 채널 홀(H2)과 터널 절연막(19) 사이에는 산화막(18)이 더 개재될 수 있다.
이상으로 설명한 본 실시예에 의하는 경우, 단순하고 용이한 공정으로 파이프 채널 트랜지스터 부분에 터널 절연막(19)으로만 또는 터널 절연막(19) 및 산화막(18)으로만 이루어진 게이트 절연막을 형성할 수 있으므로, 장치의 동작 과정에서 파이프 채널 트랜지스터의 문턱 전압이 변동하는 현상이 감소되고 그에 따라 장치의 신뢰성이 향상될 수 있다.
한편, 전술한 실시예는 희생막이 제거된 공간 내에 셀 게이트 전극막을 형성하는 방식을 이용하였으나, 희생막 대신 셀 게이트 전극막을 직접 증착하여도 무방하다. 이러한 경우에 대하여 이하의 도 9 및 도 10을 참조하여 보다 상세히 설명한다.
도 9 및 도 10은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어 전술한 실시예와의 차이점을 중심으로 설명을 하기로 한다.
도 9을 참조하면, 기판(10) 상에 제1 희생막(12)을 갖는 제1 도전막(11A)을 형성한 후, 그 상부에 제2 도전막(11B)을 형성한다. 제1 및 제2 도전막(11A, 11B)이 파이프 게이트 전극막(11)을 형성한다.
이어서, 제2 도전막(11B) 상에 복수의 층간 절연막(13) 및 복수의 셀 게이트 전극막(22)을 수직 방향으로 교대로 적층한다. 셀 게이트 전극막(22)은 식각이 용이한 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘일 수 있다.
전술한 실시예의 제2 희생막(14) 대신 셀 게이트 전극막(22)이 이용된 것을 제외하고는 이후의 후속 공정은 도 3 내지 도 7에서 설명한 것과 실질적으로 동일하다. 그에 따라 도 10과 같은 장치가 제조될 수 있다.
이어서, 도시하지는 않았지만 공지의 후속 공정 예컨대, 한 쌍의 제1 채널 홀(H1) 사이를 관통하여 셀 게이트 전극막(22)을 분리시키는 슬릿 형성 공정, 한 쌍의 채널막(20) 중 일측 상단에 연결되는 비트라인 형성 공정, 타측 상단에 연결되는 소스라인 형성 공정 등을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 파이프 게이트 전극막
13: 층간 절연막 14: 제2 희생막
15: 전하 차단막 16: 전하 저장막
18: 산화막 19: 터널 절연막
20: 채널막

Claims (18)

  1. 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계;
    상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 희생막이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계;
    상기 제1 채널 홀의 측벽에 전하 차단막 패턴 및 전하 저장막 패턴을 형성하는 단계;
    노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계;
    상기 전하 차단막 패턴 및 전하 저장막 패턴이 형성된 상기 제1 및 제2 채널 홀을 따라 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 채널막을 형성하는 단계; 및
    상기 제2 희생막을 제2 게이트 전극막으로 대체하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극막은, 상기 제1 희생막의 전면을 둘러싸는
    비휘발성 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 희생막은, 상기 전하 저장막 패턴과 식각 선택비를 갖는
    비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 전하 차단막 패턴 및 전하 저장막 패턴 형성 단계는,
    상기 제1 채널 홀이 형성된 결과물의 전면에 전하 차단막 및 전하 저장막을 순차적으로 형성하는 단계;
    상기 전하 저장막 상에 스페이서용 물질막을 형성하는 단계;
    상기 제1 채널 홀 저면의 상기 스페이서용 물질막을 제거하여 스페이서를 형성하는 단계; 및
    상기 스페이서에 의해 드러난 상기 전하 차단막 및 상기 전하 저장막을 제거하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 스페이서용 물질막은, 상기 제1 희생막과 동일한 물질로 형성되는
    비휘발성 메모리 장치의 제조 방법.
  6. 제4 항에 있어서,
    상기 제1 희생막 제거 단계에서, 상기 스페이서가 함께 제거되는
    비휘발성 메모리 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 터널 절연막 형성 단계 전에,
    상기 제2 채널 홀에 의해 드러나는 상기 제1 게이트 전극막 표면을 산화시켜 산화막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 제2 희생막을 제2 게이트 전극막으로 대체하는 단계는,
    상기 적층 구조물 내에 상기 복수의 제2 희생막을 노출시키는 슬릿을 형성하는 단계;
    노출된 상기 제2 희생막을 제거하는 단계;
    상기 제2 희생막이 제거된 공간 내벽을 따라 추가 전하 차단막을 형성하는 단계; 및
    상기 제2 희생막이 제거된 공간을 도전 물질로 매립하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계;
    상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 게이트 전극막이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계;
    상기 제1 채널 홀의 측벽에 전하 차단막 패턴 및 전하 저장막 패턴을 형성하는 단계;
    노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계;
    상기 전하 차단막 패턴 및 전하 저장막 패턴이 형성된 상기 제1 및 제2 채널 홀을 따라 터널 절연막을 형성하는 단계; 및
    상기 터널 절연막 상에 채널막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 게이트 전극막은, 상기 제1 희생막의 전면을 둘러싸는
    비휘발성 메모리 장치의 제조 방법.
  11. 제9 항에 있어서,
    상기 제1 희생막은, 상기 전하 저장막 패턴과 식각 선택비를 갖는
    비휘발성 메모리 장치의 제조 방법.
  12. 제9 항에 있어서,
    상기 전하 차단막 패턴 및 전하 저장막 패턴 형성 단계는,
    상기 제1 채널 홀이 형성된 결과물의 전면에 전하 차단막 및 전하 저장막을 순차적으로 형성하는 단계;
    상기 전하 저장막 상에 스페이서용 물질막을 형성하는 단계;
    상기 제1 채널 홀 저면의 상기 스페이서용 물질막을 제거하여 스페이서를 형성하는 단계; 및
    상기 스페이서에 의해 드러난 상기 전하 차단막 및 상기 전하 저장막을 제거하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 스페이서용 물질막은, 상기 제1 희생막과 동일한 물질로 형성되는
    비휘발성 메모리 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 제1 희생막 제거 단계에서, 상기 스페이서가 함께 제거되는
    비휘발성 메모리 장치의 제조 방법.
  15. 제9 항에 있어서,
    상기 터널 절연막 형성 단계 전에,
    상기 제2 채널 홀에 의해 드러나는 상기 제1 게이트 전극막 표면을 산화시켜 산화막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 기판 상의 제1 게이트 전극막;
    상기 제1 게이트 전극막 상에 형성되고 복수의 층간 절연막 및 복수의 제2 게이트 전극막이 교대로 적층된 적층 구조물;
    상기 적층 구조물을 관통하는 한 쌍의 제1 채널 홀, 및 상기 제1 게이트 전극막 내에 형성되고 상기 한 쌍의 제1 채널 홀 하단을 연결시키는 제2 채널 홀;
    상기 제1 채널 홀 측벽의 전하 차단막 및 전하 저장막;
    상기 전하 차단막 및 상기 전하 저장막이 형성된 상기 제1 및 제2 채널 홀을 따라 형성된 터널 절연막; 및
    상기 터널 절연막 상의 채널막을 포함하는
    비휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 제1 게이트 전극막은,
    상기 제2 채널 홀의 측면 및 하면을 감싸는 제1 도전막; 및
    상기 제1 채널 홀의 상면을 덮으면서 상기 제1 채널 홀의 하단을 둘러싸는 제2 도전막을 포함하는
    비휘발성 메모리 장치.
  18. 제16 항에 있어서,
    상기 터널 절연막과 상기 제1 게이트 전극막 사이에 개재되는 산화막을 더 포함하는
    비휘발성 메모리 장치.


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