KR20140078233A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 방향으로 연장되는 복수의 활성영역 및 상기 활성영역 각각으로부터 돌출된 한 쌍의 제1 수직 기둥을 포함하는 반도체 기판; 상기 한 쌍의 제1 수직 기둥 각각을 둘러싸면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 한 쌍의 드레인 선택 라인; 상기 한 쌍의 제1 수직 기둥 각각의 상부에 배치되고, 반도체 물질로 형성된 한 쌍의 제2 수직 기둥; 상기 한 쌍의 제2 수직 기둥을 둘러싸면서 이들을 따라 적층되고, 상기 제2 방향으로 연장하는 복수의 워드라인 및 소스 선택 라인; 상기 제2 수직 기둥 상에서 상기 한 쌍의 제2 수직 기둥과 동시에 연결되고, 상기 제2 방향으로 연장하는 소스라인; 상기 한 쌍의 드레인 선택 라인 사이를 제외한 양측의 상기 활성영역 각각의 상부에 형성된 드레인 콘택; 및 상기 제2 수직 기둥 상에 배치되고, 상기 드레인 콘택과 접하면서 상기 제1 방향으로 연장하는 비트라인을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 다양하게 제안되고 있다.
일반적인 3차원 비휘발성 메모리 장치는 기판으로부터 수직 방향으로 연장된 채널과, 이 채널을 따라 순차적으로 적층된 소스 선택 트랜지스터, 복수의 메모리 셀 및 드레인 선택 트랜지스터와, 기판 내에 이온주입으로 형성되고 소스 선택 트랜지스터의 일단과 연결되는 소스라인과, 드레인 선택 트랜지스터 상에 배치되고 드레인 선택 트랜지스터의 일단과 연결되는 비트라인을 포함한다. 그런데, 이러한 구조에서는 소스라인이 이온주입 공정으로 형성되기 때문에 그 저항이 매우 커지는 문제가 있다.
한편, 2009년 6월 16-18일자에 개시된 논문 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 136-137에는, 일명 PBiCS 구조라 불리는 플래시 메모리가 개시되어 있다. 이 구조는 적층된 메모리 셀의 상부 및 하부에 각각 비트라인 및 소스라인이 배치되는 일반적인 3차원 비휘발성 메모리 장치와 달리, 비트라인과 소스라인이 모두 적층된 메모리 셀 상부에 배치되는 구조이다. 따라서, 금속 소스라인 형성이 가능하여 소스라인의 저항이 감소하는 효과가 있다.
그러나, PBiCS 구조에서는 채널이 기판 바디와 분리되어 있어서, 종래와 같이 기판 바디에 고전압을 인가하여 메모리 셀의 전하 저장막에 정공을 주입하는 F-N 터널링 방식의 소거 동작이 불가능하다. 대신, 선택 게이트에 고전압을 인가하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시킴으로써 생성되는 정공을 채널에 주입하는 방식으로 데이터를 소거한다. 그런데, GIDL 전류 발생을 위해서는 채널 상단의 소스 접합 및 드레인 접합이 선택 게이트와 충분히 오버랩되어 있어야 하는데, 이 때문에 선택 게이트의 누설전류 증가, 스위칭 특성 저하, 문턱전압 산포 증가, 문턱전압 조절 불가 등의 문제가 발생한다. 결과적으로, 소거 동작의 제어가 어렵고 효율이 떨어지는 단점이 있다.
게다가, PBiCS 구조에서는 채널이 전체적으로 폴리실리콘으로 형성되면서 U자 형태를 갖기 때문에, I자 형태의 채널을 갖는 구조에 비해 동작 전류가 50% 이상 낮아지는 단점 및 선택 트랜지스터의 특성이 저하되는 단점이 존재한다.
따라서, 위와 같은 문제들을 해결할 수 있는 새로운 구조의 3차원 비휘발성 메모리 장치를 구현하는 것이 요구된다.
본 발명이 해결하고자 하는 과제는, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도, 소거 동작을 용이하고 효율적으로 수행할 수 있고, 선택 트랜지스터의 특성 및 동작 전류 개선이 가능하며, 소스라인의 저항을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 방향으로 연장되는 복수의 활성영역 및 상기 활성영역 각각으로부터 돌출된 한 쌍의 제1 수직 기둥을 포함하는 반도체 기판; 상기 한 쌍의 제1 수직 기둥 각각을 둘러싸면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 한 쌍의 드레인 선택 라인; 상기 한 쌍의 제1 수직 기둥 각각의 상부에 배치되고, 반도체 물질로 형성된 한 쌍의 제2 수직 기둥; 상기 한 쌍의 제2 수직 기둥을 둘러싸면서 이들을 따라 적층되고, 상기 제2 방향으로 연장하는 복수의 워드라인 및 소스 선택 라인; 상기 제2 수직 기둥 상에서 상기 한 쌍의 제2 수직 기둥과 동시에 연결되고, 상기 제2 방향으로 연장하는 소스라인; 상기 한 쌍의 드레인 선택 라인 사이를 제외한 양측의 상기 활성영역 각각의 상부에 형성된 드레인 콘택; 및 상기 제2 수직 기둥 상에 배치되고, 상기 드레인 콘택과 접하면서 상기 제1 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 자신으로부터 돌출된 제1 수직 기둥을 갖는 활성영역을 포함하는 반도체 기판; 상기 제1 수직 기둥을 둘러싸는 드레인 선택 게이트; 상기 제1 수직 기둥 상에 배치되고 반도체 물질로 형성된 제2 수직 기둥; 상기 제2 수직 기둥을 둘러싸면서, 상기 제2 수직 기둥을 따라 적층된 복수의 메모리 셀 게이트 및 소스 선택 게이트; 상기 제2 수직 기둥 상에서 상기 제2 수직 기둥과 연결되는 소스라인; 및 상기 제2 수직 기둥 상에 배치되고, 드레인 콘택을 통하여 상기 드레인 선택 게이트 일측의 상기 활성영역과 연결되는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판을 선택적으로 식각하여, 제1 방향으로 연장되는 복수의 활성영역 및 상기 활성영역 각각으로부터 돌출된 한 쌍의 제1 수직 기둥을 형성하는 단계; 상기 한 쌍의 제1 수직 기둥 각각을 둘러싸면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 한 쌍의 드레인 선택 라인을 형성하는 단계; 상기 드레인 선택 라인이 형성된 결과물 상에 복수의 층간 절연막 및 복수의 도전막이 교대 적층된 구조물 또는 복수의 층간 절연막 및 복수의 제2 희생막이 교대 적층된 구조물을 형성하는 단계; 상기 교대 적층 구조물을 관통하여 상기 제1 수직 기둥 각각과 연결되는 한 쌍의 제2 수직 기둥을 형성하는 단계; 상기 제2 수직 기둥 상에서 상기 한 쌍의 제2 수직 기둥과 동시에 연결되고 제2 방향으로 연장하는 소스라인을 형성하는 단계; 상기 한 쌍의 드레인 선택 라인 사이를 제외한 양측의 상기 활성영역 각각의 상부에 드레인 콘택을 형성하는 단계; 및 상기 제2 수직 기둥 상에 배치되고, 상기 드레인 콘택과 접하면서 상기 제1 방향으로 연장하는 비트라인을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도, 소거 동작을 용이하고 효율적으로 수행할 수 있고, 선택 트랜지스터의 특성 및 동작 전류 개선이 가능하며, 소스라인의 저항을 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도 및 회로도이다.
도 2a 내지 도 14는 도 1a 및 도 1b의 장치의 제조 방법의 일실시예를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 있어서 두 개의 소스라인이 제1 방향으로 배열된 경우의 A-A' 방향의 단면을 나타내는 도면이다.
도 16 내지 도 19는 도 1a 및 도 1b의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도 및 회로도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 비휘발성 메모리 장치는, 비트라인(BL)과 소스라인(SL) 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 스트링(ST)을 복수개 포함한다.
비트라인(BL)은 제1 방향으로 연장하면서 제2 방향으로 서로 이격되어 복수개가 배열된다. 소스라인(SL)은 비트라인(BL)과 교차하는 제2 방향으로 연장하면서 제1 방향으로 서로 이격되어 복수개가 배열된다. 이때, 하나의 소스라인(SL)에는 제1 방향에서 한 쌍의 스트링(ST)이 연결되고, 이 한 쌍의 스트링(ST)은 제2 방향으로 비트라인(BL)의 개수만큼 배열된다. 즉, 비트라인(BL)의 개수를 N이라 할 때, 하나의 소스라인(SL)에 연결되는 스트링(ST)의 개수는 2*N이 된다. 또한, 하나의 비트라인(BL)에 연결되는 소스라인(SL)의 개수를 M이라 할 때, 하나의 비트라인(BL)에 연결되는 스트링(ST)의 개수는 2*M이 된다. 설명의 편의를 위해 도 1a에는 하나의 소스라인(SL)을 기준으로 도시하였고 도 1b에는 하나의 비트라인(BL) 및 이에 연결되는 두 개의 소스 라인(SL)을 기준으로 도시하였으나, 전술한 바와 같이, 비트라인(BL)은 제2 방향으로 복수개가 배열될 수 있고, 소스라인(SL)도 제1 방향으로 복수개가 배열될 수 있다.
이러한 비트라인(BL) 및 소스라인(SL)은 모두 스트링(ST)의 상부에 배치되고, 각 스트링(ST)은 반도체 기판(10)으로부터 수직 방향으로 돌출된 채널을 따라 적층된 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터를 포함한다. 구체적으로 아래에서 설명하는 바와 같은 구조로 배치될 수 있다.
반도체 기판(10)은 소자분리막(11A)에 의해 정의되는 복수의 활성영역(10A) 및 활성영역(10A)으로부터 수직 방향으로 돌출된 활성 기둥(10B)을 포함한다. 반도체 기판(10)은 P형 반도체 예컨대, P형 실리콘으로 형성되고, 단결정 반도체 예컨대, 단결정 실리콘으로 형성될 수 있다. 활성영역(10A) 및 활성기둥(10B)도 반도체 기판(10)을 이루는 물질과 동일한 물질로 형성될 수 있다. 여기서, 각 활성영역(10A)은 제1 방향으로 연장하는 라인 형상을 가지며 각 비트라인(BL)과 대응하도록 배치된다. 각 활성영역(10A) 상에는 복수개의 활성 기둥(10B)이 배치되며, 하나의 소스라인(SL)에는 각 활성영역(10A)의 두 개의 활성 기둥(10B)이 연결된다. 이하, 설명의 편의를 위하여, 하나의 활성영역(10A) 상에 배치되고 동일한 소스라인(SL)에 연결되는 두 개의 활성 기둥(10B)을 한 쌍의 활성 기둥(10B)이라 하기로 한다.
드레인 선택 라인(DSL)은 제2 방향으로 배열되는 활성 기둥(10B)의 측벽을 둘러싸면서 제2 방향으로 연장한다. 제1 방향에서 한 쌍의 활성 기둥(10B) 각각을 둘러싸는 한 쌍의 드레인 선택 라인(DSL)은 서로 분리된다. 드레인 선택 라인(DSL)과 반도체 기판(10) 사이에는 게이트 절연막(GI)이 개재된다. 하나의 활성 기둥(10B), 이 활성 기둥(10B)의 측벽을 둘러싸는 드레인 선택 라인(DSL), 및 이들 사이에 개재된 게이트 절연막(GI)이 하나의 드레인 선택 트랜지스터를 구성하고, 각 활성 기둥(10B)은 각 드레인 선택 트랜지스터의 채널로 이용된다. 드레인 선택 라인(DLS)은 각 드레인 선택 트랜지스터에서 드레인 선택 게이트로 이용된다.
활성 기둥(10B) 각각의 상부에는 기둥 형상의 채널층(CH)이 배치된다. 채널층(CH)은 폴리실리콘 등의 반도체 물질로 형성될 수 있다. 한 쌍의 활성 기둥(10B) 각각의 상부에 형성된 채널층(CH)을 이하, 한 쌍의 채널층(CH)이라 하기로 한다.
채널층(CH)을 따라 복수의 워드라인(WL) 및 소스 선택 라인(SSL)이 적층된다. 각층의 워드라인(WL) 및 소스 선택 라인(SSL)은 도시되지 않은 절연층에 의해 서로 분리된다. 이때, 워드라인(WL) 및 소스 선택 라인(SSL) 각각은 한 쌍의 채널층(CH) 측벽을 둘러싸면서 제2 방향으로 연장한다. 워드라인(WL) 및 소스 선택 라인(SSL) 각각은, 드레인 선택 라인(DSL)과 달리, 한 쌍의 채널층(CH) 사이에서 분리되지 않아도 무방하다.
워드라인(WL)과 채널층(CH) 사이에는 메모리막(미도시됨)이 개재될 수 있다. 여기서, 메모리막은 전하를 저장/방출하여 데이터를 저장하는 막으로서, 예컨대, 채널층(CH)에 가까운 쪽부터 순차적으로 배치되는 터널 절연막, 전하 저장막 및 전하 차단막을 포함할 수 있다. 터널 절연막 및 전하 차단막은 예컨대, 산화막이고 전하 저장막은 전하 트랩이 가능한 질화막일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 하나의 채널층(CH), 이 채널층(CH)의 측벽을 둘러싸는 한 층의 워드라인(WL), 및 이들 사이에 개재된 메모리막이 하나의 메모리 셀을 구성한다. 워드라인(WL)은 각 메모리 셀에서의 게이트로 이용된다.
소스 선택 라인(SSL)과 채널 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 여기서, 게이트 절연막은 산화막이나 질화막을 포함하는 단일막 또는 다중막일 수 있으며, 공정 과정에 따라 메모리막과 동일한 막일 수도 있다. 하나의 채널층(CH), 이 채널층(CH)의 측벽을 둘러싸는 소스 선택 라인(SSL), 및 이들 사이에 개재된 게이트 절연막이 하나의 소스 선택 트랜지스터를 구성한다. 소스 선택 라인(SSL)은 각 소스 선택 트랜지스터에서의 소스 선택 게이트로 이용된다.
각 채널층(CH)의 상단에는 소스 선택 트랜지스터 일단의 접합 영역으로서 소스 영역(S)이 구비된다. 또한, 한 쌍의 드레인 선택 라인(DSL) 사이를 제외한 일측 및 타측의 활성영역(10A) 내에는 드레인 선택 트랜지스터 일단의 접합 영역으로서 드레인 영역(D)이 구비된다.
하나의 활성 기둥(10B) 및 그 상부에 형성된 채널층(CH)과, 이들을 따라 적층된 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터가 하나의 스트링(ST)을 구성한다. 각 스트링(ST)의 일단은 각 소스 영역(S) 상에 형성된 소스 콘택(SC)을 통해 소스 라인(SL)에 연결되고, 각 스트링(ST)의 타단은 각 드레인 영역(D) 상에 형성된 드레인 콘택(DC)을 통해 비트라인(BL)에 연결된다. 다만, 소스 콘택(SC)은 생략될 수 있고, 그에 따라 소스 라인(SL)은 소스 영역(S)이 구비된 채널층(CH)의 상단과 직접 접할 수도 있다. 사시도에는 다른 구성요소를 명확히 보이기 위하여 두 개의 활성영역(10A) 상에 배치되는 드레인 콘택(DC) 및 이들 각각과 연결되는 두 개의 비트라인(BL) 만을 도시하였으나, 각 활성영역(10A)마다 드레인 콘택(DC) 및 이들 각각과 연결되는 비트라인(BL)이 배치됨은 물론이다.
하나의 활성영역(10A) 상에 배치되고 동일한 소스라인(SL)에 연결되는 두 개의 스트링(ST)을 한 쌍의 스트링(ST)이라 할 때, 하나의 소스라인(SL)에는 비트라인(BL) 또는 활성영역(10A)의 개수만큼 제2 방향으로 배열되는 한 쌍의 스트링(ST) 일단이 공통적으로 연결된다. 한 쌍의 스트링(ST) 타단은 동일한 비트라인(BL)에 연결된다.
이상으로 설명한 본 발명의 일실시예에 따른 비휘발성 메모리 장치에 의하면 다음과 같은 효과가 획득될 수 있다.
우선, 비트라인(BL) 및 소스라인(SL)이 모두 스트링(ST)의 상부에 배치되기 때문에, 비트라인(BL) 및 소스라인(SL)을 금속 등의 저저항 물질로 구현할 수 있다.
또한, 채널층(CH)은 활성 기둥(10B)을 통하여 P형 반도체로 이루어진 반도체 기판(10)의 활성영역(10A)과 직접 연결될 수 있다. 따라서, 반도체 기판(10)에 양의 고전압인 소거 전압을 인가하여 채널층(CH)에 정공을 주입하는 방식으로 소거 동작을 수행할 수 있으므로, 종래의 F-N 터널링 방식의 소거가 가능하여 소거 효율이 우수한 장점이 있다.
또한, 각 스트링(ST)의 채널 - 활성 기둥(10B) 및 채널층(CH) - 은 I자 형태를 갖기 때문에 종래의 PBiCS 구조에 비하여 동작 전류가 2배 이상 증가할 수 있다.
나아가, 선택 트랜지스터 특히, 드레인 선택 트랜지스터의 채널인 활성 기둥(10B)이 단결정 실리콘으로 형성될 수 있기 때문에, 드레인 선택 트랜지스터의 특성이 향상될 수 있다.
이하, 도 2a 내지 도 14를 참조하여 도 1a 및 도 1b의 장치의 제조 방법의 일실시예를 설명하기로 한다. 단면도를 기준으로 도시하였으며 필요에 따라 사시도를 함께 도시하였다. 사시도를 도시함에 있어 구성요소를 명확히 표현하기 위하여, 단면도에 도시된 구성요소 중 절연막 등의 일부 구성요소는 도시하지 않았다. 또한, 본 사시도 및 단면도는 전술한 도 1a와 같이 하나의 소스라인(SL)을 기준으로 도시하였으며, 특히, 단면도는 도 1a의 A-A'선 및 B-B'선에 따른 단면을 나타낸다.
도 2a 및 도 2b를 참조하면, 반도체 기판(10)을 제공한다. 반도체 기판(10)은 P형 반도체 예컨대, P형 실리콘으로 형성되거나, 단결정 반도체 예컨대, 단결정 실리콘으로 형성될 수 있다.
이어서, 반도체 기판(10)의 소자분리영역을 선택적으로 식각하여 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)에 의해 반도체 기판(10)에 복수의 활성영역(10A)이 정의된다. 이때, 제1 트렌치(T1)의 깊이는 후술할 드레인 선택 트랜지스터의 채널 높이와 후술할 소자분리막의 높이의 합을 소정 정도 초과할 수 있다. 소정 정도는 공정 마진을 고려하여 적절히 조절될 수 있다.
이어서, 제1 트렌치(T1)를 산화물 등의 절연 물질로 매립함으로써 예비 소자분리막(11)을 형성한다.
도 3a 및 도 3b를 참조하면, 예비 소자분리막(11)의 상부를 습식 식각 또는 건식 식각 등의 방식으로 제거하여 원하는 높이를 갖는 최종적인 소자분리막(11A)을 형성한다.
이어서, 소자분리막(11A)이 형성된 제1 트렌치(T1)의 나머지 공간을 매립하는 제1 희생막(12)을 형성한다. 제1 희생막(12)은 소자분리막(11A)과 식각율이 상이한 절연 물질 예컨대, 질화물로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 활성영역(10A)을 선택적으로 식각하여 수직 방향으로 돌출된 활성 기둥(10B)을 형성한다.
본 도면은 하나의 소스라인(SL)을 기준으로 도시된 것이어서, 각 활성영역(10A)에 한 쌍의 활성 기둥(10B)만이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 각 활성영역(10A)에는 제1 방향을 따라 복수의 쌍의 활성 기둥(10B)이 형성될 수 있다(후술하는 도 15 참조). 활성영역(10A)의 선택적 식각은 활성 기둥(10B)이 형성될 영역을 덮으면서 제2 방향으로 연장하는 복수의 라인형 마스크를 이용하여 수행될 수 있다.
여기서, 활성 기둥(10B)은 드레인 선택 트랜지스터의 채널로 이용될 부분으로서 원하는 채널 길이보다 소정 정도 더 길 수 있다. 이는 후속 공정(예를 들어, 도 8a 및 도 8b의 평탄화 공정) 등에서 활성 기둥(10B)의 일부가 손실될 수 있기 때문이다. 또한, 본 실시예에서 활성 기둥(10B)의 하단은 소자분리막(11A)의 상면보다 높게 위치하나 본 발명이 이에 한정되는 것은 아니며, 활성 기둥(10B)의 하단은 소자분리막(11A) 상면과 동일하거나 그 아래에 위치할 수도 있다.
이어서, 본 도면에는 도시하지 않았으나, 활성 기둥(10B)에 드레인 선택 트랜지스터의 문턱 전압 조절을 위한 임플란트(implant)를 수행한다. 임플란트는 활성 기둥(10B)에 불순물이 골고루 도핑될 수 있도록 틸트 및/또는 회전 방식으로 수행될 수 있다.
도 5를 참조하면, 제1 희생막(12)을 제거한다. 제1 희생막(12)의 제거는 예컨대, 습식 식각 방식으로 수행될 수 있다.
이어서, 제1 희생막(12)이 제거된 후 드러나는 활성 기둥(10B)을 포함하는 활성영역(10A)의 표면에 게이트 절연막(13)을 형성한다. 게이트 절연막(13)은 드레인 선택 트랜지스터의 게이트 절연막으로서, 예를 들어, 제1 희생막(12)이 제거된 결과물에 대한 열산화 공정으로 형성될 수 있다.
이어서, 게이트 절연막(13)이 형성된 공정 결과물 상에 하부 프로파일을 따라 제1 도전막(14)을 증착한다. 제1 도전막(14)은 예컨대, 텅스텐, 불순물이 도핑된 폴리실리콘, 실리사이드 등으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 식각 가능한 어떠한 도전 물질로 형성되어도 무방하다.
도 6을 참조하면, 게이트 절연막(13)이 드러날 때까지 제1 도전막(14)을 에치백(etchback)함으로써 제1 도전막 패턴(14A)을 형성한다. 이와 같은 제1 도전막(14) 에치백 과정에서 게이트 절연막(13)이 손실되어 활성영역(10A)이 드러나도 무방하다. 제1 도전막 패턴(14A)은 제2 방향으로 배열되는 활성 기둥(10B)의 측벽을 둘러싸면서 제2 방향으로 연장하고, 제1 방향에서는 서로 분리된다.
이어서, 제1 도전막 패턴(14A) 사이의 활성영역(10A) 내에 저농도의 N형 불순물을 주입하여 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
도 7을 참조하면, 도 6의 공정 결과물 상에 하부 프로파일을 따라 제1 도전막 패턴(14A)을 캡핑하는 제1 캡핑막(16)을 형성한다. 제1 캡핑막(16)은 예컨대, 질화물 등의 절연 물질로 형성될 수 있다.
이어서, 제1 캡핑막(16) 상에 산화물 등의 절연 물질을 증착한 후, 제1 캡핑막(16)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행하여 제1 도전막 패턴(14A) 사이를 매립하는 제1 층간 절연막(17)을 형성한다.
도 8a 및 도 8b를 참조하면, 활성 기둥(10B)의 상면이 노출되도록 평탄화 공정을 수행한다. 평탄화 공정은, 에치백, CMP 또는 이들의 조합을 이용하여 수행될 수 있다. 예컨대, 게이트 절연막(13)이 드러날 때까지 제1 캡핑막(16)을 에치백한 후, 활성 기둥(10B)의 상면이 노출될 때까지 터치 CMP를 수행할 수 있다. 본 공정에서, 제1 도전막 패턴(14A)의 높이가 일정 정도 감소할 수 있는데, 이를 이하, 드레인 선택 라인이라 하고 도면부호 14B로 표시하기로 한다.
본 공정 결과, 하나의 활성 기둥(10B), 이 활성 기둥(10B)의 측벽을 둘러싸는 드레인 선택 라인(14B), 및 이들 사이에 개재된 게이트 절연막(13)을 포함하는 드레인 선택 트랜지스터가 복수개 형성된다.
도 9를 참조하면, 도 8a 및 도 8b의 공정 결과물 상에 복수의 제2 층간 절연막(18) 및 복수의 제2 도전막(19)을 교대로 적층한다.
제2 도전막(19)은 워드라인 및 소스 선택 라인 형성을 위한 것으로서, 예컨대, 금속 물질이나 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 제2 층간 절연막(18)은 다층의 제2 도전막(19)을 서로 분리하기 위한 막으로서 예컨대, 산화막으로 형성될 수 있다.
도 10을 참조하면, 제2 층간 절연막(18) 및 제2 도전막(19)의 교대 적층 구조물을 선택적으로 식각하여, 복수의 활성 기둥(10B) 각각을 노출시키는 복수의 채널 홀(H1)을 형성한다.
이어서, 채널 홀(H1) 측벽에 메모리막(20) 및 채널층(21)을 형성한다. 메모리막(20)은 채널 홀(H1) 측벽부터 순차적으로 배치된 터널 절연막, 전하 저장막 및 전하 차단막 예컨대, 산화막-질화막-산화막을 포함할 수 있다. 채널층(21)은 각 활성 기둥(10B)과 연결되면서 수직 방향으로 연장하는 기둥 형상을 갖고, 메모리 셀 및 소스 선택 트랜지스터의 채널로 이용될 수 있다. 채널층(21)은 예컨대, 폴리실리콘과 같은 반도체 물질로 형성될 수 있다. 또한, 채널층(21)은 그 두께에 따라 속이 찬 기둥 형상을 갖거나 속이 빈 원통 형상을 가질 수 있다.
한편, 도 9 및 도 10의 공정은, 워드라인 및 소스 선택 라인용 제2 도전막(19)을 일괄하여 형성하고 이들을 관통하는 채널층(21) 및 메모리막(20)도 일괄하여 형성함을 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 도시하지는 않았으나, 다른 실시예에서는 워드라인용 도전막, 이를 관통하는 채널 및 메모리막 형성 공정과, 소스 선택 라인용 도전막, 이를 관통하는 채널 및 게이트 절연막 형성 공정을 분리하여 수행할 수도 있고, 이러한 경우, 소스 선택 라인용 도전막과 채널 사이에는 메모리막이 개재되지 않을 수 있다.
도 11a 및 도 11b을 참조하면, 소스라인 별로 워드라인 및 소스 선택 라인이 분리되도록 제2 층간 절연막(18) 및 제2 도전막(19)의 교대 적층 구조물을 선택적으로 식각하고, 나아가, 제2 층간 절연막(18) 및 제2 도전막(19)의 교대 적층 구조물의 식각에 의해 드러나는 물질막들 예컨대, 제1 캡핑막(16), 제1 층간 절연막(17) 등을 활성영역(10A)이 드러날 때까지 식각하여 슬릿(S)을 형성한다. 슬릿(S)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
본 공정 결과, 제1 방향에서 인접한 한 쌍의 채널층(21) 측벽을 둘러싸면서 제2 방향으로 연장하는 제2 층간 절연막 패턴(18A) 및 제2 도전막 패턴(19A)의 교대 적층 구조물이 형성된다. 여기서, 제2 도전막 패턴(19A) 중 최상부에 위치하는 한층 이상의 제2 도전막 패턴(19A)은 소스 선택 라인으로 이용될 수 있고, 나머지의 제2 도전막 패턴(19A)은 워드라인으로 이용될 수 있다. 하나의 채널층(21), 이 채널층(21)의 측벽을 둘러싸는 한 층의 워드라인 및 이들 사이에 개재된 메모리막(20)이 하나의 메모리 셀을 구성하고, 하나의 채널층(21), 이 채널층(21)의 측벽을 둘러싸는 한 층의 소스 선택 라인 및 이들 사이에 개재된 메모리막(20)이 하나의 소스 선택 트랜지스터를 구성한다.
또한, 제1 방향에서 서로 인접한 한 쌍의 드레인 선택 라인(14B) 사이를 제외하고 그 양측의 활성 영역(10A)이 드러난다. 이 활성영역(10A)에는 전술한 바와 같이 LDD 영역(15)이 형성되어 있을 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 공정 결과물 전면을 따라 이온주입 공정시 메모리 셀을 보호하기 위한 제2 캡핑막(22)을 형성한 후, 접합 영역 형성을 위한 이온주입 공정을 수행함으로서, 채널층(21)의 상단에 소스 영역(23)을 형성하고 드러난 활성 영역(10A) 내에 드레인 영역(24)을 형성한다.
여기서, 제2 캡핑막(22)은 질화막 등의 절연 물질로 형성될 수 있다. 소스 영역(23) 및 드레인 영역(24)은 LDD 영역(15)에 비해 고농도의 N형 불순물이 주입되어 형성될 수 있다. 드레인 영역(24)은 LDD 영역(15) 내에 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 13을 참조하면, 도 12a 및 도 12b의 공정 결과물을 덮는 제3 층간 절연막(25)을 형성한 후, 제3 층간 절연막(25) 및 제2 캡핑막(22)을 선택적으로 식각하여 소스 영역(23) 및 드레인 영역(24) 각각을 노출시키는 콘택홀들을 형성하고 이콘택홀들에 도전 물질을 매립함으로써, 소스 영역(23) 및 드레인 영역(24) 각각과 연결되는 제1 도전 콘택(26) 및 제2 도전 콘택(27)을 형성한다. 제1 도전 콘택(26)은 도 1a의 소스 콘택(SC)과 대응한다.
도 14를 참조하면, 도 13의 공정 결과물 상에 소스라인 형성을 위한 도전 물질을 증착한 후, 이를 패터닝하여 제1 방향에서 한 쌍의 제1 도전 콘택(26)과 접하면서 제2 방향으로 연장하는 소스라인(28)을 형성한다.
이어서, 소스라인(28)이 형성된 결과물을 덮는 제4 층간 절연막(29)을 형성한 후, 제4 층간 절연막(29)을 선택적으로 식각하여 제2 도전 콘택(27) 각각을 노출시키는 콘택홀들을 형성하고 이에 도전 물질을 매립함으로써, 제2 도전 콘택(27) 각각과 연결되는 제3 도전 콘택(30)을 형성한다. 제2 및 제3 도전 콘택(27, 30)은 도 1a의 드레인 콘택(DC)과 대응한다.
이어서, 제4 층간 절연막(29) 및 제3 도전 콘택(30) 상에 도전 물질을 증착한 후, 이를 패터닝하여, 제3 도전 콘택(30)과 접하면서 제1 방향으로 연장하는 비트라인(31)을 형성한다. 동일한 활성영역(10A) 상에 형성된 제2 및 제3 도전 콘택(27, 30)은 동일한 비트라인(31)에 연결된다.
이로써, 도 1a 및 도 1b에 도시된 장치를 제조할 수 있다.
한편, 본 실시예의 도면들은 하나의 소스라인(SL)을 기준으로 하여 도시된 것이나, 전술한 바와 같이 소스라인(SL)은 제1 방향으로 복수개가 배열될 수 있으며, 이러한 경우 제1 방향을 따라 도 14의 A-A' 단면 구조가 반복된다. 예컨대, 두 개의 소스라인(SL)이 제1 방향으로 배열된 경우 A-A' 방향의 단면은 도 15에 도시된 바와 같다. 이때, 서로 다른 소스라인(SL)에 연결된 인접한 활성기둥(10B) 사이의 폭(W2)은 하나의 소스라인(SL)에 연결된 한 쌍의 활성 기둥(10B) 사이의 폭보다 넓을 수 있다. 이는, 서로 다른 소스라인(SL)에 연결된 인접한 활성기둥(10B) 사이에 드레인 콘택(27, 30)이 배치될 공간을 제공하기 위함이다.
도 16 내지 도 19는 도 1a 및 도 1b의 장치의 제조 방법의 다른 실시예를 설명하기 위한 도면이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
우선, 도 2a 내지 도 8b의 공정을 수행함은 전술한 바와 같다.
이어서, 도 16을 참조하면, 도 8a 및 도 8b의 공정 결과물 상에 복수의 제2 층간 절연막(18) 및 복수의 제2 희생막(35)을 교대로 적층한다.
제2 희생막(35)은 워드라인 및 소스 선택 라인이 형성될 공간을 제공하기 위한 것으로서, 제2 층간 절연막(18)과 식각 선택비를 갖는 절연 물질 예컨대, 질화막으로 형성될 수 있다.
이어서, 제2 층간 절연막(18) 및 제2 희생막(35)의 교대 적층 구조물을 선택적으로 식각하여 복수의 활성 기둥(10B) 각각을 노출시키는 복수의 채널 홀을 형성한 후, 이 채널 홀 내에 채널용 물질막을 매립하여 채널층(21)을 형성한다.
도 17을 참조하면, 소스라인 별로 워드라인 및 소스 선택 라인이 분리되도록 제2 층간 절연막(18) 및 제2 희생막(35)의 교대 적층 구조물을 선택적으로 식각하고, 나아가, 제2 층간 절연막(18) 및 제2 희생막(35)의 교대 적층 구조물의 식각에 의해 드러나는 물질막들 예컨대, 제1 캡핑막(16), 제1 층간 절연막(17) 등을 활성영역(10A)이 드러날 때까지 식각하여 슬릿(S)을 형성한다. 슬릿(S)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
도 18을 참조하면, 슬릿(S)에 의해 드러나는 제2 희생막(35)을 습식 식각 등의 방식으로 제거한다. 제2 희생막(35)이 제거된 공간을 도면부호 G로 표시하였다.
도 19를 참조하면, 제2 희생막(35)이 제거된 공간 내벽을 따라 메모리막(36)을 형성하고, 메모리막(36)이 형성된 공간에 매립되는 도전막 패턴(37)을 형성한다. 구체적으로, 도 18의 공정 결과물 전면을 따라 메모리막(36) 형성을 위한 물질막들 예컨대, 산화막-질화막-산화막을 증착하고, 나머지 공간을 매립하는 도전막을 증착한 후, 이들이 제2 희생막(35)이 제거된 공간(G) 내에 형성되도록 에치백을 수행할 수 있다.
여기서, 도전막 패턴(37) 중 최상부에 위치하는 한층 이상은 소스 선택 라인으로 이용될 수 있고, 나머지는 워드라인으로 이용될 수 있다. 그에 따라, 도 11a 및 도 11b에서 설명한 것과 유사하게 메모리 셀 및 소스 선택 트랜지스터가 형성된 구조물을 획득할 수 있다.
후속 공정은 도 12a 내지 도 14에서 설명한 것과 실질적으로 동일하므로, 그 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 반도체 기판 10A: 활성영역
10B: 활성기둥 11A: 소자분리막
DSL: 드레인 선택 라인 WL: 워드라인
SSL: 소스 선택 라인 CH: 채널층
SC: 소스 콘택 DC: 드레인 콘택
SL: 소스라인 BL: 비트라인

Claims (22)

  1. 제1 방향으로 연장되는 복수의 활성영역 및 상기 활성영역 각각으로부터 돌출된 한 쌍의 제1 수직 기둥을 포함하는 반도체 기판;
    상기 한 쌍의 제1 수직 기둥 각각을 둘러싸면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 한 쌍의 드레인 선택 라인;
    상기 한 쌍의 제1 수직 기둥 각각의 상부에 배치되고, 반도체 물질로 형성된 한 쌍의 제2 수직 기둥;
    상기 한 쌍의 제2 수직 기둥을 둘러싸면서 이들을 따라 적층되고, 상기 제2 방향으로 연장하는 복수의 워드라인 및 소스 선택 라인;
    상기 제2 수직 기둥 상에서 상기 한 쌍의 제2 수직 기둥과 동시에 연결되고, 상기 제2 방향으로 연장하는 소스라인;
    상기 한 쌍의 드레인 선택 라인 사이를 제외한 양측의 상기 활성영역 각각의 상부에 형성된 드레인 콘택; 및
    상기 제2 수직 기둥 상에 배치되고, 상기 드레인 콘택과 접하면서 상기 제1 방향으로 연장하는 비트라인을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 활성영역 및 상기 제1 수직 기둥은, P형 반도체로 형성된
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 활성영역 및 상기 제1 수직 기둥은, 단결정 반도체로 형성된
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 한 쌍의 제1 수직 기둥은, 제1 방향을 따라 복수개가 배열되고,
    동일한 쌍에 속하는 제1 수직 기둥은, 동일한 소스라인에 연결되고,
    하나의 활성영역 상에 형성된 제1 수직 기둥은 동일한 비트라인에 연결되는
    비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    어느 하나의 제1 수직 기둥의 쌍과 인접한 제1 수직 기둥의 쌍은, 이들 사이에 배치되는 하나의 드레인 콘택을 공유하는
    비휘발성 메모리 장치.
  6. 제4 항에 있어서,
    동일한 쌍에 속하는 상기 제1 수직 기둥 사이의 폭은, 서로 다른 쌍에 속하면서 인접한 상기 제1 수직 기둥 사이의 폭보다 작은
    비휘발성 메모리 장치.
  7. 제2 항에 있어서,
    상기 반도체 기판에 소거 전압이 인가되어 F-N 터널링 방식으로 소거되는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 한 쌍의 드레인 선택 라인 사이를 제외한 양측의 상기 활성영역 내에 구비된 드레인 영역; 및
    상기 제2 수직 기둥의 상단에 형성된 소스 영역을 더 포함하는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 소스라인은,
    소스 콘택을 개재하여 또는 직접, 상기 제2 수직 기둥과 연결되는
    비휘발성 메모리 장치.
  10. 반도체 기판을 선택적으로 식각하여, 제1 방향으로 연장되는 복수의 활성영역 및 상기 활성영역 각각으로부터 돌출된 한 쌍의 제1 수직 기둥을 형성하는 단계;
    상기 한 쌍의 제1 수직 기둥 각각을 둘러싸면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 한 쌍의 드레인 선택 라인을 형성하는 단계;
    상기 드레인 선택 라인이 형성된 결과물 상에 복수의 층간 절연막 및 복수의 도전막이 교대 적층된 구조물 또는 복수의 층간 절연막 및 복수의 제2 희생막이 교대 적층된 구조물을 형성하는 단계;
    상기 교대 적층 구조물을 관통하여 상기 제1 수직 기둥 각각과 연결되는 한 쌍의 제2 수직 기둥을 형성하는 단계;
    상기 제2 수직 기둥 상에서 상기 한 쌍의 제2 수직 기둥과 동시에 연결되고 제2 방향으로 연장하는 소스라인을 형성하는 단계;
    상기 한 쌍의 드레인 선택 라인 사이를 제외한 양측의 상기 활성영역 각각의 상부에 드레인 콘택을 형성하는 단계; 및
    상기 제2 수직 기둥 상에 배치되고, 상기 드레인 콘택과 접하면서 상기 제1 방향으로 연장하는 비트라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 활성영역 형성 단계는,
    상기 반도체 기판에 소자분리용 트렌치를 형성하여 상기 제1 방향으로 연장하는 복수의 초기 활성영역을 형성하는 단계;
    상기 트렌치의 하부를 매립하는 소자분리막 및 상기 트렌치의 나머지를 매립하는 제1 희생막을 형성하는 단계;
    상기 초기 활성영역의 상부를 선택적으로 식각하여 상기 제1 수직 기둥을 형성하는 단계; 및
    상기 제1 희생막을 제거하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 드레인 선택 라인 형성 단계는,
    상기 활성영역이 형성된 결과물을 따라 도전 물질을 형성한 후, 상기 제1 방향에서 상기 도전 물질이 분리되도록 에치백을 수행하는 단계;
    상기 에치백이 수행된 결과물을 덮는 절연 물질을 형성하는 단계; 및
    상기 제1 수직 기둥의 상면이 드러나도록 평탄화 공정을 수행하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 드레인 선택 라인 형성 단계 전에,
    열산화 공정을 수행하여 상기 드레인 선택 라인과 상기 제1 수직 기둥 사이에 개재되는 게이트 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 제2 수직 기둥 형성 단계 후에,
    상기 교대 적층 구조물이 상기 소스라인 별로 분리되도록 상기 교대 적층 구조물을 패터닝하는 단계;
    패터닝된 상기 교대 적층 구조물에 의해 드러나는 막들을 상기 활성영역이 드러날 때까지 식각하는 단계; 및
    상기 드러난 활성영역 및 상기 제2 수직 기둥의 상단으로 이온주입 공정을 수행하여 드레인 영역 및 소스 영역을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제10 항에 있어서,
    상기 소스라인 형성 단계 전에,
    상기 제2 수직 기둥 상에 소스 콘택을 형성하는 단계를 더 포함하고,
    상기 드레인 콘택 형성 단계는,
    상기 소스 콘택과 동시에 제1 드레인 콘택을 형성하는 단계; 및
    상기 소스라인 형성 단계 후에 상기 제1 드레인 콘택 상에 배치되는 제2 드레인 콘택 형성 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 제2 수직 기둥 형성 단계 후에,
    상기 교대 적층 구조물이 상기 소스라인 별로 분리되도록 상기 교대 적층 구조물을 패터닝하는 단계; 및
    상기 교대 적층 구조물의 패터닝에 의해 드러난 상기 제2 희생막을 제거하는 단계; 및
    상기 제2 희생막이 제거된 공간을 도전물질로 매립하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  17. 자신으로부터 돌출된 제1 수직 기둥을 갖는 활성영역을 포함하는 반도체 기판;
    상기 제1 수직 기둥을 둘러싸는 드레인 선택 게이트;
    상기 제1 수직 기둥 상에 배치되고 반도체 물질로 형성된 제2 수직 기둥;
    상기 제2 수직 기둥을 둘러싸면서, 상기 제2 수직 기둥을 따라 적층된 복수의 메모리 셀 게이트 및 소스 선택 게이트;
    상기 제2 수직 기둥 상에서 상기 제2 수직 기둥과 연결되는 소스라인; 및
    상기 제2 수직 기둥 상에 배치되고, 드레인 콘택을 통하여 상기 드레인 선택 게이트 일측의 상기 활성영역과 연결되는 비트라인을 포함하는
    비휘발성 메모리 장치.
  18. 제17 항에 있어서,
    상기 활성영역 및 상기 제1 수직 기둥은, P형 반도체로 형성된
    비휘발성 메모리 장치.
  19. 제17 항에 있어서,
    상기 활성영역 및 상기 제1 수직 기둥은, 단결정 반도체로 형성된
    비휘발성 메모리 장치.
  20. 제18 항에 있어서,
    상기 반도체 기판에 소거 전압이 인가되어 F-N 터널링 방식으로 소거되는
    비휘발성 메모리 장치.
  21. 제17 항에 있어서,
    상기 드레인 선택 게이트 일측의 상기 활성영역 내에 구비된 드레인 영역; 및
    상기 제2 수직 기둥의 상단에 형성된 소스 영역을 더 포함하는
    비휘발성 메모리 장치.
  22. 제17 항에 있어서,
    상기 소스라인은,
    소스 콘택을 개재하여 또는 직접 상기 제2 수직 기둥과 연결되는
    비휘발성 메모리 장치.
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