KR101938004B1 - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 파이프 게이트; 상기 파이프 게이트 상에 적층된 복수의 워드라인들; 상기 복수의 워드라인들을 관통하는 복수의 트렌치들; 상기 트렌치의 내벽 및 저면을 따라 형성된 채널막; 일 방향으로 배열된 상기 복수의 트렌치들을 가로지르는 슬릿; 및 상기 슬릿에 매립된 희생막를 포함한다. 본 발명에 따르면, 하나의 트렌치를 이용하여 소스 사이드 채널, 드레인 사이드 채널 및 파이프 채널을 동시에 형성할 수 있다. 따라서, 종래와 달리 파이프 채널용 트렌치와 셀 채널용 트렌치를 별도로 형성할 필요가 없다. 또한, 파이프 채널용 트렌치 내에 희생막을 매립하고 이후에 제거하는 공정을 수행할 필요가 없다. 따라서, 종래에 비해 제조 공정을 간소화하고 제조 단가를 낮출 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
먼저, 도 1을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 간단히 살펴보도록 한다.
도 1에 도시된 바와 같이, 기판(10) 상에 제1 층간절연막(11) 및 파이프 게이트(12)를 형성한 후, 파이프 게이트(12)를 식각하여 파이프 채널용 트렌치를 형성한다. 이어서, 파이프 채널용 트렌치 내에 희생막(미도시됨)을 매립한다.
이어서, 파이프 게이트(12) 상에 복수의 도전막들(13) 및 복수의 제2 층간절연막들(14)을 교대로 형성한 후, 이들을 식각하여 파이프 채널용 트렌치와 연결된 한 쌍의 셀 채널용 트렌치들을 형성한다.
이어서, 파이프 채널용 트렌치 내에 매립된 희생막을 제거한 후, 파이프 채널용 트렌치 및 한 쌍의 셀 채널용 트렌치들의 내면을 따라 전하차단막, 메모리막 및 터널절연막(15)을 형성한다. 이어서, 터널절연막 상에 채널막(16)을 형성한 후, 파이프 채널용 트렌치 및 한 쌍의 셀 채널용 트렌치들 내에 절연막(17)을 매립한다. 이로써, 소스 사이드 채널, 드레인 사이드 채널 및 파이프 채널로 이루어진 채널이 형성된다.
이어서, 복수의 도전막들(13) 및 복수의 제2 층간절연막들(14)을 식각하여 복수의 슬릿들을 형성한다. 복수의 도전막들(13)은 복수의 슬릿들에 의해 소스 사이드 워드라인 및 드레인 사이드 워드라인으로 분리되며, 복수의 슬릿들 내에는 절연막(18)이 매립된다.
그러나, 전술한 바와 같은 구조에 의하면, 소스 사이드 채널과 드레인 사이드 채널을 별도의 트렌치를 이용하여 형성된다. 즉, 소스 사이드 채널을 형성하기 위한 트렌치, 드레인 사이드 채널을 형성하기 위한 트렌치를 별도로 형성해야하며, 소스 사이드 채널과 드레인 사이드 채널을 연결시키는 파이프 채널을 형성하기 위한 파이프 채널용 트렌치도 별도로 형성해야 한다. 특히, 하나의 파이프 채널용 트렌치에 한 쌍의 셀 채널용 트렌치가 연결되도록 형성해야 한다.
또한, 파이프 채널용 트렌치를 형성한 후에 별도의 공정에 의해 셀 채널용 트렌치를 형성하기 때문에, 파이프 채널용 트렌치 내에 희생막을 매립하고 이후에 제거하는 공정을 수행해야 한다.
따라서, 공정의 난이도가 높고 제조 단가 또한 높다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 하나의 트렌치를 이용하여 소스 사이드 채널, 드레인 사이드 채널 및 파이프 채널을 동시에 형성하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 파이프 게이트; 상기 파이프 게이트 상에 적층된 복수의 워드라인들; 상기 복수의 워드라인들을 관통하는 복수의 트렌치들; 상기 트렌치의 내벽 및 저면을 따라 형성된 채널막; 일 방향으로 배열된 상기 복수의 트렌치들을 가로지르는 슬릿; 및 상기 슬릿에 매립된 희생막를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 트렌치들을 형성하는 단계; 상기 트렌치의 내벽 및 저면을 따라 채널막을 형성하는 단계; 상기 채널막이 형성된 상기 트렌치 내에 제1 희생막을 매립하는 단계; 일 방향으로 배열된 상기 복수의 트렌치들을 가로지르는 슬릿을 형성하는 단계; 및 상기 슬릿에 제2 희생막을 매립하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 하나의 트렌치를 이용하여 소스 사이드 채널, 드레인 사이드 채널 및 파이프 채널을 동시에 형성할 수 있다. 따라서, 종래와 달리 파이프 채널용 트렌치와 셀 채널용 트렌치를 별도로 형성할 필요가 없다. 또한, 파이프 채널용 트렌치 내에 희생막을 매립하고 이후에 제거하는 공정을 수행할 필요가 없다. 따라서, 종래에 비해 제조 공정을 간소화하고 제조 단가를 낮출 수 있다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 3a 내지 도 6은 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도 및 평면도이다.
도 7a 내지 도 8b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도 및 평면도이다.
도 9a 내지 도 9c는 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 파이프 게이트(PG), 파이프 게이트(PG) 상에 적층된 복수의 워드라인들(WL), 복수의 워드라인들(WL)을 관통하는 복수의 트렌치들(T), 트렌치(T)의 내벽 및 저면을 따라 형성된 채널막(CH), 일 방향으로 배열된 복수의 트렌치들(T)을 가로지르는 제1 슬릿(S1) 및 제1 슬릿(S1)에 매립된 희생막(SC)을 포함한다. 또한, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 복수의 워드라인들(WL) 상에 위치된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 더 포함할 수 있다. 이와 같은 구조에 따르면, 드레인 선택 게이트와 소스 선택 게이트 사이에 직렬로 연결된 복수의 메모리 셀들이 하나의 스트링(string)을 구성하게 된다.
여기서, 채널막(CH)은 소스 사이드 채널(S_CH), 드레인 사이드 채널(D_CH) 및 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH)을 연결시키는 파이프 채널(P_CH)로 구성된다. 채널막(CH)은 트렌치(T)의 내벽 및 저면을 따라 일체로 형성되는데, 제1 슬릿(S1) 내에 매립된 희생막(SC)에 의해 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH)이 분리된다.
본 도면에서는 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)이 하나의 층으로 형성된 경우에 대해 도시하고 있으나, 하나 이상의 층으로 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)이 형성되는 것 또한 가능하다. 즉, 하나의 스트링에 두 개의 드레인 선택 게이트 및 두 개의 소스 선택 게이트가 포함될 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 이웃한 트렌치들(T) 사이에 위치된 제2 슬릿(S2)을 더 포함할 수 있다. 여기서, 제2 슬릿(S2)은 이웃한 스트링들의 소스 사이드 채널(S_CH) 사이에 위치되거나, 이웃한 스트링들의 드레인 사이드 채널(D_CH) 사이에 위치되거나, 이웃한 스트링들의 소스 사이드 채널(S_CH) 및 드레인 사이드 채널(D_CH) 사이에 위치될 수 있다. 또한, 제2 슬릿(S2)은 다양한 깊이로 형성될 수 있다. 일 예로, 제2 슬릿(S2)이 선택 라인(DSL,SSL)이 형성된 위치까지의 깊이로 형성되는 경우, 제2 슬릿(S2)에 매립된 희생막(SC)에 의해 이웃한 스트링들의 선택 라인이 상호 분리된다. 다른 예로, 제2 슬릿(S2)이 최하부의 워드라인(WL)이 형성된 위치까지의 깊이로 형성되는 경우, 제2 슬릿(S2)에 매립된 희생막(SC)에 의해 이웃한 스트링들의 워드라인 및 선택 라인이 상호 분리된다.
또한, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 이웃한 스트링들의 소스 사이드 채널(S_CH)과 연결된 소스라인(SL) 및 일 방향으로 배열된 스트링들의 드레인 사이드 채널(D_CH)과 연결된 비트라인(BL)을 더 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자를 제조하기 위한 다양한 제조 실시예에 대해 살펴보도록 한다.
도 3a 내지 도 6은 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도 및 평면도이다. 각 번호의 a도는 단면도를 나타내고, 각 번호의 b도는 a도의 I-I' 높이에서의 평면도를 나타낸다.
도 3a 및 도 3b에 도시된 바와 같이, 파이프 게이트(30) 상에 복수의 제1 물질막들(31) 및 복수의 제2 물질막들(32)을 교대로 형성한다.
여기서, 제1 물질막(31) 및 제2 물질막(32)은 파이프 게이트(30) 상에 적층된 복수의 워드라인들 및 적어도 하나의 선택 라인을 형성하기 위한 것이다. 따라서, 적층되는 제1 물질막(31) 및 제2 물질막(32)의 수는 적층하고자하는 메모리 셀의 개수 및 선택 게이트의 개수에 따라 결정된다. 또한, 제1 물질막(31) 및 제2 물질막(32)의 두께는 워드라인 및 선택 라인의 두께에 따라 결정되는데, 선택 라인이 워드라인보다 두껍게 형성될 수 있다.
구체적으로, 제1 물질막(31)은 후속 공정에 의해 워드라인 및 선택라인을 형성하기 위한 것이고, 제2 물질막(32)은 적층된 워드라인들 및 선택라인을 상호 분리시키기 위한 것이다. 제1 물질막(31)과 제2 물질막(32)은 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막(31)은 도전막 또는 희생막으로 형성되고, 제2 물질막(32)은 층간절연막 또는 희생막으로 형성될 수 있다.
일 예로, 제1 물질막(31)은 폴리실리콘막 등의 도전막으로 형성되고 제2 물질막(32)은 산화막 등의 층간절연막으로 형성될 수 있다. 이러한 경우, 제2 슬릿 형성후에 제2 슬릿에 의해 노출된 제1 물질막들(31)을 실리사이드화하여 워드라인 및 선택라인의 저항을 감소시킬 수 있다.
다른 예로, 제1 물질막(31)은 도프드 폴리실리콘막(doped polysilicon layer), 도프드 비정질 실리콘막(doped amorphous silicon layer) 등으로 형성되고, 제2 물질막(32)은 희생막인 언도프드 폴리실리콘막(undoped polysilicon layer), 언도프드 비정질 실리콘막(undoped amorphous silicon layer)로 형성될 수 있다. 여기서, '도프드'는 보론(Br) 등의 도펀트가 도핑된 것을 의미하고, '언도프드'는 도펀트가 도핑되지 않은 것을 의미한다. 이러한 경우, 제2 물질막(32)은 제2 슬릿 형성 후에 리세스되고, 리세스된 영역에 산화막 등의 층간절연막이 매립되어 적층된 워드라인들 및 선택라인을 상호 분리시키게 된다.
또 다른 예로, 제1 물질막(31)은 질화막 등의 희생막으로 형성되고, 제2 물질막(32)은 산화막 등의 층간절연막으로 형성될 수 있다. 이러한 경우, 제1 물질막(31)은 제2 슬릿 형성 후에 리세스되고, 리세스된 영역에 폴리실리콘막, 텅스텐막 등의 도전막이 매립되어 워드라인 및 선택 라인을 형성하게 된다.
제1 실시예에서는 제1 물질막(31)은 도전막으로 형성되고, 제2 물질막(32)은 층간절연막으로 형성되는 경우에 대해 설명하도록 한다.
도 4a 및 도 4b에 도시된 바와 같이, 복수의 제1 물질막들(31) 및 복수의 제2 물질막들(32)을 식각하여 복수의 트렌치들(T)을 형성한다. 복수의 트렌치들(T)은 제1방향 및 제1 방향과 교차하는 제2 방향으로 배열된다.
이때, 복수의 제1 물질막들(31) 및 복수의 제2 물질막들(32)을 식각한 후에, 파이프 게이트(30)를 일부 깊이 식각하여 트렌치(T)를 형성하는 것 또한 가능하다. 파이프 게이트(30)를 일부 깊이 식각할 경우, 후속 공정에 의해 형성되는 파이프 채널과 파이프 게이트의 접촉 면적이 넓어져 셀 전류를 개선할 수 있다.
여기서, 트렌치(T)는 소스 사이드 채널, 드레인 사이드 채널 및 파이프 채널을 한번에 형성하기 위한 것이다. 따라서, 본 발명에 의하면 파이프 채널용 트렌치와 셀 채널용 트렌치를 별도로 형성할 필요가 없으며, 파이프 채널용 트렌치 내에 희생막을 매립하고 후속 공정에서 제거할 필요가 없다.
트렌치(T)의 폭은 소스 사이드 채널의 면적, 드레인 사이드 채널의 면적, 소스 사이드 채널과 드레인 사이드 채널을 분리시키기 위한 희생막의 면적 등을 고려하여 결정될 수 있다. 또한, 본 도면에서는 일 실시예로 트렌치(T)가 원형의 단면을 갖는 경우에 대해 도시하였으나 본 발명이 이에 한정되는 것은 아니며, 트렌치(T)는 타원형, 사각형, 직사각형 등의 단면을 갖도록 형성될 수 있다.
이어서, 트렌치(T)의 내벽 및 저면을 따라 전하차단막, 전하트랩막 및 터널절연막(33)을 형성한다. 이어서, 터널절연막 상에 채널막(34)을 형성한다. 이때, 채널막(34)은 트렌치(T)의 내벽 및 저면을 따라 트렌치(T)의 중심 영역이 오픈되도록 형성되거나, 트렌치(T)를 완전히 매립하도록 형성될 수 있다. 본 도면에서는 트렌치(T)의 중심 영역이 오픈되도록 채널막(34)을 형성한 경우에 대해 도시하였다.
이어서, 트렌치(T)의 오픈된 중심 영역에 제1 희생막(35)을 매립한다. 예를 들어, 채널막(34)이 형성된 결과물의 전체 구조 상에 제1 희생막(35)을 형성한 후, 최상부의 제2 물질막(32)이 노출될 때까지 평탄화 공정을 수행한다. 여기서, 제1 희생막(35)은 산화막으로 형성될 수 있다. 단, 앞서 설명한 바와 같이 채널막(34)으로 트렌치(T)를 완전히 매립한 경우에는 제1 희생막(35) 매립 과정을 생략한다.
도 5a 및 도 5b에 도시된 바와 같이, 제1 희생막(35), 채널막(34), 전하차단막, 전하트랩막 및 터널절연막(33), 복수의 제1물질막들(31) 및 복수의 제2 물질막들(32)을 식각하여 일 방향으로 배열된 복수의 트렌치들(T)을 가로지르는 제1 슬릿(S1)을 형성한다.
본 도면에서는 제1 슬릿(S1) 형성 과정에서 식각된 제1 물질막을 도면 부호 "31A"로 나타내고, 식각된 제2 물질막을 도면 부호 "32A"로 나타내고, 식각된 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 "33A"로 나타내고, 식각된 채널막을 도면 부호 "34A"로 나타내고, 식각된 제1 희생막을 도면 부호 "35A"로 나타내었다.
여기서, 제1 슬릿(S1)는 채널막(34A)을 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH)로 분리시키고, 복수의 제1 물질막들(31A)을 소스 사이드 워드라인(S_WL)과 드레인 사이드 워드라인(D_WL)으로 분리시킨다. 또한, 최상부에 형성된 제1 물질막(31A)을 소스 선택 라인(SSL)과 드레인 선택 라인(DSL)로 분리시킨다.
이때, 제1 슬릿(S1)는 트렌치(T)의 저면에 형성된 채널막(35A)을 식각하지 않을 정도의 깊이로 형성된다. 따라서, 트렌치(T)의 저면에 형성된 채널막(35A)은 그대로 유지되어 소스 사이드 채널(S_CH)와 드레인 사이드 채널(D_CH)을 연결시키는 파이프 채널로서의 역할을 하게 된다.
이어서, 제1 슬릿(S1) 내에 제2 희생막(36)을 매립한다. 제2 희생막(36)은 산화막으로 형성될 수 있다.
한편, 복수의 트렌치들(T)을 가로지르는 제1 슬릿(S1) 형성시, 이웃한 트렌치들(T) 사이에 위치되는 제2 슬릿(S2)을 함께 형성할 수 있으며, 제2 슬릿(S2) 내에는 제2 희생막(36)이 매립된다. 본 도면에서는 제1 슬릿(S1)와 제2 슬릿(S2)이 동시에 형성되는 경우에 대해 도시되었으나, 제1 슬릿(S1)을 형성한 후에 제2 슬릿(S2)을 형성하거나, 제2 슬릿(S2)을 형성한 후에 제1 슬릿(S1)을 형성하는 것 또한 가능하다. 일 예로, 제1 슬릿(S1)을 형성한 후에 제2 슬릿(S2)을 형성하는 경우, 제2 슬릿(S2)에 의해 노출된 제1 물질막들(31A)을 실리사이드화할 수 있다.
도 6에 도시된 바와 같이, 제2 희생막(36)이 형성된 결과물 상에 도전막을 형성한 후, 이를 패터닝하여 이웃한 스트링들의 소스 사이드 채널과 연결되는 소스 라인(SL)을 형성한다.
이어서, 소스 라인(SL)이 형성된 결과물 상에 층간절연막(37)을 형성한 후, 이를 식각하여 드레인 사이드 채널을 노출시키는 비트라인 콘택홀을 형성한다. 이어서, 비트라인 콘택홀에 도전막을 매립하여 비트라인 콘택플러그(BLC)를 형성하고, 이들과 연결된 비트라인(BL)을 형성한다. 여기서, 비트라인(BL)은 다마신 방식으로 형성될 수 있다. 또한, 소스라인(SL) 및 비트라인(BL)은 텅스텐(W), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있다.
도 7a 내지 도 8b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도 및 평면도이다. 각 번호의 a도는 단면도를 나타내고, 각 번호의 b도는 a도의 I-I' 높이에서의 평면도를 나타낸다. 앞서, 제1 실시예에서 설명한 내용은 생략하여 설명하도록 한다.
제2 실시예는 제1 물질막으로 희생막을 형성하고, 제2 물질막으로 층간절연막을 형성하는 경우에 관한 것이다.
제2 실시예에서 파이프 게이트(40) 상에 복수의 제1 물질막들(41) 및 복수의 제2 물질막들(42)을 교대로 형성한 후, 전하차단막, 전하트랩막 및 터널절연막(43), 채널막(44), 제1 희생막(45)을 형성하는 과정은 앞서 제1 실시예에서 설명한 바와 동일하다. 즉, 제2 실시예에서도 제1 실시예의 도 3a 내지 도 4b까지의 공정은 동일하게 진행된다. 이하, 그 이후의 공정에 대해 설명하도록 한다.
도 7a 및 도 7b에 도시된 바와 같이, 제1 희생막(45), 복수의 제1물질막들(41) 및 복수의 제2 물질막들(42)을 식각하여 일 방향으로 배열된 복수의 트렌치들(T)을 가로지르는 제1 슬릿(S1)을 형성한다.
이어서, 제1 슬릿(S1) 내에 제2 희생막(46)을 매립한다. 제2 희생막(46)은 산화막으로 형성될 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 복수의 제1 물질막들(41) 및 복수의 제2 물질막들(42)을 식각하여 이웃한 트렌치들(T) 사이에 위치되는 제2 슬릿(S2)을 형성한다.
이어서, 제2 슬릿(S2)에 의해 노출된 복수의 제1 물질막들(41)을 리세스한 후, 복수의 제1 물질막들(41)이 리세스된 영역에 도전막(47)을 매립한다. 이로써, 파이프 게이트(40) 상에 적층된 복수의 워드라인들 및 적어도 하나의 선택 라인이 형성된다.
이어서, 제2 슬릿(S2) 내에 절연막을 매립한다.
이어서, 본 도면에는 도시되지 않았으나 소스라인, 비트라인 등을 형성하기 위한 공정이 차례로 수행된다.
제2 실시예에서는 제1 슬릿(S1)을 형성한 후에 제2 슬릿(S2)을 형성하고 제1 물질막들(41)을 리세스하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 먼저, 제2 슬릿(S2)을 형성하여 제1 물질막들(41)을 리세스하고 워드라인들 및 선택 라인을 형성한 후에, 제1 슬릿(S1)을 형성하는 것 또한 가능하다.
한편, 본 발명에 의하면, 앞서 설명한 바와 같이, 제1 물질막이 도프드 폴리실리콘막으로 형성되고 제2 물질막이 언도프드 폴리실리콘막으로 형성되는 것 또한 가능하다. 이러한 경우에는, 제2 슬릿에 의해 노출된 복수의 제2 물질막들을 리세스한 후, 복수의 제2 물질막들이 리세스된 영역에 층간절연막을 매립한다. 그 외에는 앞서 제1 실시예에서 설명한 바와 동일하게 제조 공정이 진행될 수 있다.
도 9a 내지 도 9c는 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
제3 실시예는 소스 라인(SL) 및 제2트렌치(S1)를 동시에 형성하는 경우에 관한 것으로, 제1 물질막 및 제2 물질막의 종류에 관계없이 적용 가능하다.
제3 실시예에서, 파이프 게이트(50) 상에 복수의 제1 물질막들(51) 및 복수의 제2 물질막들(52)을 교대로 형성한 후, 전하차단막, 전하트랩막 및 터널절연막(53), 채널막(54), 제1 희생막(55)을 형성하는 과정은 앞서 제1 실시예에서 설명한 바와 동일하게 진행될 수 있다. 즉, 제3 실시예에서도 제1 실시예의 도 3a 내지 도 4b까지의 공정은 동일하게 진행된다. 이하, 그 이후의 공정에 대해 설명하도록 한다.
도 9a에 도시된 바와 같이, 제1 희생막(55)이 형성된 결과물 상에 도전막(56)을 형성한다. 이어서, 도전막(56) 상에 소스 라인(SL) 및 제1 슬릿(S1)을 형성하기 위한 마스크 패턴(57)을 형성한다.
여기서, 마스크 패턴(57)은 제1 슬릿(S1)이 형성될 영역, 즉, 일 방향으로 배열된 복수의 트렌치들(T)의 중심영역을 노출시키는 라인 형태의 개구부를 갖도록 형성된다.
도 9b에 도시된 바와 같이, 마스크 패턴(57)을 식각베리어로 도전막(56), 제1 희생막(55), 채널막(54), 전하차단막, 전하트랩막 및 터널절연막(53), 복수의 제1 물질막들(51) 및 복수의 제2 물질막들(52)을 식각한다. 이로써, 소스 라인(SL) 및 제1 슬릿(S1)이 동시에 형성된다.
본 도면에서는 소스 라인(SL) 및 제1 슬릿(S1) 형성 과정에서 식각된 제1 물질막을 도면 부호 "51A"로 나타내고, 식각된 제2 물질막을 도면 부호 "52A"로 나타내고, 식각된 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 "53A"로 나타내고, 식각된 채널막을 도면 부호 "54A"로 나타내고, 식각된 제1 희생막을 도면 부호 "55A"로 나타내었다.
도 9c에 도시된 바와 같이, 소스 라인(SL) 및 제1 슬릿(S1)이 형성된 결과물의 전체 구조 상에 절연막(58)을 형성한 후, 이를 식각하여 비트라인 콘택홀을 형성한다. 이어서, 비트라인 콘택홀에 도전막을 매립하여 비트라인 콘택플러그(BLC)를 형성하고, 이와 연결된 비트라인(BL)을 형성한다. 여기서, 비트라인(BL)은 다마신 방법으로 형성될 수 있다.
전술한 바와 같은 제3 실시예에 따르면, 소스 라인(SL)과 제1 슬릿(S1)을 동시에 형성함으로써 제조 공정을 더욱 간소화할 수 있다.
한편, 제3 실시예에서는 제2 슬릿의 형성에 대해서는 별도로 설명하지 않았는데, 소스 라인(SL) 및 제1 슬릿(S1) 형성시 함께 형성하거나, 그 이전에 형성하거나 그 이후에 형성하는 것 모두 가능하다.
일 예로, 소스 라인(SL) 및 제1 슬릿(S1) 형성시, 이웃한 스트링들의 드레인 사이드 채널(D_CH) 사이에 위치된 제2 슬릿(S2)를 함께 형성할 수 있다. 이를 위해, 마스크 패턴(57)이 이웃한 스트링들의 드레인 사이드 채널(D_CH) 사이에 위치된 라인 형태의 개구부를 더 포함하도록 형성된다. 이러한 경우, 이웃한 스트링들의 드레인 사이드 워드라인(D_WL)은 상호 분리되는 반면, 이웃한 스트링들의 소스 사이드 워드라인(S_WL)은 서로 연결된 형태를 갖게 된다.
다른 예로, 이웃한 스트링들의 소스 사이드 채널(S_CH) 사이에 위치된 제2 슬릿(S2)를 형성하고자 하는 경우에는, 도전막(56)을 형성하기에 앞서 이웃한 스트링들의 소스 사이드 채널(S_CH) 사이에 위치된 제2 슬릿(S2)을 형성하고 희생막을 매립한다. 즉, 제2 슬릿(S2)을 형성한 후에, 소스 라인(SL) 및 제1 슬릿(S1)을 형성한다. 이러한 경우, 이웃한 스트링들의 소스 사이드 워드라인(S_WL)을 상호 분리시킬 수 있다. 또한, 제2 슬릿(S2)을 형성하여 복수의 제2 물질막들을 리세스하고 워드라인 및 선택 라인을 형성한 후에, 소스 라인(SL) 및 제1 슬릿(S1)을 형성할 수 있다.
또 다른 예로, 소스 라인(SL) 및 제1 슬릿(S1)을 형성한 후에, 이웃한 스트링들의 드레인 사이드 채널(D_CH) 사이에 위치된 제2 슬릿(S2)을 형성할 수 있다. 이를 위해, 제1 슬릿(S1)이 매립되도록 절연막(58)을 형성한 후에, 이웃한 스트링들의 드레인 사이드 채널(D_CH) 사이에 제2 슬릿(S2)을 형성한다. 이러한 경우, 제2 슬릿(S2)에 의해 노출된 제1 물질막들을 리세스한 후 도전막을 매립하거나, 제2 슬릿(S2)에 의해 노출된 제2 물질막들을 리세스한 후 층간절연막을 매립할 수 있다.
본 명세서에서는 복수의 워드라인들과 적어도 하나의 선택 라인을 함께 형성하는 경우에 대해 설명하였으나 본 발명이 이에 한정되는 것은 아니며, 복수의 워드라인들을 형성한 후에 적어도 하나의 선택 라인을 형성하는 것 또한 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 층간절연막
12: 파이프 게이트 13: 도전막
14: 제2 층간절연막들 15: 전하차단막, 메모리막 및 터널절연막
16: 채널막 17: 절연막
18: 절연막 PG: 파이프 게이트
T: 트렌치 S1: 제1 슬릿
S2: 제2 슬릿 CH: 채널
D_CH: 드레인 사이드 채널 S_CH: 소스 사이드 채널
SC: 희생막 SL: 소스라인
BL: 비트라인 WL: 워드라인
S_WL: 소스 사이드 워드라인 D_WL: 드레인 사이드 워드라인
DSL: 드레인 선택 라인 SSL: 소스 선택 라인
30, 40, 50: 파이프 게이트 31, 41, 51: 제1 물질막
32, 42, 52: 제2 물질막
33, 43, 53: 전하차단막, 메모리막 및 터널절연막
34, 44, 54: 채널막 35, 45, 55: 제1 희생막
36, 46: 제2 희생막 37, 48, 58: 절연막
47, 56: 도전막 57: 마스크 패턴

Claims (13)

  1. 적층된 복수의 워드라인들;
    상기 복수의 워드라인들을 관통하는 복수의 트렌치들;
    상기 복수의 트렌치들의 내벽 및 저면을 따라 각각 형성된 복수의 채널막들;
    일 방향으로 배열된 상기 복수의 트렌치들을 가로지르고, 상기 복수의 채널막들을 상기 일 방향으로 관통하는 제1 슬릿; 및
    상기 제1 슬릿 내에 형성된 희생막을 포함하고,
    상기 제1 슬릿에 의해, 각각의 채널막들이 상기 제1 슬릿의 일측과 타측으로 분리되는
    3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    이웃한 상기 트렌치들 사이에 위치된 제2 슬릿
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 파이프 게이트;
    상기 파이프 게이트 상에 적층된 복수의 워드라인들;
    상기 복수의 워드라인들을 관통하는 복수의 트렌치들;
    상기 복수의 트렌치들의 내벽 및 저면을 따라 각각 형성된 복수의 채널막들;
    일 방향으로 배열된 상기 복수의 트렌치들을 가로지르고, 상기 복수의 트렌치들의 내벽에 형성된 각각의 채널막들을 소스 사이드 채널 및 드레인 사이드 채널로 분리시키는 제1 슬릿; 및
    상기 제1 슬릿 내에 형성된 희생막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 트렌치의 저면에 형성된 채널막은,
    상기 희생막에 의해 분리된 상기 소스 사이드 채널 및 상기 드레인 사이드 채널을 연결시키는 파이프 채널인
    3차원 구조의 비휘발성 메모리 소자.
  5. 파이프 게이트;
    상기 파이프 게이트 상에 적층된 복수의 워드라인들;
    상기 복수의 워드라인들을 관통하는 복수의 트렌치들;
    상기 복수의 트렌치들의 내벽 및 저면을 따라 각각 형성된 복수의 채널막들;
    일 방향으로 배열된 상기 복수의 트렌치들을 가로지르고, 상기 복수의 도전막들을 소스 사이드 워드라인 및 드레인 사이드 워드라인으로 분리시키는 제1 슬릿; 및
    상기 제1 슬릿 내에 형성된 희생막
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  6. 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 내에 복수의 채널막들을 각각 형성하는 단계;
    일 방향으로 배열된 상기 복수의 트렌치들을 가로지르고, 상기 복수의 채널막들을 상기 일 방향으로 관통하는 제1 슬릿을 형성하는 단계; 및
    상기 제1 슬릿 내에 제1 희생막을 형성하는 단계를 포함하고,
    상기 제1 슬릿에 의해, 각각의 채널막들이 상기 제1 슬릿의 일측과 타측으로 분리되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  7. 제6항에 있어서,
    상기 복수의 트렌치들을 형성하는 단계는,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각한 후, 파이프 게이트를 일부 깊이 식각하여 상기 복수의 트렌치들을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  8. 제6항에 있어서,
    상기 복수의 채널막들을 형성하는 단계는,
    상기 트렌치들을 채우도록 상기 채널막들을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  9. 제6항에 있어서,
    이웃한 상기 트렌치들 사이에 위치된 제2 슬릿을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  10. 제9항에 있어서,
    상기 제2 슬릿을 형성하는 단계 후에,
    상기 제2 슬릿에 의해 노출된 복수의 제1 물질막들을 리세스하는 단계;
    상기 제1 물질막들이 리세스된 영역에 도전막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제9항에 있어서,
    상기 제2 슬릿을 형성하는 단계 후에,
    상기 제2 슬릿에 의해 노출된 복수의 제2 물질막들을 리세스하는 단계;
    상기 제2 물질막들이 리세스된 영역에 층간절연막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제9항에 있어서,
    상기 제2 슬릿을 형성하는 단계 후에,
    상기 제2 슬릿에 의해 노출된 복수의 제1 물질막들을 실리사이드화하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 파이프 게이트 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 트렌치들을 형성하는 단계;
    상기 트렌치들의 중심 영역이 오픈되도록 상기 트렌치들의 내벽 및 저면을 따라 채널막들을 형성하는 단계;
    상기 채널막들이 형성된 상기 트렌치들 내에 제1 희생막들을 형성하는 단계;
    일 방향으로 배열된 상기 복수의 트렌치들을 가로지르는 제1 슬릿을 형성하는 단계; 및
    상기 제1 슬릿 내에 제2 희생막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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