KR101051013B1 - 구동 칩 및 이를 갖는 표시장치 - Google Patents

구동 칩 및 이를 갖는 표시장치 Download PDF

Info

Publication number
KR101051013B1
KR101051013B1 KR1020030091951A KR20030091951A KR101051013B1 KR 101051013 B1 KR101051013 B1 KR 101051013B1 KR 1020030091951 A KR1020030091951 A KR 1020030091951A KR 20030091951 A KR20030091951 A KR 20030091951A KR 101051013 B1 KR101051013 B1 KR 101051013B1
Authority
KR
South Korea
Prior art keywords
driving chip
output
long side
dummy
terminal
Prior art date
Application number
KR1020030091951A
Other languages
English (en)
Other versions
KR20050060349A (ko
Inventor
윤주영
송춘호
황성용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030091951A priority Critical patent/KR101051013B1/ko
Priority to JP2004359397A priority patent/JP4782410B2/ja
Priority to TW093138916A priority patent/TWI366015B/zh
Priority to US11/012,228 priority patent/US7327411B2/en
Priority to CNB2004101012252A priority patent/CN100437234C/zh
Publication of KR20050060349A publication Critical patent/KR20050060349A/ko
Priority to US11/954,772 priority patent/US7903067B2/en
Application granted granted Critical
Publication of KR101051013B1 publication Critical patent/KR101051013B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13452Conductors connecting driver circuitry and terminals of panels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

결합 신뢰성을 향상시킬 수 있는 구동 칩 및 이를 갖는 표시장치가 개시되어 있다. 구동 칩은 장변 및 장변에 수직한 단변을 갖는 베이스 몸체, 베이스 몸체의 장변을 따라 제1 단부에 형성되는 다수의 입력 단자, 제1 단부로부터 단변을 따라 소정 거리로 이격되는 제2 단부에 장변을 따라 배열되는 다수의 제1 출력 단자 및 입력 단자와 제1 출력 단자 사이에 형성되는 더미 단자를 포함한다. 더미 단자는 장변을 따라 1 열 이상으로 형성된다. 따라서, 구동 칩과 표시패널의 결합 시, 구동 칩의 휨을 줄이고, 구동 칩과 표시패널 간의 접촉 불량을 방지할 수 있다.

Description

구동 칩 및 이를 갖는 표시장치{DRIVING CHIP AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 구동 칩을 나타낸 사시도이다.
도 2는 도 1에 도시된 구동 칩의 일면을 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 4는 더미 단자가 없는 경우, 더미 단자가 1 열 및 2 열로 형성된 경우에 대한 구동 칩의 휨 정도를 나타낸 그래프이다.
도 5는 본 발명의 또 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 8은 도 7에 도시된 제2 및 제3 출력 단자의 위치에 따른 휨 정도를 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 표시장치를 나타낸 사시도이다.
도 10은 도 9에 도시된 제1 기판의 패드부를 확대한 부분 확대도이다.
도 11은 도 9의 A1-A2 선을 따라 절단한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600 : 구동 칩
110, 210, 310, 410, 510, 610 : 베이스 몸체
IT1 ~ ITn : 입력 단자 OTA1 ~ OTAm : 제1 출력 단자
OTB1 ~ OTBb : 제2 출력 단자 OTC1 ~ OTCc : 제3 출력 단자
DT1 ~ DTa : 더미 단자 800 : 표시패널
810 : 제1 기판 812 : 패드부
IP1 ~ IPn : 입력 패드 OPA1 ~OPAm : 제1 출력 패드
OPB1 ~ OPBb : 제2 출력 패드 OPC1 ~ OPCc : 제3 출력 패드
DP1 ~ DPa : 더미 패드 900 : 이방성 도전 필름
910 : 접착 수지 920 : 도전 입자
본 발명은 구동 칩 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 구동 칩과 표시패널 간의 결합 신뢰성을 향상시킬 수 있는 구동 칩 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 이동통신 단말기, 디지털 카메라, 노트북, 모니터 등 여러 가지 전자기기에는 영상을 표시하기 위한 영상표시장치가 포함된다. 상기 영상표시장치로는 다양한 종류가 사용될 수 있다. 그러나, 상기 전자기기의 특성상 평판 형상을 갖는 표시장치가 주로 사용되며, 평판표시장치 중에서도 특히 액정표시장치가 널리 사용되고 있다.
이러한 액정표시장치(Liquid Crystal Display)는 액정(Liquid Crystal)을 이용하여 영상을 표시하는 평판표시장치의 하나로써, 다른 표시장치에 비하여 얇고 가벼우며, 낮은 소비전력 및 낮은 구동전압을 갖는 장점이 있어, 산업 전반에 걸쳐 광범위하게 사용되고 있다.
종래의 액정표시장치는 영상을 표시하기 위한 액정표시패널 및 상기 액정표시패널을 구동하기 위한 구동 칩을 포함한다.
상기 구동 칩은 외부로부터 인가된 영상 데이터를 상기 액정표시패널을 구동하기에 적합한 구동 신호로 변환하여 적절한 타이밍에 맞추어 상기 액정표시패널에 인가한다. 이와 같은 역할을 수행하는 상기 구동 칩은 다양한 방법에 의하여 상기 액정표시패널에 연결될 수 있다.
최근에는 원가 절감 및 사이즈 감소를 위하여, 상기 구동 칩을 상기 액정표시패널 상에 직접적으로 실장하는 칩 온 글라스(Chip On Glass; 이하 COG) 실장 방식이 사용되고 있다. 이러한 COG 방식에 의하면, 상기 구동 칩과 상기 액정표시패널 사이에 이방성 도전 필름(Anisotropic Conductive Film; 이하 ACF)을 개재한 후 고온으로 압착함으로써, 상기 구동 칩과 상기 액정표시패널을 전기적으로 연결한다.
그러나, 이러한 COG 방식은 미세하게 형성된 단자들을 전기적으로 연결시키기에는 효과적이나, 결합 공정이 고온에서 이루어지기 때문에 구동 칩이 휘어지는 문제가 발생된다. 즉, 고온의 결합 공정 후, 상온으로 냉각되면서 상기 구동 칩과 상기 액정표시패널 간의 열팽창 계수의 차이에 의해 상기 구동 칩에는 휨(warpage)이 발생된다. 따라서, 상기 구동 칩과 액정표시패널 간의 안정적인 전기 접속이 어려워지며, 장기 신뢰성에서 접촉 불량이 발생되는 문제점이 있다.
따라서, 본 발명은 이와 같은 종래의 문제점을 감안한 것으로써, 본 발명의 목적은 구동 칩과 액정표시패널 간의 결합 신뢰성을 향상시킬 수 있는 구동 칩을 제공하는 것이다.
본 발명의 다른 목적은 상기한 구동 칩을 갖는 표시장치를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 구동 칩은 베이스 몸체, 입력 단자, 제1 출력 단자 및 더미 단자를 포함한다.
상기 베이스 기판은 장변 및 상기 장변에 수직한 단변을 포함하는 직육면체 형상을 갖는다.
상기 입력 단자는 상기 베이스 몸체의 일면에 형성되며, 상기 일면의 제1 단부에 상기 장변을 따라 배열된다.
상기 제1 출력 단자는 상기 제1 단부로부터 상기 단변을 따라 소정 거리로 이격되는 제2 단부에 형성되며, 상기 장변을 따라 배열된다.
상기 더미 단자는 상기 입력 단자와 상기 제1 출력 단자 사이에 형성된다.
또한, 본 발명의 목적을 달성하기 위한 구동 칩은 베이스 몸체, 입력 단자, 제1 출력 단자, 제2 출력 단자 및 제3 출력 단자를 포함한다.
상기 베이스 몸체는 장변 및 상기 장변에 수직한 단변을 갖는 직육면체 형상을 갖는다.
상기 입력 단자는 상기 베이스 몸체의 일면에 형성되며, 상기 일면의 제1 단부에 상기 장변을 따라 배열된다.
상기 제1 출력 단자는 상기 제1 단부로부터 상기 단변을 따라 소정 거리로 이격되는 제2 단부에 형성되며, 상기 장변을 따라 배열된다.
상기 제2 출력 단자는 상기 제1 단부에 수직한 제3 단부에 형성되며, 상기 입력 단자와 상기 제1 출력 단자 사이에 상기 단변을 따라 배열된다.
상기 제3 출력 단자는 상기 제3 단부로부터 상기 장변을 따라 소정 거리로 이격되는 제4 단부에 형성되며, 상기 입력 단자와 상기 제1 출력 단자 사이에 상기 단변을 따라 배열된다.
본 발명의 다른 목적을 달성하기 위한 표시장치는 구동 칩 및 표시패널을 포함한다.
상기 구동 칩은 베이스 몸체의 제1 단부에 형성되는 다수의 입력 단자, 상기 제1 단부로부터 상기 단변을 따라 소정 거리로 이격되는 제2 단부에 형성되는 다수의 제1 출력 단자 및 상기 입력 단자와 상기 제1 출력 단자 사이에 형성되는 더미 단자를 포함한다.
상기 표시패널은 상기 구동 칩과 연결되는 패드부 및 상기 패드부와 연결되는 다수의 도전 라인을 포함한다.
이러한 구동 칩 및 이를 갖는 표시장치에 따르면, 입력 단자와 제1 출력 단 자 사이에 더미 단자를 형성함으로써, 구동 칩의 휨으로 인한 접촉 불량을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 구동 칩을 나타낸 사시도이며, 도 2는 도 1에 도시된 구동 칩의 일면을 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 구동 칩(100)은 베이스 몸체(110), 다수의 입력 단자(IT1 ~ ITn), 다수의 제1 출력 단자(OTA1 ~ OTAm) 및 더미 단자(DT1 ~ DTa)를 포함한다. 여기서, n, m 및 a는 2 이상의 자연수이다.
베이스 몸체(110)는 절연 물질로 이루어지며, 제1 및 제2 장변(110a,110b)과 제1 및 제2 장변(110a, 110b)에 수직한 제1 및 제2 단변(110c, 110d)을 갖는 직육면체 형상을 갖는다. 베이스 몸체(110)의 내부에는 외부로부터 입력되는 영상 신호를 구동에 필요한 구동 신호로 가공하기 위한 반도체 소자(미도시)가 구비된다.
다수의 입력 단자(IT1 ~ ITn)는 베이스 몸체(110)의 일면(112)으로부터 소정의 높이로 돌출되도록 형성된다. 다수의 입력 단자(IT1 ~ ITn)는 제1 장변(110a)에 인접한 제1 단부에 제1 장변(110a)을 따라 일렬로 배열된다.
다수의 제1 출력 단자(OTA1 ~ OTAm)는 베이스 몸체(110)의 일면(112)으로부터 입력 단자(IT1 ~ ITn)의 높이와 동일한 높이로 돌출되도록 형성된다. 다수의 제1 출력 단자(OTA1 ~ OTAm)는 상기 제1 단부로부터 제1 단변(110c)을 따라 소정 거리로 이격되는 제2 단부 즉, 제2 장변(110b)에 인접한 제2 단부에 제2 장변(110b)을 따라 일렬로 배열된다. 다수의 제1 출력 단자(OTA1 ~ OTAm)는 입력 단자(IT1 ~ ITn)와 같은 형상 및 같은 크기로 형성될 수 있으나, 입력 단자(IT1 ~ ITn)보다 작은 크기로 형성될 수 있다.
더미 단자(DT1 ~ DTa)는 다수의 입력 단자(IT1 ~ ITn)와 다수의 제1 출력 단자(OTA1 ~ OTAm) 사이에 형성되며, 베이스 몸체(110)의 일면(112)으로부터 입력 단자(IT1 ~ ITn) 및 제1 출력 단자(OTA1 ~ OTAm)와 동일한 높이로 돌출된다. 더미 단자(DT1 ~ DTa)는 제1 및 제2 단변(110c, 110d)의 중앙을 기준으로 제1 및 제2 장변(110a, 110b)을 따라 일렬로 배열된다. 더미 단자(DT1 ~ DTa)는 전기 신호의 전송에는 관여하지 않으며, 단지 구동 칩(100)의 결합 시 구동 칩(100)을 지지해주는 역할을 수행한다. 더미 단자(DT1 ~ DTa)는 다양한 형상으로 형성될 수 있으나, 제1 출력 단자(OTA1 ~ OTAm)와 동일한 형상을 형성되는 것이 바람직하다.
또한, 본 발명의 일 실시예에 따른 구동 칩(100)은 다수의 제2 출력 단자(OTB1 ~ OTBb) 및 다수의 제3 출력 단자(OTC1 ~ OTCc)를 더 포함한다. 여기서, b와 c는 2 이상의 자연수이다.
다수의 제2 출력 단자(OTB1 ~ OTBb)는 베이스 몸체(110)의 일면(112)으로부터 제1 출력 단자(OTA1 ~ OTAm)의 높이와 동일한 높이로 돌출되도록 형성된다. 다수의 제2 출력 단자(OTB1 ~ OTBb)는 상기 제1 단부에 수직한 제3 단부 즉, 제1 단변(110c)과 인접한 제3 단부에 형성되며, 제1 단변(110c)을 따라 일렬로 배열된다.
다수의 제3 출력 단자(OTC1 ~ OTCc)는 베이스 몸체(110)의 일면(112)으로부터 제1 및 제2 출력 단자(OTA1 ~ OTAm, OTB1 ~ OTBb)의 높이와 동일한 높이로 돌출 되도록 형성된다. 다수의 제3 출력 단자(OTC1 ~ OTCc)는 상기 제3 단부로부터 제1 및 제2 장변(110a, 110b)을 따라 소정 거리로 이격되는 제4 단부 즉, 제2 단변(110d)과 인접한 제4 단부에 형성되며, 제2 단변(110d)을 따라 일렬로 배열된다.
따라서, 더미 단자(DT1 ~ DTa)는 제2 출력 단자(OTB1 ~ OTBb)와 제3 출력 단자(OTC1 ~ OTCc) 사이에 배치된다.
도 3은 본 발명의 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 구동 칩(200)은 베이스 몸체(210), 입력 단자(IT1 ~ ITn), 제1 출력 단자(OTA1 ~ OTAm), 제2 출력 단자(OTB1 ~ OTBb), 제3 출력 단자(OTC1 ~ OTCc) 및 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)를 포함한다. 본 실시예에서, 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)를 제외한 나머지 구성은 도 2에 도시된 구동 칩(100)과 동일한 구조를 가짐으로, 그 중복된 설명은 생략하기로 한다.
더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)는 입력 단자(IT1 ~ ITn)와 제1 출력 단자(OTA1 ~ OTAm)의 사이, 제2 출력 단자(OTB1 ~ OTBb)와 제3 출력 단자(OTC1 ~ OTCc)의 사이에 형성된다. 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)는 제1 및 제2 장변(110a, 110b)을 따라 2 열로 배열된다. 제1 열의 더미 단자(DT1-1 ~ DT1-a)는 제1 출력 단자(OTA1 ~ OTAm)와 인접하게 형성되며, 제2 열의 더미 단자(DT2-1 ~ DT2-d)는 입력 단자(IT1 ~ ITn)와 인접하게 형성된다. 제1 및 제2 열의 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)는 제1 단변(110c)을 3 등분한 지점을 기준으로 등간격으로 배치되는 것이 바람직하다. 본 실시예에서, 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)는 제1 및 제2 장변(110a, 110b)을 따라 2 열로 배열되나, 3 열 이상으로 배열될 수도 있다.
도 4는 더미 단자가 없는 경우, 더미 단자가 1 열 및 2 열로 형성된 경우에 대한 구동 칩의 휨 정도를 나타낸 그래프이다. 본 그래프에 사용된 구동 칩은 일 예로, 제1 및 제2 장변(110a, 110b)의 길이는 17㎜이며, 제1 및 제2 단변(110c, 110d)의 길이는 3㎜이다.
도 4를 참조하면, 본 그래프에서 C1은 더미 단자가 없는 경우, C2는 더미 단자가 1 열로 배열된 경우, C3은 더미 단자가 2 열로 배열된 경우에 대한 표시패널과의 결합 시 구동 칩의 휨 정도를 측정한 데이터이다. 본 그래프에서 x축은 장변의 중앙으로부터 단변 방향으로의 거리이다.
그래프에 나타난 바와 같이, 더미 단자가 없는 경우(C1)에는 장변의 중앙부에서는 휨이 거의 발생하지 않으나, 단변 측에 근접할수록 휨이 많이 발생된다. 특히, 단변과 가장 인접한 7 ~ 8.5㎜ 지점에서는 휨 정도가 급격하게 증가된다. 이는, 별도의 지지체가 없는 구동 칩의 중앙부에서 많은 변형이 발생되면서 구동 칩에 가해지는 힘이 균일하게 분포되지 못하기 때문이다. 이러한, 구동 칩의 휨에 의해, 단변 근처에서는 안정적인 전기 접촉이 어려워지며, 장기 신뢰성 측면에서 표시패널과 구동 칩 간의 접촉 불량이 발생되는 원인이 된다.
반면, 더미 단자가 1 열 또는 2 열로 형성된 경우(C2, C3)에는 장변의 중앙부에서는 휨이 거의 발생하지 않으며, 단변 측에 근접한 영역에서만 약간의 휨이 발생된다. 그러나, 이 정도의 휨은 더미 단자가 없는 경우(C1)에 비하여 상당히 적은 양의 변형이며, 표시패널과 구동 칩 간의 접촉에는 별로 영향을 미치지 못하는 수준이 된다. 따라서, 구동 칩의 중앙부에 더미 단자를 형성함으로써, 표시패널과의 접촉 불량을 방지할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 구동 칩(300)은 베이스 몸체(310), 입력 단자(IT1 ~ ITn), 제1 출력 단자(OTA1 ~ OTAm), 제2 출력 단자(OTB1 ~ OTBb), 제3 출력 단자(OTC1 ~ OTCc) 및 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)를 포함한다. 본 실시예에서, 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)를 제외한 나머지 구성은 도 2에 도시된 구동 칩(100)과 동일한 구조를 가짐으로, 그 중복된 설명은 생략하기로 한다.
더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)는 입력 단자(IT1 ~ ITn)와 제1 출력 단자(OTA1 ~ OTAm)의 사이, 제2 출력 단자(OTB1 ~ OTBb)와 제3 출력 단자(OTC1 ~ OTCc)의 사이에 형성된다. 더미 단자(DT1-1 ~ DT1-a, DT2-1 ~ DT2-d)는 제1 열(DT1-1 ~ DT1-a) 및 제2 열(DT2-1 ~ DT2-d)의 더미 단자로 이루어지며, 제1 열(DT1-1 ~ DT1-a) 및 제2 열(DT2-1 ~ DT2-d)의 더미 단자는 베이스 몸체(310)의 일면(312)의 중앙부에서 서로 교차하도록 'X'자 형상으로 배열된다. 구체적으로, 제1 열의 더미 단자(DT1-1 ~ DT1-a)는 제2 장변(310b)과 제1 단변(310c)이 만나는 모서리부로부터 제1 장변(310a)과 제2 단변(310d)이 만나는 모서리부까지 대각선 방향으로 배열된다. 제2 열의 더미 단자(DT2-1 ~ DT2-d)는 제1 장변(310a)과 제1 단변(310c)이 만나는 모서리부로부터 제2 장변(310b)과 제2 단변(310d)이 만나는 모서리부까지 대각선 방향으로 배열된다. 따라서, 제1 열의 더미 단자(DT1-1 ~ DT1-a)와 제2 열의 더미 단자(DT2-1 ~ DT2-d)는 일면(312)의 중앙부에서 서로 교차된다.
도 6은 본 발명의 또 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 구동 칩(400)은 베이스 몸체(410), 입력 단자(IT1 ~ ITn), 제1 출력 단자(OTA1 ~ OTAm), 제2 출력 단자(OTB1 ~ OTBb), 제3 출력 단자(OTC1 ~ OTCc) 및 더미 단자(DT1 ~ DTa)를 포함한다. 본 실시예에서, 입력 단자(IT1 ~ ITn) 및 더미 단자(DT1 ~ DTa)는 도 2에 도시된 구동 칩(100)과 동일한 구조를 가짐으로, 그 중복된 설명은 생략하기로 한다.
제1 출력 단자(OTA1 ~ OTAm)는 제2 장변(410b)을 따라 2 열로 배열되며, 각 열은 제2 장변(410b)과 평행하게 배열된다. 제2 장변(410b)과 인접한 제1 열의 제1 출력 단자(OTA1, OTA3, ~ OTAm-2, OTAm)는 서로 일정 간격으로 이격되도록 배열된다. 제2 열의 제1 출력 단자(OTA2, OTA4, ~ OTAm-3, OTAm-1)는 서로 일정 간격으로 이격되도록 배열되며, 제1 열의 제1 출력 단자(OTA1, OTA3, ~ OTAm-2, OTAm)의 사이에 배치된다. 제2 열의 제1 출력 단자(OTA2, OTA4, ~ OTAm-3, OTAm-1)는 제1 열의 제1 출력 단자(OTA1, OTA3, ~ OTAm-2, OTAm)와 대응되는 위치에 배치될 수 있다.
제2 출력 단자(OTB1 ~ OTBb)는 제1 단변(410c)을 따라 2 열로 배열되며, 각 열은 제1 단변(410c)과 평행하게 배열된다.
제3 출력 단자(OTC1 ~ OTCc)는 제2 단변(410d)을 따라 2 열로 배열되며, 각 열은 제2 단변(410d)과 평행하게 배열된다.
제1, 제2 및 제3 출력 단자(OTA1 ~ OTAm, OTB1 ~ OTBb, OTC1 ~ OTCc)는 3 열 이상으로 배열될 수도 있다.
한편, 본 실시예에서, 더미 단자(DT1 ~ DTa)는 일렬로 배열되어 있으나, 2 열 이상으로 배열될 수도 있다.
이상, 더미 단자를 이용하여 구동 칩의 휨을 방지하기 위한 다양한 실시예들에 대하여 설명하였다. 이후, 더미 단자 없이 구동 칩의 휨을 줄일 수 있는 실시예들에 대하여 설명한다.
도 7은 본 발명의 또 다른 실시예에 따른 구동 칩을 나타낸 평면도이다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 구동 칩(500)은 베이스 몸체(510), 입력 단자(IT1 ~ ITn), 제1 출력 단자(OTA1 ~ OTAm), 제2 출력 단자(OTB1 ~ OTBb) 및 제3 출력 단자(OTC1 ~ OTCc)를 포함한다. 본 실시예에서, 입력 단자(IT1 ~ ITn) 및 제1 출력 단자(OTA1 ~ OTAm)는 도 2에 도시된 구동 칩(100)과 동일한 구조를 가짐으로, 그 중복된 설명은 생략하기로 한다.
제2 출력 단자(OTB1 ~ OTBb)는 제1 단변(510c)에 인접한 제3 단부에 제1 단변(510c)과 평행하게 일렬로 배열된다. 제2 출력 단자(OTB1 ~ OTBb)는 제1 단변(510c)을 기준으로 구동 칩(500)의 중앙 방향으로 소정 거리만큼 이동되며, 입력 단자(IT1 ~ ITn)와 제1 출력 단자(OTA1 ~ OTAm)의 사이에 배치된다.
제3 출력 단자(OTC1 ~ OTCc)는 제2 단변(510d)에 인접한 제4 단부에 제2 단 변(510d)과 평행하게 일렬로 배열된다. 제3 출력 단자(OTC1 ~ OTCc)는 제2 단변(510d)을 기준으로 구동 칩(500)의 중앙 방향으로 소정 거리만큼 이동되며, 입력 단자(IT1 ~ ITn)와 제1 출력 단자(OTA1 ~ OTAm)의 사이에 배치된다.
제2 및 제3 출력 단자(OTB1 ~ OTBb, OTC1 ~ OTCc)는 인접한 제1 및 제2 단변(510c, 510d)으로부터 각각 약 200㎛ 이상 이격되는 것이 바람직하다.
도 8은 도 7에 도시된 제2 및 제3 출력 단자의 위치에 따른 휨 정도를 나타낸 그래프이다. 본 그래프에 사용된 구동 칩(600)은 일 예로, 제1 및 제2 장변(610a, 610b)의 길이는 17㎜이며, 제1 및 제2 단변(610c, 610d)의 길이는 3㎜이다.
도 8을 참조하면, 본 그래프에서 C4는 제2 출력 단자(OTB1 ~ OTBb)가 제1 단변(610c)과 70㎛ 이격된 경우, C5는 제2 출력 단자(OTB1 ~ OTBb)가 제1 단변(610c)과 500㎛ 이격된 경우, C6은 제2 출력 단자(OTB1 ~ OTBb)가 제1 단변(610c)과 1㎜ 이격된 경우에 대한 표시패널과의 결합 시 구동 칩의 휨 정도를 측정한 데이터이다. 본 그래프에서 x축은 구동 칩(600)의 중앙으로부터 제1 단변(610c) 방향으로의 거리이다.
그래프에 나타난 바와 같이, 제2 출력 단자(OTB1 ~ OTBb)가 제1 단변(610c)과 70㎛ 이격된 경우(C4)에는 구동 칩(600)의 중앙으로부터 제1 단변(610c) 방향으로 갈수록 변형 정도가 거의 일정하다가, 제1 단변(610c)에 근접하여서는 변형 정도가 크게 나타난다. 특히, 제1 단변(610c)과 가장 인접한 7 ~ 8.5㎜ 지점에서는 구동 칩(600)의 휨 정도가 급격히 증가되는 것을 볼 수 있다.
반면, 제2 출력 단자(OTB1 ~ OTBb)가 제1 단변(610c)과 500㎛ 이격된 경우(C5)에는 제1 단변(610c)과 인접한 7 ~ 8.5㎜ 지점에서만 약간의 휨이 발생된다. 이 정도의 휨은 구동 칩(600)과 표시패널(미도시) 간의 접촉에는 별로 영향을 미치지 못하는 수준이다.
또한, 제2 출력 단자(OTB1 ~ OTBb)가 제1 단변(610c)과 1㎜ 이격된 경우(C6)에는 6 ~ 7.5㎜ 지점에서 위쪽으로 약간의 휨이 발생되며, 7.5 ~ 8.5㎜ 지점에서는 아래쪽으로 휨이 발생되는 것을 알 수 있다. 이처럼, 아래쪽으로 발생되는 휨은 구동 칩(600)을 표시패널(미도시)에 더욱 밀착시키게 되므로, 접촉 불량을 야기하지는 않는다.
따라서, 제2 및 제3 출력 단자(OTB1 ~ OTBb, OTC1 ~ OTCc)를 구동 칩(600)의 중앙으로 소정 거리만큼 이동시킴으로써, 구동 칩(600)과 표시패널(미도시) 간의 접촉 불량을 방지할 수 있다.
이상, 본 발명에 따른 구동 칩의 다양한 실시예들에 대하여 설명하였다. 이하, 상기한 구동 칩을 갖는 표시장치에 대하여 설명한다.
도 9는 본 발명의 일 실시예에 따른 표시장치를 나타낸 사시도이며, 도 10은 도 9에 도시된 제1 기판의 패드부를 확대한 부분 확대도이다.
도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시장치(700)는 구동 칩(100) 및 표시패널(800)을 포함한다. 본 실시예에서, 구동 칩(100)은 도 1 및 도 2에 도시된 구동 칩(100)과 동일하므로, 그 중복된 설명은 생략하기로 한다.
표시패널(800)은 제1 기판(810), 제1 기판(810)과 대향하여 결합되는 제2 기 판(820) 및 제1 기판(810)과 제2 기판(820) 사이에 개재되는 액정(미도시)을 포함하는 액정표시패널이다.
제1 기판(810)은 구동 칩(100)과 연결되는 패드부(812) 및 패드부(812)와 연결되는 다수의 도전 라인(814a, 814b, 814c, 814d)을 포함한다.
패드부(812)는 입력 패드(IP1 ~ IPn), 제1 출력 패드(OPA1 ~ OPAm ), 제2 출력 패드(OPB1 ~ OPBb), 제3 출력 패드(OPC1 ~ OPCc) 및 더미 패드(DP1 ~ DPa)를 포함한다.
입력 패드(IP1 ~ IPn)는 제1 기판(810) 상에 일렬로 형성되며, 다수의 도전 라인(814a, 814b, 814c, 814d) 중 입력 라인(814a)과 연결된다. 입력 패드(IP1 ~ IPn)는 외부로부터 입력 라인(814a)을 통해 인가된 입력 신호를 구동 칩(100)의 입력 단자(IT1 ~ ITn)에 인가하기 위하여 입력 단자(IT1 ~ ITn)와 일대일 대응되도록 형성된다.
제1 출력 패드(OPA1 ~ OPAm)는 제1 기판(610) 상에 입력 패드(IP1 ~ IP n)와 소정 거리 이격되어 일렬로 형성되며, 다수의 도전 라인(814a, 814b, 814c, 814d) 중 제1 출력 라인(814b)과 연결된다. 제1 출력 패드(OPA1 ~ OPAm)는 구동 칩(100)으로부터 출력되는 출력 신호를 제1 출력 라인(814b)을 통해 표시패널(800) 내부로 인가하기 위하여 구동 칩(100)의 제1 출력 단자(OTA1 ~ OTAm)와 일대일 대응되도록 형성된다.
제2 출력 패드(OPB1 ~ OPBb)는 제1 기판(610) 상에 제1 출력 패드(OPA1 ~ OPAm)와 수직한 방향으로 배열되며, 다수의 도전 라인(814a, 814b, 814c, 814d) 중 제2 출력 라인(812c)과 연결된다. 제2 출력 패드(OPB1 ~ OPBb)는 제2 출력 단자(OTB1 ~ OTBb)와의 연결을 위하여 일대일 대응되도록 형성된다.
제3 출력 패드(OPC1 ~ OPCc)는 제2 출력 패드(OPB1 ~ OPBb)와 소정 거리 이격되어 제1 출력 패드(OPA1 ~ OPAm)와 수직한 방향으로 배열되며, 다수의 도전 라인(814a, 814b, 814c, 814d) 중 제3 출력 라인(812d)과 연결된다. 제3 출력 패드(OPC1 ~ OPCc)는 제3 출력 단자(OTC1 ~ OTCc)와의 연결을 위하여 일대일 대응되도록 형성된다.
더미 패드(DP1 ~ DPa)는 입력 패드(IP1 ~ IPn)와 제1 출력 패드(OPA1 ~ OPAm) 사이에 일렬로 형성된다. 더미 패드(DP1 ~ DPa)는 더미 단자(DT1 ~ DTa)와의 연결을 위하여 더미 단자(DT1 ~ DTa)와 일대일 대응되도록 형성된다. 더미 패드(DP1 ~ DPa)에는 어떠한 도전 라인도 연결되지 않는다.
입력 라인(814a)은 외부로부터 인가되는 입력 신호를 인가받기 위하여 연성인쇄회로기판(미도시)과 연결된다.
제1, 제2 및 제3 출력 라인(814b, 814c, 814d)은 제1 기판(810) 상에서 제1 방향으로 연장되는 게이트 라인(미도시) 및 상기 제1 방향과 직교하는 제2 방향으로 연장되어 상기 게이트 라인과 절연되어 교차되는 데이터 라인(미도시)과 각각 연결된다.
한편, 제1 기판(810)의 패드부(812)에는 구동 칩(100)이 연결된다.
도 11은 도 9의 A1-A2 선을 따라 절단한 단면도이다.
도 11을 참조하면, 구동 칩(100)은 COG 공정에 의하여 제1 기판(810)의 패드부(812)에 실장된다. 즉, 구동 칩(100)은 제1 기판(810)과의 사이에 이방성 도전 필름(900)을 개재한 후, 외부로부터 가해진 적절한 온도 및 압력에 의하여 제1 기판(810)에 결합된다.
이방성 도전 필름(900)은 접착 수지(910) 및 접착 수지(910) 내에 불규칙적으로 분포되는 다수의 도전 입자(920)로 이루어진다.
도전 입자(920)는 작은 구 형상을 갖는다. 입력 단자(IT)와 입력 패드(IP)의 사이, 제1 출력 단자(OTA)와 제1 출력 패드(OPA)의 사이 및 더미 단자(DT)와 더미 패드(DP)의 사이에 위치하는 도전 입자(920)는 외부로부터 가해진 압력에 의해 변형되면서, 입력 단자(IT)와 입력 패드(IP), 제1 출력 단자(OTA)와 제1 출력 패드(OPA) 및 더미 단자(DT)와 더미 패드(DP)를 각각 전기적으로 연결한다.
접착 수지(910)는 열 경화성 수지로 이루어지며, 외부로부터 가해진 열에 의해 경화되어 구동 칩(100)을 제1 기판(810)에 고정시킨다.
도시되지는 않았으나, 제2 출력 단자(OTB)와 제2 출력 패드(OPB) 및 제3 출력 단자(OTC)와 제3 출력 패드(OPC) 또한, 서로의 사이에 개재된 도전 입자(920)에 의하여 각각 전기적으로 연결된다.
본 실시예에서, 표시패널(800)은 액정표시패널을 일 예로하여 설명하였으나, 표시패널(800)은 이 외에도, 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 유기 EL(Electroluminescence) 등의 다양한 표시패널을 포함할 수 있다.
이와 같은 구동 칩 및 이를 갖는 표시장치에 따르면, 구동 칩의 장변을 따라 배열되는 입력 단자 및 제1 출력 단자 사이에 전기 신호가 인가되지 않는 더미 단자를 형성함으로써, 구동 칩의 휨을 줄이고, 구동 칩과 표시패널 간의 접촉 불량을 방지할 수 있다.
또한, 구동 칩의 단변을 따라 배열되는 제2 및 제3 출력 단자를 구동 칩의 중앙 방향으로 일정 거리만큼 이동시킴으로써, 구동 칩과 표시패널 간의 결합 신뢰성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 장변 및 상기 장변에 수직한 단변을 갖는 베이스 몸체;
    상기 베이스 몸체의 일면에 형성되며, 상기 일면의 제1 단부에 상기 장변을 따라 배열되는 다수의 입력 단자;
    상기 제1 단부로부터 상기 단변을 따라 이격된 제2 단부에 형성되며, 상기 장변을 따라 배열되는 다수의 제1 출력 단자; 및
    상기 입력 단자와 상기 제1 출력 단자 사이에 형성되며, 상기 일면의 중앙에서 교차하는 x자 형상으로 배열되는 더미 단자를 포함하는 구동 칩.
  2. 삭제
  3. 제1항에 있어서, 상기 더미 단자는 제1 열의 더미 단자 및 제2 열의 더미 단자를 포함하고,
    상기 제1 열의 더미 단자와 상기 제2 열의 더미 단자 각각은 상기 일면의 중앙부에서 서로 교차하도록 서로 다른 대각선 방향으로 배열되는 것을 특징으로 하는 구동 칩.
  4. 제3항에 있어서, 상기 더미 단자는 상기 장변을 따라 등간격으로 배열되는 것을 특징으로 하는 구동 칩.
  5. 제1항에 있어서, 상기 더미 단자는 상기 장변을 따라 3 열 이상으로 배열되 는 것을 특징으로 하는 구동 칩.
  6. 삭제
  7. 제1항에 있어서,
    상기 일면의 제1 단부에 수직한 제3 단부에 형성되며, 상기 단변을 따라 배열되는 다수의 제2 출력 단자; 및
    상기 제3 단부로부터 상기 장변을 따라 이격된 제4 단부에 형성되며, 상기 단변을 따라 배열되는 다수의 제3 출력 단자를 더 포함하는 것을 특징으로 하는 구동 칩.
  8. 제7항에 있어서, 상기 더미 단자는 상기 제2 출력 단자와 상기 제3 출력 단자 사이에 형성되는 것을 특징으로 하는 구동 칩.
  9. 제7항에 있어서, 상기 제1, 제2 및 제3 출력 단자는 각각 2 열 이상으로 배열되는 것을 특징으로 하는 구동 칩.
  10. 제1항에 있어서, 상기 단변은 2㎜ 이상인 것을 특징으로 하는 구동 칩.
  11. 장변 및 상기 장변에 수직한 단변을 갖는 베이스 몸체;
    상기 베이스 몸체의 일면에 형성되며, 상기 일면의 제1 단부에 상기 장변을 따라 배열되는 다수의 입력 단자;
    상기 제1 단부로부터 상기 단변을 따라 이격된 제2 단부에 형성되며, 상기 장변을 따라 배열되는 다수의 제1 출력 단자;
    상기 제1 단부에 수직한 제3 단부에 형성되며, 상기 입력 단자와 상기 제1 출력 단자 사이에 상기 단변을 따라 배열되는 다수의 제2 출력 단자; 및
    상기 제3 단부로부터 상기 장변을 따라 이격된 제4 단부에 형성되며, 상기 입력 단자와 상기 제1 출력 단자 사이에 상기 단변을 따라 배열되는 다수의 제3 출력 단자를 포함하며,
    상기 제2 및 제3 출력 단자는 인접한 단변으로부터 각각 200㎛ 이상 이격되어 형성된 것을 특징으로 하는 구동 칩.
  12. 삭제
  13. 장변 및 상기 장변에 수직한 단변을 갖는 베이스 몸체, 상기 베이스 몸체의 일면의 제1 단부에 형성되는 다수의 입력 단자, 상기 제1 단부로부터 상기 단변을 따라 이격된 제2 단부에 형성되는 다수의 제1 출력 단자 및 상기 입력 단자와 상기 제1 출력 단자 사이에 형성되며, 상기 일면의 중앙에서 교차하는 x자 형상으로 배열되는 더미 단자를 포함하는 구동 칩; 및
    상기 구동 칩과 연결되는 패드부 및 상기 패드부와 연결되는 다수의 도전 라인을 갖는 표시패널을 포함하는 표시장치.
  14. 삭제
  15. 제13항에 있어서, 상기 더미 단자는 상기 장변을 따라 2 열 이상으로 배열되는 것을 특징으로 하는 표시장치.
  16. 제13항에 있어서, 상기 구동 칩은
    상기 제1 단부에 수직한 제3 단부에 형성되는 다수의 제2 출력 단자; 및
    상기 제3 단부로부터 상기 장변을 따라 이격된 제4 단부에 형성되는 다수의 제3 출력 단자를 더 포함하는 것을 특징으로 하는 표시장치.
  17. 제13항에 있어서, 상기 패드부는
    외부로부터 인가되는 입력 신호를 상기 구동 칩에 입력하기 위하여 상기 입력 단자와 연결되는 입력 패드;
    상기 구동 칩으로부터 출력되는 출력 신호를 상기 표시패널에 출력하기 위하여 상기 제1 출력 단자와 연결되는 제1 출력 패드를 포함하는 것을 특징으로 하는 표시장치.
  18. 제17항에 있어서, 상기 패드부는 상기 더미 단자와 연결되는 더미 패드를 더 포함하는 것을 특징으로 하는 표시장치.
  19. 제13항에 있어서, 상기 구동 칩은 이방성 도전 필름을 매개로 상기 표시패널에 전기적으로 연결되는 것을 특징으로 하는 표시장치.
  20. 제13항에 있어서, 상기 표시패널은 액정의 배열을 변경하여 영상을 표시하는 액정표시패널인 것을 특징으로 하는 표시장치.
KR1020030091951A 2003-12-16 2003-12-16 구동 칩 및 이를 갖는 표시장치 KR101051013B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020030091951A KR101051013B1 (ko) 2003-12-16 2003-12-16 구동 칩 및 이를 갖는 표시장치
JP2004359397A JP4782410B2 (ja) 2003-12-16 2004-12-13 駆動チップ及びこれを有する表示装置
TW093138916A TWI366015B (en) 2003-12-16 2004-12-15 Driver chip and display apparatus having the same
US11/012,228 US7327411B2 (en) 2003-12-16 2004-12-16 Driver chip and display apparatus having the same
CNB2004101012252A CN100437234C (zh) 2003-12-16 2004-12-16 驱动芯片及具有该驱动芯片的显示装置
US11/954,772 US7903067B2 (en) 2003-12-16 2007-12-12 Driver chip and display apparatus having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030091951A KR101051013B1 (ko) 2003-12-16 2003-12-16 구동 칩 및 이를 갖는 표시장치

Publications (2)

Publication Number Publication Date
KR20050060349A KR20050060349A (ko) 2005-06-22
KR101051013B1 true KR101051013B1 (ko) 2011-07-21

Family

ID=34793179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030091951A KR101051013B1 (ko) 2003-12-16 2003-12-16 구동 칩 및 이를 갖는 표시장치

Country Status (5)

Country Link
US (2) US7327411B2 (ko)
JP (1) JP4782410B2 (ko)
KR (1) KR101051013B1 (ko)
CN (1) CN100437234C (ko)
TW (1) TWI366015B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9674961B2 (en) 2013-09-30 2017-06-06 Samsung Display Co., Ltd. Flexible display device

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051013B1 (ko) * 2003-12-16 2011-07-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치
TW200634375A (en) * 2005-03-28 2006-10-01 Elan Microelectronics Corp Power line structure for liquid crystal display panel
EP1770610A3 (en) * 2005-09-29 2010-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4943691B2 (ja) 2005-10-31 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5292665B2 (ja) * 2005-10-31 2013-09-18 株式会社ジャパンディスプレイ 表示装置
JP2008164787A (ja) 2006-12-27 2008-07-17 Epson Imaging Devices Corp 液晶表示装置
KR101387922B1 (ko) * 2007-07-24 2014-04-22 삼성디스플레이 주식회사 구동 칩, 이를 갖는 구동 칩 패키지 및 표시 장치
JP2009192796A (ja) * 2008-02-14 2009-08-27 Seiko Instruments Inc 液晶表示装置
JP5246782B2 (ja) 2008-03-06 2013-07-24 株式会社ジャパンディスプレイウェスト 液晶装置および電子機器
WO2010024015A1 (ja) * 2008-09-01 2010-03-04 シャープ株式会社 半導体素子およびそれを備えた表示装置
WO2010146884A1 (ja) * 2009-06-16 2010-12-23 シャープ株式会社 半導体チップおよびその実装構造
KR20110014033A (ko) * 2009-08-04 2011-02-10 삼성에스디아이 주식회사 플라즈마 디스플레이 장치
JP5250525B2 (ja) * 2009-10-16 2013-07-31 株式会社ジャパンディスプレイセントラル 表示装置
JP5452290B2 (ja) * 2010-03-05 2014-03-26 ラピスセミコンダクタ株式会社 表示パネル
JP2012227480A (ja) * 2011-04-22 2012-11-15 Japan Display East Co Ltd 表示装置及び半導体集積回路装置
JP2014026042A (ja) * 2012-07-25 2014-02-06 Japan Display Inc 表示装置
KR20140025253A (ko) * 2012-08-22 2014-03-04 삼성디스플레이 주식회사 구동칩 및 그 제조방법
CN104704621B (zh) * 2012-10-11 2017-08-25 夏普株式会社 驱动芯片和显示装置
KR101983374B1 (ko) * 2012-11-06 2019-08-29 삼성디스플레이 주식회사 표시 패널, 칩 온 필름, 및 이들을 포함하는 표시 장치
KR102379591B1 (ko) * 2014-04-10 2022-03-30 삼성디스플레이 주식회사 전자부품, 이를 포함하는 전자기기 및 전자기기의 본딩 방법
US11457531B2 (en) 2013-04-29 2022-09-27 Samsung Display Co., Ltd. Electronic component, electric device including the same, and bonding method thereof
CN103488338A (zh) * 2013-08-30 2014-01-01 江西合力泰科技股份有限公司 一种改善触摸屏邦定效果的方法
JP6457214B2 (ja) * 2014-08-08 2019-01-23 デクセリアルズ株式会社 電子部品、接続体、接続体の製造方法及び電子部品の接続方法
JP6434210B2 (ja) * 2013-12-20 2018-12-05 デクセリアルズ株式会社 電子部品、接続体、接続体の製造方法及び電子部品の接続方法
KR102373907B1 (ko) * 2013-12-20 2022-03-15 데쿠세리아루즈 가부시키가이샤 전자 부품, 접속체, 접속체의 제조 방법 및 전자 부품의 접속 방법
KR102081129B1 (ko) * 2013-12-20 2020-02-25 엘지디스플레이 주식회사 액정표시장치
JP6645730B2 (ja) 2014-01-28 2020-02-14 デクセリアルズ株式会社 接続体及び接続体の製造方法
JP6324746B2 (ja) 2014-02-03 2018-05-16 デクセリアルズ株式会社 接続体、接続体の製造方法、電子機器
JP2015179831A (ja) 2014-02-27 2015-10-08 デクセリアルズ株式会社 接続体、接続体の製造方法及び検査方法
JP6435627B2 (ja) 2014-03-20 2018-12-12 デクセリアルズ株式会社 異方性導電フィルム及びその製造方法
JP2016029698A (ja) 2014-07-22 2016-03-03 デクセリアルズ株式会社 接続体、及び接続体の製造方法
KR102325643B1 (ko) * 2015-01-07 2021-11-12 삼성디스플레이 주식회사 표시 장치
JP6659247B2 (ja) 2015-06-16 2020-03-04 デクセリアルズ株式会社 接続体、接続体の製造方法、検査方法
JP2017116798A (ja) * 2015-12-25 2017-06-29 株式会社ジャパンディスプレイ 表示装置、表示装置の製造方法、及びドライバic
CN107479276B (zh) * 2017-08-28 2020-08-04 厦门天马微电子有限公司 触控显示面板及包含其的触控显示装置
CN108279517A (zh) * 2018-03-28 2018-07-13 京东方科技集团股份有限公司 一种集成电路芯片绑定结构及其制备方法、显示装置
KR102586043B1 (ko) * 2018-04-10 2023-10-10 삼성디스플레이 주식회사 유기 발광 표시장치 및 그 제조방법
CN110596925B (zh) * 2018-06-12 2022-02-22 夏普株式会社 电路基板
DE102019121371B4 (de) * 2018-08-08 2022-10-06 Lg Display Co., Ltd. Integrierte-Schaltung-Baugruppe und diese verwendende Anzeigevorrichtung
KR102588228B1 (ko) * 2018-08-08 2023-10-13 엘지디스플레이 주식회사 집적회로 패키지와 이를 이용한 표시장치
KR102530321B1 (ko) * 2018-12-21 2023-05-09 삼성전자주식회사 반도체 패키지 및 이를 포함하는 전자 기기
CN111489634A (zh) * 2019-01-25 2020-08-04 格科微电子(上海)有限公司 便携式电子装置的显示面板及其设计方法
CN210167052U (zh) * 2019-08-02 2020-03-20 云谷(固安)科技有限公司 柔性显示屏及显示装置
CN111009501A (zh) * 2019-08-27 2020-04-14 武汉华星光电半导体显示技术有限公司 芯片绑定结构
CN110989233B (zh) * 2019-12-20 2022-09-30 厦门天马微电子有限公司 显示面板及显示装置
CN111708238B (zh) * 2020-06-30 2023-06-13 上海中航光电子有限公司 一种阵列基板及显示面板
TWM605386U (zh) * 2020-08-31 2020-12-11 奕力科技股份有限公司 晶片及顯示面板
CN112071200A (zh) * 2020-09-10 2020-12-11 武汉华星光电半导体显示技术有限公司 显示面板、绑定基板及显示面板与绑定基板的绑定方法
CN114255658B (zh) 2021-12-16 2023-03-17 武汉华星光电技术有限公司 显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10319419A (ja) 1997-05-19 1998-12-04 Matsushita Electric Ind Co Ltd 液晶表示装置
KR20010018964A (ko) * 1999-08-24 2001-03-15 윤종용 리드가 없는 반도체 패키지
JP2003263117A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 表示装置
KR20030085366A (ko) * 2002-04-30 2003-11-05 삼성전자주식회사 구동 집적 회로 패키지 및 이를 이용한 칩 온 글래스액정표시장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235089A (ja) * 1992-02-26 1993-09-10 Fujitsu Ltd フェイスダウン実装用半導体チップ
JP3334816B2 (ja) * 1993-09-10 2002-10-15 ソニー株式会社 半導体装置及び半導体装置の実装方法
JP2732553B2 (ja) * 1993-11-26 1998-03-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶ディスプレイ、接続方法、熱応力伝搬防止方法
US5822030A (en) * 1994-09-16 1998-10-13 Seiko Epson Corporation Liquid crystal display device, its mounting structure and electronic device
JP3556315B2 (ja) * 1995-03-20 2004-08-18 株式会社東芝 表示装置及び半導体素子
KR100299390B1 (ko) * 1995-06-16 2001-10-27 가나이 쓰도무 좁은액자에적합한액정표시장치
KR100240818B1 (ko) * 1996-08-01 2000-01-15 나시모토 류조 테이프캐리어패키지를 구비한 액정표시장치
JPH10154727A (ja) * 1996-11-25 1998-06-09 Toshiba Electron Eng Corp 細長型ドライバic及びこれを用いた平面表示装置
DE69842138D1 (de) * 1997-10-20 2011-04-07 Citizen Holdings Co Ltd Flüssigkristallanzeigesubstrat mit direkt montierter integrierter treiberschaltung
JP4034915B2 (ja) * 1999-09-22 2008-01-16 株式会社ルネサステクノロジ 半導体チップおよび液晶表示装置
US6587177B2 (en) * 2000-02-02 2003-07-01 Casio Computer Co., Ltd. Connection structure of display device with a plurality of IC chips mounted thereon and wiring board
DE60024690T2 (de) * 2000-09-08 2006-06-22 Citizen Watch Co., Ltd., Nishitokyo Flüssigkristallanzeige
JP2002217237A (ja) 2001-01-17 2002-08-02 Toshiba Corp 平面表示装置
JP2002215059A (ja) * 2001-01-18 2002-07-31 Seiko Epson Corp 電気光学装置
KR100737896B1 (ko) * 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
JP3744450B2 (ja) * 2001-05-09 2006-02-08 セイコーエプソン株式会社 電気光学装置、駆動用ic及び電子機器
TW506103B (en) * 2001-08-06 2002-10-11 Au Optronics Corp Bump layout on a chip
JP3708467B2 (ja) * 2001-09-26 2005-10-19 株式会社日立製作所 表示装置
KR101022278B1 (ko) * 2003-12-15 2011-03-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치
KR101051013B1 (ko) * 2003-12-16 2011-07-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치
JP4228948B2 (ja) * 2004-03-16 2009-02-25 日本電気株式会社 表示装置
TWI271691B (en) * 2004-07-07 2007-01-21 Chi Mei Optoelectronics Corp Liquid crystal panel structure
US7446398B2 (en) * 2006-08-01 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bump pattern design for flip chip semiconductor package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10319419A (ja) 1997-05-19 1998-12-04 Matsushita Electric Ind Co Ltd 液晶表示装置
KR20010018964A (ko) * 1999-08-24 2001-03-15 윤종용 리드가 없는 반도체 패키지
JP2003263117A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 表示装置
KR20030085366A (ko) * 2002-04-30 2003-11-05 삼성전자주식회사 구동 집적 회로 패키지 및 이를 이용한 칩 온 글래스액정표시장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9674961B2 (en) 2013-09-30 2017-06-06 Samsung Display Co., Ltd. Flexible display device
US10321576B2 (en) 2013-09-30 2019-06-11 Samsung Display Co., Ltd. Curved display device

Also Published As

Publication number Publication date
US7327411B2 (en) 2008-02-05
CN100437234C (zh) 2008-11-26
TW200530676A (en) 2005-09-16
JP4782410B2 (ja) 2011-09-28
US20080174535A1 (en) 2008-07-24
US20050162577A1 (en) 2005-07-28
US7903067B2 (en) 2011-03-08
JP2005203758A (ja) 2005-07-28
KR20050060349A (ko) 2005-06-22
TWI366015B (en) 2012-06-11
CN1629926A (zh) 2005-06-22

Similar Documents

Publication Publication Date Title
KR101051013B1 (ko) 구동 칩 및 이를 갖는 표시장치
US6061246A (en) Microelectric packages including flexible layers and flexible extensions, and liquid crystal display modules using the same
KR101022278B1 (ko) 구동 칩 및 이를 갖는 표시장치
KR100423474B1 (ko) 평면 패널 디스플레이 모듈과 그 제조 방법
US7683471B2 (en) Display driver integrated circuit device, film, and module
US7208835B2 (en) Integrated circuit package and assembly thereof
CN107797348B (zh) 具有连接单元的显示设备
JP2003133677A (ja) フレキシブル回路基板の圧着構造
KR101000455B1 (ko) 구동 칩 및 이를 갖는 표시장치
KR100266892B1 (ko) 표시 장치용 전기 회로 기판
US20020173178A1 (en) Peripheral circuit board for a liquid crystal display device and liquid crystal display device equipped therewith
KR20240012820A (ko) 필름 패키지 및 이를 포함하는 패키지 모듈
JP4067502B2 (ja) 半導体装置、半導体装置の実装構造およびそれを備える電子機器ならびに表示装置
KR20060034034A (ko) 구동칩 및 이를 갖는 표시장치
JP3823845B2 (ja) 実装構造体
TW594315B (en) Manufacturing method of electronic device
KR100766895B1 (ko) 표시 장치
JP3138859B2 (ja) プリント基板とテープキャリアパッケージとの接続部のコーティング材硬化方法およびその硬化方法を用いた液晶表示装置
KR20050106843A (ko) 구동회로와의 오정열을 방지할 수 있는 인쇄회로기판
JPS6261089A (ja) 平面表示装置
JP2004303762A (ja) 半導体装置、半導体装置の実装構造およびそれを備える電子機器ならびに表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee