TWI552155B - 用於快閃記憶體的感測方法及其記憶體元件 - Google Patents

Description

用於快閃記憶體的感測方法及其記憶體元件

本技術領域是關於用於減少鄰近位元線之間的電容耦合負載的感測方法及其記憶體元件，且特別是有關於藉由在讀取期間針對每一感測位元線進行預充電時間節省而改良偶數/奇數位元線獨立感測的讀取時間的感測方法及其記憶體元件。

隨著積體電路中的元件的臨界尺寸縮小至一般記憶胞技術的限制，設計者已尋找用於堆疊多個平面的記憶胞以實現較大的儲存容量且實現較低的每位元成本的技術。

在電荷俘獲記憶體技術中提供垂直「反及」記憶胞的結構描述在2007年6月12日至14日，2007 Symposium on VLSI Technology Digest of Technical Papers，第14至15頁，Tanaka等人的「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」中。Tanaka等人的文獻中所描述的結構是包含多閘極場效電晶體結構，其具有如「反及」閘極一樣操作的垂直通道，並使用矽-氧化物-氮化物-氧化物-矽 (SONOS)的電荷俘獲技術以便在每一閘極/垂直通道界面處產生儲存位點。記憶體結構基於配置為多閘極記憶胞的垂直通道的半導體材料的柱狀物，其中下選擇閘極鄰近於基板，且上選擇閘極位於頂部。多個水平控制閘極使用與柱狀物交叉的平坦電極層而形成。用於控制閘極的平坦電極層不需要嚴格的微影技術，且可以節省成本。

先前技術的三維記憶體結構的缺點在於，讀取過程的輸送量由於遮蔽鄰近位元線耦合效應而減少。針對鄰近位元線耦合效應，三維記憶體結構提出了一種奇數-偶數架構。在每一讀取中，讀取偶數或奇數所有的位元線。鄰近位元線可以做為遮蔽的效用。在此種記憶體結構中，每次的讀取操作中僅可以存取二分之一數量的位元線。

在奇數-偶數架構中，偶數位元線與奇數位元線之間的獨立感測廣泛用於在感測期間避免位元線間(BL-BL)耦合雜訊的產生。當讀取偶數位元線或奇數位元線時，另一位元線固定於接地以遮蔽BL-BL耦合雜訊的干擾。雖然偶數位元線與奇數位元線之間的獨立感測比所有位元線同時感測可靠且易於設計，但讀取時間更長。

本文中描述用於減少鄰近共通(Global)位元線以及鄰近位元線結構之間的電容性耦合負載的技術。例示性實施例之一者 或一些提供用於快閃記憶體的連續感測方法，用於偶數位元線與奇數位元線之間改善位元線對中的獨立感測的讀取時間。在例示性實施例之一，連續感測方法藉由(例如)在讀取期間針對感測位元線中的每一者進行預充電時間節省而改良偶數/奇數BL獨立感測的讀取時間。

在例示性實施例之一，提供一種用於記憶體元件的感測方法。此記憶體元件包括在多個位元線中的奇數位元線以及偶數位元線，所述方法包括將所述偶數位元線與所述奇數位元線兩者預充電至預充電位準。將所述奇數位元線的電壓位準維持於所述預充電位準，且感測與所述偶數位元線相關聯的多個記憶胞。感測與所述奇數位元線相關聯的記憶胞。

在前述的用於半導體元件的連續感測方法的實例中，所述半導體元件包括記憶胞的區塊，所述區塊包括多個層級，每一層級包括在記憶胞的所述區塊的第一末端與第二末端之間延伸的所述記憶胞的條帶，所述偶數位元線以及所述奇數位元線中的每一者經由開關而操作性地耦接至一串所述記憶胞。在所述方法中，在對所述位元線對的所述偶數位元線與所述奇數位元線兩者進行預充電之前，將控制所述偶數位元線或所述奇數位元線的開關程式化至正臨限電壓，且將控制另一者的開關抹除至負臨限電壓。

在前述的用於半導體元件的連續感測方法的實例中，在對所述偶數位元線與所述奇數位元線兩者進行預充電之前，將控 制所述偶數位元線或所述奇數位元線的開關程式化至正臨限電壓，且將控制另一者的開關抹除至負臨限電壓。

在例示性實施例之一，提供一種用於記憶體元件的感測方法。此記憶體元件包括在所述記憶體元件的第一末端處在多個層級處操作性地耦接至第一位元線結構的一組偶數位元線。在所述記憶體元件的第二末端處在所述多個層級處操作性地耦接至第二位元線結構的一組奇數位元線。每一層級處的所述偶數位元線以及所述奇數位元線交錯。此感測方法包括，在讀取操作期間，對所述偶數位元線與所述奇數位元線兩者進行預充電。當感測與所述偶數位元線中的每一者相關聯的記憶胞時，將所述奇數位元線中的每一者的電壓位準維持於預充電位準。將所述偶數位元線中的每一者的電壓位準放電至接地，且將所述奇數位元線中的每一者的所述電壓位準維持於所述預充電位準。感測與所述奇數位元線相關聯的記憶胞。

在例示性實施例之一，提供一種記憶體元件，包括一區塊、一第一位元線結構、一第二位元線結構、多個位元線對、一預充電電路以及一感應電路。在所述區塊中，每一所述層級包括在所述區塊的第一末端與第二末端之間以第一方向延伸的多個記憶胞。所述第一位元線結構位於所述每一層級中的每一區塊的所述第一末端，所述第一位元線結構經由開關而操作性地耦接至由所述第一末端開始延伸的第一串所述記憶胞。所述第二位元線結構位於所述每一層級中的每一區塊的所述第二末端，所述第二位 元線結構經由開關而操作性地耦接至由所述第二末端開始延伸的第二串所述記憶胞。所述多個位元線對以所述第一方向延伸，每一位元線對包括一第一位元線與一第二位元線，其中每個所述位元線對的所述第一位元線與第二位元線由相鄰的位元線對的所述位元線所隔離。預充電電路，在一讀取操作中，對所述第一位元線與所述第二位元線進行預充電到一預充電位準，並且選擇性地維持所述第一位元線與所述第二位元線在所述預充電位準。感應電路在將所述第二位元線維持在所述預充電位準時，感測與所述第一位元線相關聯的所述多個記憶胞，並且接續地感測與所述第二位元線相關聯的所述多個記憶胞。

在例示性實施例之一，提供一種記憶體元件，包括一組第一位元線、一組第二位元線、一預充電電路以及一感應電路。此組第一位元線位於所述記憶體元件的第一末端處在多個層級處操作性地耦接至第一位元線結構。此組第二位元線位於所述記憶體元件的第二末端處在所述多個層級處操作性地耦接至第二位元線結構，每一所述層級的所述第一位元線以及所述第二位元線交錯。預充電電路，在一讀取操作中，對所述第一位元線與所述第二位元線進行預充電到一預充電位準，並且選擇性地維持所述第一位元線與所述第二位元線在所述預充電位準。感應電路，在將所述第二位元線維持在所述預充電位準時，感測與所述第一位元線相關聯的所述多個記憶胞，並且接續地感測與所述第二位元線相關聯的所述多個記憶胞。

在前述的用於半導體元件的連續感測方法的實例中，在對所述偶數位元線與所述奇數位元線兩者進行預充電之前，將控制所述偶數位元線或所述奇數位元線的開關程式化至正臨限電壓，且將控制另一者的開關抹除至負臨限電壓。

下文詳細描述附有圖式的若干例示性實施例以進一步詳細描述本發明。

10‧‧‧三維記憶體元件

12‧‧‧區塊

13‧‧‧層級

14‧‧‧字元線

16‧‧‧第一方向

18‧‧‧第二方向

20‧‧‧串選擇線

22‧‧‧共通位元線

24‧‧‧第一位元線結構

26‧‧‧第二位元線結構

28‧‧‧位元線插塞

30‧‧‧第三方向

32‧‧‧區域位元線

34‧‧‧源極線

36‧‧‧奇數接地選擇線

38‧‧‧偶數接地選擇線

40‧‧‧字元線

200‧‧‧垂直連接器

202‧‧‧垂直連接器

210‧‧‧串選擇電晶體

212‧‧‧串選擇電晶體

214‧‧‧串選擇電晶體

220‧‧‧記憶胞

222‧‧‧記憶胞

224‧‧‧記憶胞

230‧‧‧接觸襯墊

232‧‧‧接觸襯墊

240‧‧‧延伸部

242‧‧‧延伸部

244‧‧‧延伸部

258‧‧‧群組解碼器

260‧‧‧區塊選擇電晶體

261‧‧‧列解碼器

263‧‧‧頁緩衝器

510‧‧‧虛設電晶體

512‧‧‧串選擇開關

514‧‧‧虛設電晶體

600‧‧‧三維「反及」快閃記憶體

610e‧‧‧虛設電晶體

610o‧‧‧虛設電晶體

612‧‧‧串選擇開關

700‧‧‧三維「反及」快閃記憶體

800‧‧‧三維「反及」快閃記憶體

BL11、BL21、BL31‧‧‧區域位元線

BLCe‧‧‧傳輸閘極驅動信號

BLCo‧‧‧傳輸閘極驅動信號

BL<0>~BL<7>‧‧‧金屬位元線

C_MBL‧‧‧共通位元線電容性耦合

C_PAD‧‧‧位元線結構電容性耦合

CSL‧‧‧共同源極線

GBLn-1、GBLn、GBLn+1‧‧‧共通位元線

GSL‧‧‧接地選擇線

GSLe‧‧‧偶數接地選擇線

GSLo‧‧‧奇數接地選擇線

MBL‧‧‧金屬位元線

MBLe‧‧‧偶數位元線

MBLo‧‧‧奇數位元線

SSL‧‧‧串選擇線

SSLn-1、SSLn、SSLn+1‧‧‧串選擇線

t1~t6‧‧‧時間

WLn-1、WLn、WLn+1‧‧‧字元線

S610、S620、S630、S640、S650、S820、S830、S840、S850‧‧‧步驟

Vpch‧‧‧電壓

Vt‧‧‧臨限電壓

附圖包含在本文中，以提供進一步理解，且併入於本說明書中構成說明書的一部分。附圖說明例示性實施例以及描述的內容一起用以解釋本發明的的原理。

圖1及圖2說明包含記憶胞的區塊的三維記憶體元件。

圖3為用於說明記憶胞的三個層級的三維「反及」快閃記憶體陣列的實例的一部分的示意圖，所述實例表示可包含許多層級的記憶胞的區塊。

圖4說明一些三維記憶體元件(諸如，圖1及圖2的元件)的主要位元線負載。

圖5A示意性地說明三維「反及」快閃記憶體的示意性等效電路。

圖5B展示與圖5A相關聯的波形，其用於奇數-偶數架構中的偶數位元線與奇數位元線之間的獨立感測。

圖6A示意性地說明三維「反及」快閃記憶體的示意性等效 電路。

圖6B展示與圖6A相關聯的波形，其用於奇數-偶數架構中的偶數位元線與奇數位元線之間的獨立感測。

圖6C說明例示性實施例中的一者中的連續感測方法的流程圖。

圖7示意性地說明適用於本發明的例示性實施例的連續感測方法的三維「反及」快閃記憶體。

圖8A示意性地說明適用於本發明的例示性實施例的連續感測方法的另一三維「反及」快閃記憶體。

圖8B說明例示性實施例中的一者中的連續感測方法的流程圖。

在此介紹應用於三維垂直閘極(3DVG)「反及」快閃記憶體中的快閃記憶體的連續感測方法的一個例示性實施例，但不限於此。

圖1及圖2說明包含記憶胞的區塊12的三維記憶體元件10。三維記憶體元件10揭露例如美國第8,587,998號的「具有讀取位元線遮蔽的三維記憶體陣列(3D Memory Array With Read Bit Line Shielding)」專利內文中，在此引用此美國專利的內容引用做為本文的一部分。記憶胞的區塊12包含8個層級13，如圖1所示。每一個層級13包含記憶胞串。記憶體元件10亦包含一系列的字 元線14。字元線14在第一方向16上延伸，且記憶胞串在第二方向18上延伸。串選擇線20在第一方向16上延伸，且經由位於記憶胞串的末端處的串選擇開關而連接至所選擇的記憶胞串。在這樣設定的串選擇線20連接至每一層級的串選擇開關的堆疊，以使得SSL線信號所選擇的是線的一個堆疊，而不是僅選擇一條線。串選擇開關通常為電晶體。記憶體元件10亦包含共通位元線22，有時在圖式中以金屬位元線MBL表示，其在第二方向18上延伸，藉由位元線插塞28而在每一層級13處耦接至第一位元線結構24及第二位元線結構26，有時稱為位元線襯墊。第一位元線結構24及第二位元線結構26在第三方向30上配置在彼此的頂部上，且定位於記憶胞的區塊12的第一末端及第二末端處。因此，每一層級13的記憶胞在第一末端處具有連接至記憶胞的第一位元線結構24，且在第二末端處具有連接至記憶胞的第二位元線結構26。如圖所示，8條共通位元線22與位元線結構24、26的8個層級13一起使用。

記憶體元件10亦包含區域位元線32，如圖2所示，其位於記憶胞的區塊12內以第二方向18延伸。可見，針對每一共通位元線22存在兩條區域(Local)位元線32。記憶體元件10包含其他特徵，包含源極線34、奇數接地選擇線36、偶數接地選擇線38以及字元線40，其全部在第一方向16上延伸。

圖3為用於說明三層級記憶胞的三維「反及」(NAND)快閃記憶體陣列的實例的一部分示意圖，所述實例表示可包含許多 層級的記憶胞區塊。

包含字元線WLn-1、WLn、WLn+1的多條字元線沿著第一方向16平行地延伸。字元線與列解碼器261電通信。字元線連接至串聯地配置為「反及」串的記憶胞的閘極。字元線WLn表示字元線。如圖2所示，字元線WLn垂直地連接至字元線WLn之下的每一層級中的記憶胞的閘極。

多條區域位元線沿著行配置以便在記憶體陣列的各層級中形成「反及」串。所述陣列包含在第三層級的區域位元線BL31、第二層級的區域位元線BL21以及第一層級的區域位元線BL11。記憶胞在對應的字元線與對應的區域位元線之間具有介電質電荷俘獲結構。在此說明中，為簡單起見，在「反及」串中，存在三個記憶胞。舉例而言，第三層上由區域位元線BL31形成的「反及」串包括記憶胞220、222、224。在傳統的實施方式中，「反及」串可包括16個、32個或更多的記憶胞。

具有串選擇線SSLn-1、SSLn、SSLn+1(20)的多條串選擇線與選擇串的群組的群組解碼器258(其可為列解碼器261的一部分)電性連接。串選擇線連接到配置於記憶胞「反及」串之第一末端處的串選擇電晶體之閘極。每一串選擇線垂直地連接至每一層級中的串選擇電晶體的行的閘極。舉例而言，串選擇線SSLn+1連接至三個層級中的串選擇電晶體的閘極。

特定層級上的區域位元線藉由對應的串選擇電晶體而在特定層級上選擇性地耦接至延伸部。舉例而言，第三層級的區域 位元線藉由此層級中對應的串選擇電晶體而選擇性地耦接至延伸部240。類似地，第二層級的區域位元線選擇性地耦接至延伸部242，且第一層級的區域位元線選擇性地耦接至延伸部244。

每一層級中的延伸部包含對應的接觸襯墊(Contact Pad)，其用於與耦接至對應共通位元線的垂直連接器接觸。舉例而言，第三層級中的延伸部240經由接觸襯墊230及垂直連接器200耦接至共通位元線GBLn-1。第二層級的延伸部242經由接觸襯墊232及垂直連接器202而耦接至共通位元線GBLn。第三層級上的延伸部244耦接至共通位元線GBLn+1。

共通位元線GBLn-1、GBLn及GBLn+1(22)耦接至陣列中的額外區塊(未圖示)且延伸至頁緩衝器(Page Buffer)263。以此方式，建立了三維解碼網路，其中使用一條字元線、全部或一些位元線以及一條串選擇線而存取所選擇的記憶胞的一頁。

區塊選擇電晶體配置於「反及」串的第二末端處。舉例而言，區塊選擇電晶體260配置於由記憶胞220、222、224形成的「反及」串的第二末端處。接地選擇線GSL連接至區塊選擇電晶體的閘極。接地選擇線GSL與列解碼器261電通信以在操作期間接收偏壓電壓。

區塊選擇電晶體用於將區塊中的所有「反及」串的第二末端選擇性地耦接至共同源極線CSL上所提供的參考電壓。共同源極線CSL在操作期間自偏壓電路(此處未圖示)接收偏壓電壓。在一些操作中，CSL偏壓至低於耦接至「反及」串相對另一端的 位元線電壓的一參考電壓，而不是接地或接近接地的電壓。

圖4中說明一些三維記憶體元件(諸如，圖1及圖2的元件10)的主要位元線負載。亦即，主要位元線負載是因鄰近共通位元線與鄰近位元線襯墊兩者所致。鄰近共通位元線22導致由圖4中C_MBL指示的共通位元線電容性耦合以及該圖中由C_PAD指示的位元線結構(有時稱為位元線襯墊)電容性耦合。

三維記憶體結構的缺點在於讀取輸送量因為需要遮蔽鄰近位元線的耦合效應而減少。在每一次的讀取中，都須要讀取偶數或奇數共通位元線。鄰近共通位元線可用於遮蔽的目的。在此種記憶體結構中，在一個讀取操作中僅存取位元線的二分之一。

參看圖5A，圖5A示意性地說明在每一個對應於偶數記憶體串的三維「反及」快閃記憶體的示意性等效電路。在此實施例中，八個金屬位元線(BL)集合的每一位元線在16串間距內連接至其自身的記憶體層。舉例而言，金屬位元線BL<0>連接至第一層，BL<1>連接至第二層等。在每一位元線中，由奇數接地選擇線(GSLo)控制的虛設電晶體510，配置於靠近由串選擇線(SSL)控制的串選擇開關512。這些虛設電晶體可以逐一位元地被抹除(Erased)或是程式化(Programmed)。在位元線的另一末端，具有靠近共同源極線(CSL)並且由偶數接地選擇線(GSLe)控制的另一虛設電晶體514。此八個金屬BL集合包含四個位元線對，其中包含八個奇數位元線以及八個偶數位元線。

請參看圖5B，圖5B為說明與圖5A相關聯的訊號波形 圖，其用於奇數-偶數架構中的偶數位元線與奇數位元線之間的獨立感測。當感測與偶數位元線MBLe(例如，圖5A中，金屬位元線BL<0>、BL<2>、BL<4>、BL<6>)相關聯的記憶胞時，藉由針對每一偶數位元線MBLe而將電壓Vpch加上臨限電壓Vt施加至對應的傳輸閘極驅動信號BLCe，而將偶數位元線MBLe預充電至始於時間t1的電壓位準Vpch。在針對偶數位元線感測的時間期間，每一奇數位元線MBLo(例如，圖5A中的金屬位元線BL<1>、BL<3>、BL<5>、BL<7>)的電壓位準固定於接地，以遮蔽而免受BL-BL耦合之雜訊。在時間t2將感測脈衝(Vsen+Vt)施加至對應的傳輸閘極驅動信號BLCe以感測對應的記憶胞中所儲存的資料後，將每一偶數位元線MBLe處的電壓位準放電至接地。

在時間t3，在將每一偶數位元線MBLe處的電壓位準放電至接地後，開始感測與奇數位元線MBLo相關聯的記憶胞，藉由針對每一奇數位元線MBLo而將電壓Vpch加上臨限電壓Vt施加至對應的傳輸閘極驅動信號BLCo，而將奇數位元線MBLo預充電至始於時間t3的電壓位準Vpch。在針對奇數位元線感測的時間期間，每一偶數位元線MBLe的電壓位準固定於接地以遮蔽而免受BL-BL耦合雜訊。

偶數位元線與奇數位元線之間的獨立感測可在感測期間避免位元線間(BL-BL)耦合之雜訊影響。偶數位元線與奇數位元線之間的獨立感測比所有BL同時感測可靠且易於設計，然而，讀取時間更長。

本發明提供一種用於快閃記憶體的感測方法，用於如同在偶數位元線(下文中，「BL」意指位元線)與奇數BL之間一樣改良每一位元線對中的獨立感測的讀取時間。在例示性實施例中的一者中，感測方法藉由(例如)針對感測位元線中的每一者進行預充電時間節省而改良偶數/奇數BL獨立感測的讀取時間。

在一個實例中，當感測偶數位元線時，將偶數/奇數BL兩者一起預充電至電壓位準Vpch，且奇數BL固定於Vpch以在偶數BL感測期間進行遮蔽。位元線的預充電時間可縮短，此是因為有效位元線負載電容更低。在偶數BL感測後，將偶數位元線放電至接地以在奇數BL感測期間進行遮蔽。當對偶數BL進行放電時，奇數BL可遭受耦合雜訊，但奇數BL恢復時間應短於自接地起的BL預充電時間。

在另一實例中，前述方法亦可應用於首先感測奇數位元線的狀況。當感測奇數位元線時，將偶數/奇數BL兩者一起預充電至電壓位準Vpch，且偶數BL固定於Vpch以在奇數BL感測期間進行遮蔽。

請參看圖6A、圖6B及圖6C，其說明例示性實施例之一用於快閃記憶體的感測方法，用於改良偶數/奇數架構中獨立感測的讀取時間。

參看圖6A，類似於圖5A，圖6A示意性地說明三維「反及」快閃記憶體的示意性等效電路。三維「反及」快閃記憶體600提供偶數/奇數架構。在所述結構中，舉例而言，金屬位元線BL<0> 連接至第一層，BL<1>連接至第二層等。針對位元線，由奇數接地選擇線(GSLo)控制的虛設電晶體鄰近由串選擇線(SSL)控制的串選擇開關612配置，且在位元線的另一端，具有靠近共同源極線(CSL)的由偶數接地選擇線(GSLe)控制的對應的區塊選擇電晶體。虛設電晶體610e分別對應於偶數金屬位元線BL<0>、BL<2>、BL<4>及BL<6>。虛設電晶體610o分別對應於奇數金屬位元線BL<1>、BL<3>、BL<5>及BL<7>BL<9>。這些虛設電晶體可以逐一位元地進行抹除或程式化。

為了實現本實施例的方法，在三維「反及」快閃記憶體提供偶數/奇數架構且一條金屬位元線BL配置於雙串間距中時，將針對奇數層由奇數接地選擇線(GSLo)控制的虛設電晶體610o程式化至正臨限電壓Vt，且將針對偶數層由奇數接地選擇線(GSLo)控制的虛設電晶體610e抹除至負臨限電壓Vt。

請參看圖6B，圖6B展示與圖6A相關聯的波形，其用於奇數-偶數架構中的偶數位元線與奇數位元線之間的獨立感測。在本實施例中，如圖所示，當感測與偶數位元線MBLe相關聯的記憶胞時，藉由針對偶數位元線MBLe而將電壓Vpch加上臨限電壓Vt施加至對應的傳輸閘極驅動信號BLCe且針對奇數位元線MBLo而將電壓Vpch加上臨限電壓Vt施加至對應的傳輸閘極驅動信號BLCo將所有偶數位元線MBLe以及奇數位元線MBLo同時預充電至始於時間t1的電壓位準Vpch。

每一偶數位元線MBLe以及每一奇數位元線MBLo的電 壓位準維持於電壓位準Vpch以遮蔽而免受BL-BL耦合雜訊。在時間t3將感測脈衝(Vsen+Vt)施加至對應的傳輸閘極驅動信號BLCe以感測對應的記憶胞中所儲存的資料後，將每一偶數位元線MBLe處的電壓位準放電至接地。在所述時間期間，將每一奇數位元線MBLo維持於電壓位準Vpch。

在時間t3至時間t4的時段期間，將每一偶數位元線MBLe處的電壓位準放電至接地，以在感測奇數位元線MBLo期間進行遮蔽。當對偶數位元線MBLe放電時，奇數位元線MBLo可能遭受耦合雜訊，但奇數位元線MBLo達到電壓位準Vpch的恢復時間(從時間t3至時間t4)仍遠短於針對金屬位元線自接地起的預充電時間。在時間t5將感測脈衝(Vsen+Vt)施加至對應的傳輸閘極驅動信號BLCo以感測對應的記憶胞中所儲存的資料，將每一奇數位元線MBLo處的電壓位準放電至接地。在所述時間期間，將每一偶數位元線MBLe維持於接地位準。

請參看圖6C，圖6C說明例示性實施例之一的感測方法的流程圖。在所述方法中，在步驟S610中，將由奇數接地選擇線(GSLo)控制的奇數位元線的開關程式化至正臨限電壓Vt。同時，將針對偶數位元線由奇數接地選擇線(GSLo)控制的開關預先抹除至負臨限電壓Vt。在步驟S620中，藉由將偶數位元線與奇數位元線兩者預充電至電壓位準Vpch而開始感測與偶數位元線相關聯的記憶胞。在步驟S630中，將奇數位元線的電壓位準維持於Vpch且感測與偶數位元線相關聯的記憶胞。在步驟S640中， 在感測與偶數位元線相關聯的記憶胞中所儲存的資料後，將每一偶數位元線的電壓位準放電至接地電壓位準，且將每一奇數位元線的電壓位準維持於Vpch。在步驟S650中，感測與奇數位元線相關聯的記憶胞中所儲存的資料。

在此實例中，首先進行感測偶數BL，且接著感測奇數BL。針對偶數/奇數BL而進行BL預充電。因為有效BL-BL電容可幾乎為零，所以BL預充電時間可較快。

請參看圖7，圖7示意性地說明適用於本發明的例示性實施例的連續感測方法的三維「反及」快閃記憶體。三維「反及」快閃記憶體700提供偶數/奇數架構，且一條金屬位元線BL配置於雙串間距(Two-string Pitch)中。八個金屬BL集合的每一BL在16串間距內連接至其自身的記憶體層。在三維「反及」快閃記憶體700中存在記憶胞的2N個頁，且N為堆疊層的數目。三維「反及」快閃記憶體700更包含控制奇數源極線與對應的記憶胞之間連接的奇數接地選擇線(GSLo)，且包含控制偶數源極線與對應的記憶胞之間連接的偶數接地選擇線(GSLe)。

請參看圖8A，圖8A示意性地說明適用於本發明的例示性實施例的感測方法的另一三維「反及」快閃記憶體。三維「反及」快閃記憶體800提供偶數/奇數架構，且一條金屬位元線BL配置於單串間距中。偶數金屬位元線以及奇數金屬位元線中的每一者將指狀物的每一側與所述位元線自身的串選擇開關(SSL)連接，而在圖7的結構中，每一BL連接至指狀物之兩者。在三維「反 及」快閃記憶體800中存在記憶胞的2N個頁，且N為堆疊層的數目。三維「反及」快閃記憶體800更包含控制奇數源極線與對應的記憶胞之間的連接的奇數接地選擇線(GSL)，且包含控制偶數源極線與對應的記憶胞之間的連接的偶數接地選擇線。

請參看圖8B，圖8B說明例示性實施例之一的感測方法的流程圖。在所述方法中，與圖6C中的方法不同，在圖6C的方法中，必須將奇數位元線的開關程式化至正臨限電壓Vt，且必須預先將偶數位元線的開關抹除至負臨限電壓Vt。在所述方法中，在步驟S820中，藉由將偶數位元線與奇數位元線兩者預充電至電壓位準Vpch而開始感測與偶數位元線相關聯的記憶胞。在步驟S830中，將奇數位元線的電壓位準維持於Vpch且感測與偶數位元線相關聯的記憶胞。在步驟S840中，在感測與偶數位元線相關聯的記憶胞中所儲存的資料後，將每一偶數位元線的電壓位準放電至接地，且將每一奇數位元線的電壓位準維持於Vpch。在步驟S850中，感測與奇數位元線相關聯的記憶胞中所儲存的資料。

本發明的實施例中的一者或一些提供至少一種用於快閃記憶體的連續感測方法，用於改良偶數位元BL與奇數BL之間的獨立感測的讀取時間。連續感測方法藉由(例如)針對感測位元線中的每一者進行預充電時間節省而改良偶數/奇數BL獨立感測的讀取時間。本發明的實施例可應用於三維「反及」快閃記憶體、二維「反及」快閃記憶體或任何其他快閃記憶體，所述快閃記憶體可具有多個位元線對，且所述位元線對中的每一者包括奇數位 元線以及偶數位元線。本發明所提出用於快閃記憶體的連續感測方法可運用於具有多個位元線對，而每一個位元線配置具有兩個記憶體串的二維「反及」快閃記憶體實施範例中。這樣的快閃記憶體架構可以採用如美國第20120148678A1號專利申請公開案中所提出的二維「反及」快閃記憶體架構，其內容在此參照並做為本發明的部分內容之一，但並非以此為限制。在另外一個實施範例中，也可運用於具有多個位元線對，而每一個位元線配置具有單一記憶體串的二維「反及」快閃記憶體實施範例。

當感測偶數位元線時，將偶數/奇數BL兩者一起預充電至預充電位準Vpch，且奇數BL固定於Vpch以在偶數BL感測期間進行遮蔽。位元線的預充電時間可縮短，此是因為有效位元線負載電容更低。在偶數BL感測後，將偶數位元線放電至接地以在奇數BL感測期間進行遮蔽。當對偶數BL進行放電時，奇數BL可遭受耦合雜訊，但奇數BL恢復時間應短於自接地起的BL預充電時間。

對於熟習此項技術者將顯而易見的是，可對所發明的實施例的結構進行各種修改及改變，而不偏離本發明的範疇或精神。鑒於前述內容，希望本發明涵蓋本發明的修改以及改變，其限制條件為此等修改以及改變落入隨附申請專利範圍及其均等物的範疇內。

S610、S620、S630、S640、S650‧‧‧步驟

Claims (17)

1. 一種用於記憶體元件的感測方法，所述記憶體元件包括在多個位元線中的奇數位元線以及偶數位元線，所述方法包括：將所述偶數位元線與所述奇數位元線兩者充電至一第一電位準；以及將所述奇數位元線的電壓位準維持於所述第一電位準，且感測與所述偶數位元線相關聯的多個記憶胞。
2. 如申請專利範圍第1項所述的感測方法，其中所述半導體元件包括記憶胞的區塊，所述區塊包括多個層級，每一層級包括在記憶胞的所述區塊的第一末端與第二末端之間延伸的所述記憶胞，所述偶數位元線以及所述奇數位元線中的每一者經由開關而操作性地耦接至一串所述記憶胞，在對所述偶數位元線與所述奇數位元線兩者進行充電之前，將控制所述偶數位元線或所述奇數位元線的所述開關程式化至正臨限電壓，且將控制另一者的所述開關抹除至負臨限電壓。
3. 如申請專利範圍第1項所述的感測方法，其中所述半導體元件包括記憶胞的區塊，記憶胞的所述區塊包括在記憶胞的所述區塊的第一末端與第二末端之間延伸的所述記憶胞，所述偶數位元線以及所述奇數位元線中的每一者經由開關而操作性地耦接至一串所述記憶胞，在對所述偶數位元線與所述奇數位元線兩者進行充電之前，將控制所述偶數位元線或所述奇數位元線中的一者的所述開關程 式化至正臨限電壓，且將控制另一者的所述開關抹除至負臨限電壓。
4. 如申請專利範圍第1項所述的感測方法，其中在對所述偶數位元線與所述奇數位元線兩者充電至所述預充電位準前，對所述偶數位元線施以第一傳輸閘極驅動信號，並且對所述奇數位元線施以第二傳輸閘極驅動信號，以便進行所述預充電之程序。
5. 如申請專利範圍第1項所述的感測方法，其中在感測與所述偶數位元線相關聯的所述記憶胞之後，以及在感測與所述奇數位元線相關聯的所述記憶胞之前，所述偶數位元線要放電到接地位準而所述奇數位元線將維持在所述第一電位準。
6. 一種用於記憶體元件的感測方法，所述記憶體元件包括在所述記憶體元件的第一末端處操作性地耦接至第一位元線結構的一組偶數位元線以及在所述記憶體元件的第二末端處操作性地耦接至第二位元線結構的一組奇數位元線，每一層級處的所述偶數位元線以及所述奇數位元線交錯，所述感測方法包括：在讀取操作期間：對所述偶數位元線與所述奇數位元線兩者進行充電到第一電位準；以及當感測與所述偶數位元線中的每一者相關聯的記憶胞時，將所述奇數位元線中的每一者的電壓位準維持於所述第一電位準。
7. 如申請專利範圍第6項所述的感測方法，其中所述記憶體元件包括在所述記憶體元件的所述第一末端處在多個層級處操 作性地耦接至所述第一位元線結構的所述組偶數位元線以及在所述記憶體元件的所述第二末端處在所述多個層級處操作性地耦接至所述第二位元線結構的所述組奇數位元線。
8. 如申請專利範圍第6項所述的感測方法，其中在經過感測與所述偶數位元線中的每一者相關聯的所述記憶胞後，所述感測方法更包括將所述偶數位元線中的每一者的電壓位準放電至接地，且將所述奇數位元線中的每一者的所述電壓位準維持於所述第一充電位準；以及感測與所述奇數位元線相關聯的記憶胞。
9. 如申請專利範圍第6項所述的感測方法，其中所述連續感測方法包括在對所述偶數位元線與所述奇數位元線兩者進行充電之前，將控制所述偶數位元線或所述奇數位元線的開關程式化至正臨限電壓，且將控制另一者的開關抹除至負臨限電壓。
10. 如申請專利範圍第6項所述的感測方法，其中在對所述偶數位元線與所述奇數位元線兩者充電至所述第一電位準前，對所述偶數位元線施以第一傳輸閘極驅動信號，並且對所述奇數位元線施以第二傳輸閘極驅動信號，以便進行所述充電之程序。
11. 如申請專利範圍第6項所述的感測方法，其中在感測與所述偶數位元線相關聯的所述記憶胞之後，以及在感測與所述奇數位元線相關聯的所述記憶胞之前，所述偶數位元線要放電到接地位準而所述奇數位元線將維持在所述第一電位準。
12. 一種記憶體元件，包括：一區塊，每一所述層級包括在所述區塊的第一末端與第二末端之間以第一方向延伸的多個記憶胞；一第一位元線結構，位於所述每一層級中的每一區塊的所述第一末端，所述第一位元線結構經由開關而操作性地耦接至由所述第一末端開始延伸的第一串所述記憶胞；一第二位元線結構，位於所述每一層級中的每一區塊的所述第二末端，所述第二位元線結構經由開關而操作性地耦接至由所述第二末端開始延伸的第二串所述記憶胞；多個位元線對，以所述第一方向延伸，每一位元線對包括一第一位元線與一第二位元線，其中每個所述位元線對的所述第一位元線與第二位元線由相鄰的位元線對的所述位元線所隔離；一預充電電路，在一讀取操作中，對所述第一位元線與所述第二位元線進行預充電到一預充電位準，並且選擇性地維持所述第一位元線與所述第二位元線在所述預充電位準；以及一感應電路，在將所述第二位元線維持在所述預充電位準時，感測與所述第一位元線相關聯的所述多個記憶胞，並且接續地感測與所述第二位元線相關聯的所述多個記憶胞。
13. 如申請專利範圍第12項所述的記憶體元件，更包括第一開關，用以控制所述第一位元線，程式化到正臨限電壓；以及第二開關，用以控制所述第二位元線，抹除到負臨限電壓。
14. 如申請專利範圍第12項所述的記憶體元件，其中所述第一位元線為偶數位元線，而所述第二位元線為奇數位元線。
15. 一種記憶體元件，包括：一組第一位元線，位於所述記憶體元件的第一末端處在多個層級處操作性地耦接至第一位元線結構；一組第二位元線，位於所述記憶體元件的第二末端處在所述多個層級處操作性地耦接至第二位元線結構，每一所述層級的所述第一位元線以及所述第二位元線交錯，一預充電電路，在一讀取操作中，對所述第一位元線與所述第二位元線進行預充電到一預充電位準，並且選擇性地維持所述第一位元線與所述第二位元線在所述預充電位準；以及一感應電路，在將所述第二位元線維持在所述預充電位準時，感測與所述第一位元線相關聯的所述多個記憶胞，並且接續地感測與所述第二位元線相關聯的所述多個記憶胞。
16. 如申請專利範圍第15項所述的記憶體元件，更包括第一開關，用以控制所述第一位元線，程式化到正臨限電壓；以及第二開關，用以控制所述第二位元線，抹除到負臨限電壓。
17. 如申請專利範圍第15項所述的記憶體元件，其中所述第一位元線為偶數位元線，而所述第二位元線為奇數位元線。