KR102131060B1 - 불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법 - Google Patents

불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 읽기 커맨드를 수신하는 단계; 수신된 읽기 커맨드를 기반으로 읽기 모드를 판별하는 단계; 판별 결과에 따라 프리차지 제어신호의 충전 시간 및 오프셋을 조절하는 단계; 및 조절된 프리차지 제어신호를 기반으로 복수의 비트 라인들 중 감지 비트라인을 프리차지 전압으로 프리차지하는 단계를 포함하고, 감지 비트라인은 복수의 비트라인들 중 판별된 읽기 모드에 따라 프리차지될 비트라인이다.

Description

불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법{READ AND WRITE OPERATION METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 불휘발성 메모리 장치의 읽기 및 쓰기 방법에 관한 것입니다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, sillicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (rd Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
최근 반도체 집적기술이 향상됨에 따라, 반도체 칩 내의 워드 라인 및 비트 라인들 간 배선 간격이 좁아지고 있다. 배선들 사이의 커플링이 증가하게 되어, 반도체 메모리 장치의 신뢰성 저하 및 성능 저하와 같은 문제점들이 발생하고 있다.문제시되고 있다.
본 발명의 목적은 읽기 커맨드에 따라, 비트 라인의 프리 차지 시간 및 오프셋을 조절하여 향상된 성능을 갖는 불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 읽기 커맨드를 수신하는 단계; 상기 수신된 읽기 커맨드를 기반으로 읽기 모드를 판별하는 단계; 상기 판별 결과에 따라 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하는 단계; 및 상기 조절된 프리차지 제어신호를 기반으로 상기 복수의 비트 라인들 중 감지 비트라인을 프리차지 전압으로 프리차지하는 단계를 포함하고, 상기 감지 비트라인은 상기 복수의 비트라인들 중 상기 판별된 읽기 모드에 따라 프리차지되는 비트라인이고, 상기 프리차지 시간은 제 1 구간 및 제 2 구간을 포함하고, 상기 오프셋은 상기 제 1 구간의 상기 프리차지 제어신호 및 상기 제 2 구간의 상기 프리차지 제어신호의 레벨 차이이다.
실시 예로서, 상기 수신된 읽기 커맨드를 기반으로 읽기 모드를 판별하는 단계는 상기 수신된 읽기 커맨드가 제 1 읽기 모드를 가리키는지 또는 제 2 읽기 모드를 가리키는지 판별하는 단계를 포함하고, 상기 제 1 읽기 모드는 풀-페이지 리드 모드이고, 상기 제 2 읽기 모드는 하프-페이지 리드 모드인 동작 방법.
실시 예로서,상기 수신된 읽기 커맨드가 제 2 읽기 모드인 경우, 상기 감지 비트라인으로부터 인접한 비트라인들은 접지상태이다.
실시 예로서,상기 판별 결과에 따라 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하는 단계는, 상기 판별 결과에 따라, 상기 수신된 읽기 커맨드가 제 1 읽기 모드를 가리키는 경우, 상기 프리차지 제어신호의 상기 제 1 구간을 제 1 시간으로 조절하고, 상기 수신된 읽기 커맨드가 제 2 읽기 모드를 가리키는 경우, 상기 프리차지 제어 신호의 상기 제 1 구간을 상기 제 1 시간보다 짧은 제 2 시간으로 설정하는 단계를 포함한다.
실시 예로서,상기 판별 결과에 따라 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하는 단계는, 상기 판별 결과에 따라, 상기 수신된 읽기 커맨드가 제 1 읽기 모드를 가리키는 경우, 상기 프리차지 제어신호의 오프셋을 제 1 기준값으로 조절하고, 상기 수신된 읽기 커맨드가 제 2 읽기 모드를 가리키는 경우, 상기 프리차지 제어 신호의 오프셋을 상기 제 1 기준값보다 큰 제 2 기준값으로 설정하는 단계를 더 포함한다.
실시 예로서,상기 제 2 시간의 제 1 구간 및 상기 제 2 기준값의 오프셋을 갖는 프리차지 제어신호를 기반으로 상기 감지 비트라인이 프리차되는 시간은 상기 제 1 시간의 제 1 구간 및 상기 제 1 기준값의 오프셋을 갖는 프리차지 제어신호를 기반으로 상기 감지 비트라인이 프리차지되는 시간보다 짧다.
실시 예로서,상기 프리차지된 감지 비트라인들의 전압변화를 감지하여 상기 감지 비트라인들과 연결된 메모리 셀들의 프로그램 상태를 검출하는 단계를 더 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하고, 복수의 워드라인들 및 복수의 비트라인들과 연결된 메모리 셀 어레이; 메모리 컨트롤러로부터 읽기 커맨드를 수신하고, 상기 수신된 읽기 커맨드를 기반으로 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하여 출력하는 제어 로직; 상기 복수의 비트라인들과 연결되고 상기 제어 로직으로부터 상기 프리차지 제어 신호를 수신하고, 상기 수신된 프리차지 제어 신호를 기반으로 상기 복수의 비트라인들 중 감지 비트라인을 프리차지하는 입출력 회로를 포함하고, 상기 감지 비트라인은 상기 복수의 비트라인들 중 상기 판별된 읽기 모드에 따라 프리차지되는 비트라인이고, 상기 프리차지 시간은 제 1 구간 및 제 2 구간을 포함하고, 상기 오프셋은 상기 제 1 구간의 상기 프리차지 제어신호 및 상기 제 2 구간의 상기 프리차지 제어신호의 레벨 차이이다.
실시 예로서, 상기 읽기 커맨드는 제 1 및 제 2 읽기 모드 중 어느 하나의 동작 모드 정보를 포함하고, 제 1 읽기 모드는 풀-페이지 리드 모드이고, 제 2 읽기 모드는 하프-페이지 리드 모드이다.
실시 예로서, 상기 읽기 커맨드가 제 1 읽기 모드 정보를 포함하는 경우, 상기 제어 로직은 상기 프리차지 제어신호의 상기 제 1 구간을 제 1 시간으로 설정하고, 상기 읽기 커맨드가 제 2 읽기 모드 정보를 포함하는 경우, 상기 제어 로직은 상기 프리차지 제어신호의 제 1 구간을 상기 제 1 시간보다 짧은 제 2 시간으로 설정한다.
본 발명에 따르면, 읽기 커맨드에 따라 비트 라인의 프리 차지 시간 및 오프셋을 조절함으로써 비트 라인의 프리차지 시간을 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이를 상세하게 보여주는 회로도이다.
도 4 내지 도 6은 인접 비트 라인의 상태에 따른 감지 비트 라인의 전압변화를 보여주는 그래프들이다.
도 7은 도 2에 도시된 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 8 및 도 9는 도 7의 S130 단계를 상세하게 설명하기 위한 도면들이다.
도 10은 본 발명의 실시 예에 따른 프리차지 시간 감소 효과를 설명하기 위한 그래프이다.
도 11은 본 발명의 다른 실시 예에 따른 프리차지 제어신호를 보여주는 도면이다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13 및 도 14는 도 12에 도시된 불휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 15는 본 발명에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD; Solid State Drive)를 예시적으로 보여주는 블록도이다.
도 16은 본 발명에 따른 불휘발성 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 18 및 도 19는 도 17에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 컨트롤러로부터 수신된 읽기 커맨드에 따라 프리차지 제어신호를 제어할 수 있다. 프리차지 제어신호(VBLSHF)는 비트 라인을 프리차지하기 위한 스위칭 신호를 가리킨다. 예를 들어, 불휘발성 메모리 장치의 페이지가 8KB이고, 메모리 컨트롤러로부터 수신된 읽기 커맨드가 4KB 읽기 동작을 가리킨 경우, 불휘발성 메모리 장치는 4KB 읽기 동작을 수행하기 위하여 복수의 비트 라인들 중 일부 비트 라인들을 선택하여 프리차지한다. 이 때, 프리차지된 비트 라인들로부터 인접한 비트 라인들은 접지 상태일 것이다. 이 경우, 불휘발성 메모리 장치는 비트 라인 프라차지 신호의 오프셋 값을 증가시키고, 프리차지 시간을 감소시킬 수 있다. 따라서, 비트 라인이 프리차지 전압으로 충전되는 시간이 감소하므로, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다.
메모리 컨트롤러(110)는 외부 장치(예를 들어, 호스트, 어플리케이션 프로세서 등)로부터 읽기 요청을 수신하고, 수신된 읽기 요청에 응답하여 불휘발성 메모리 장치(120)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 외부 장치로부터 수신된 읽기 요청에 응답하여 읽기 커맨드(CMD_rd) 및 어드레스(ADDR)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
예시적으로, 불휘발성 메모리 시스템(100)은 다양한 읽기 모드를 제공할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 페이지들을 포함할 수 있다. 복수의 페이지들 각각은 8KB의 메모리 용량을 가질 수 있다. 이 때, 불휘발성 메모리 시스템(100)은 4KB, 8KB 등과 같은 다양한 단위의 읽기 모드를 제공할 수 있다. 메모리 컨트롤러(110)는 읽기 단위 정보를 포함한 읽기 커맨드(CMD_rd)를 불휘발성 메모리 장치(120)로 전송할 것이다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 읽기 커맨드(CMD_rd) 및 어드레스(ADDR)를 수신할 수 있다. 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_rd) 및 어드레스(ADDR)를 기반으로 읽기 동작을 수행한다. 예시적으로, 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_rd)를 기반으로 비트 라인의 프리차지 시간 및 오프셋을 조절할 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)의 읽기 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1에 도시된 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 간결한 설명을 위하여, 읽기 모드에 따라 프리차지되는 비트 라인을 감지 비트 라인(sensing bit line)이라 하기로 한다. 또한, 불휘발성 메모리 장치(120)는 제 1 및 제 2 읽기 모드를 제공하는 것으로 가정한다. 복수의 페이지들 각각은 8KB이고, 제 1 읽기 모드은 8KB 데이터의 읽기 동작(예를 들어, 풀-페이지 리드 모드)을 가리키고, 제 2 읽기 모드는 4KB의 데이터를 읽는 동작(예를 들어, 하프-페이지 리드 모드)를 가리키는 것으로 가정한다. 즉, 제 1 읽기 모드는 복수의 페이지들 중 어느 하나의 페이지의 읽기 모드를 가리킨다. 제 2 읽기 모드는 복수의 페이지들 중 어느 하나의 페이지의 일부에 대한 읽기 모드를 가리킨다. 예시적으로, 제 1 읽기 모드는 올 비트 라인 구조(All bitline)이고, 제 2 읽기 모드는 이븐-오드 비트라인 구조(even-odd bitline) 일 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)는 다양한 읽기 모드들을 제공할 수 있고, 복수의 페이지들 각각은 8KB의 용량으로 국한되는 것은 아니다.
도 2를 참조하면, 불휘발성 메모리 장치(120)는 제어 로직(121), 전압 발생기(122), 어드레스 디코더(123), 메모리 셀 어레이(124), 및 입출력 회로(126)를 포함한다.
제어 로직(121)은 메모리 컨트롤러로부터 수신된 읽기 커맨드(CMD_rd)에 응답하여, 전압 발생기(122), 어드레스 디코더(123), 및 입출력 회로(125)를 제어할 수 있다. 예시적으로, 제어 로직(121)은 수신된 읽기 커맨드(CMD_rd)의 동작모드를 판별할 수 있다. 예를 들어, 제어 로직(121)은 읽기 커맨드(CMD_rd)가 제 1 읽기 모드를 가리키는지 또는 제 2 읽기 모드를 가리키는지 판별할 수 있다. 예시적으로, 복수의 페이지들 각각이 8KB의 용량을 갖는 경우, 제 1 읽기 동작은 8KB의 데이터에 대한 읽기 동작이고, 제 2 읽기 동작은 4KB의 데이터에 대한 읽기 동작을 가리킬 수 있다.
제어 로직(121)은 판별 결과에 따라 프리차지 제어신호(VBLSHF)를 제어할 수 있다. 예를 들어, 수신된 읽기 커맨드(CMD_rd)가 제 1 읽기 모드를 가리키는 경우, 제어 로직(121)은 프리차지 제어신호(VBLSHF)의 오프셋을 제 1 기준값으로 설정하고, 프리차지 시간의 제 1 구간을 제 1 기준 시간으로 설정할 수 있다. 수신된 읽기 커맨드(CMD_rd)가 제 2 읽기 모드를 가리키는 경우, 제어 로직(121)은 프리차지 제어신호(VBLSHF)의 오프셋을 제 2 기준값으로 설정하고, 프리차지 시간의 제 1 구간을 제 2 기준 시간으로 설정할 수 있다. 이 때, 제 1 기준값은 제 2 기준값보다 작고, 제 1 기준시간은 제 2 기준시간보다 크다. 프리차지 제어신호(VBLSHF)는 도 9를 참조하여 더욱 상세하게 설명된다.
예시적으로, 복수의 비트 라인들(BLs) 중 감지 비트 라인들은 프리차지 제어신호(VBLSHF)에 따라 프리차지 전압으로 충전될 수 있다.
전압 발생기(122)는 복수의 워드 라인들(WLs)에 인가되는 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(122)는 메모리 셀 어레이(124)에 포함된 복수의 메모리 셀들의 상태를 판별하기 위한 복수의 선택 읽기 전압들 및 복수의 비선택 읽기 전압들을 생성할 수 있다.
어드레스 디코더(123)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(123)는 수신된 어드레스(ADDR)를 디코딩하여, 복수의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 예시적으로, 어드레스 디코더(123)는 선택 워드 라인에 복수의 선택 읽기 전압들을 순차적으로 인가하고, 비선택 워드 라인들에 복수의 비선택 읽기 전압들을 인가할 수 있다.
메모리 셀 어레이(124)는 복수의 워드 라인들(WLs)을 통해 어드레스 디코더(123)와 연결되고, 복수의 비트 라인들(BLs)을 통해 입출력 회로(125)와 연결된다. 메모리 셀 어레이(124)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들은 복수의 페이지들로 구성된다. 복수의 페이지들은 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(124)는 도 3을 참조하여 더욱 상세하게 설명된다.
입출력 회로(125)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(124)와 연결된다. 입출력 회로(125)는 복수의 비트 라인들(BLs)의 전압 변화를 감지하여 데이터를 출력하거나, 복수의 비트 라인들(BLs)의 전압을 조절하여 메모리 셀 어레이에 데이터(124)를 기입할 수 있다. 예시적으로, 입출력 회로(125)는 프리차지 제어신호(VBLSHF)를 기반으로 복수의 비트 라인들 중 감지 비트 라인들을 프리차지할 수 있다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(120)는 다양한 읽기 모드들을 지원한다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 읽기 커맨드(CMD_rd)에 따라 다양한 읽기 모드들 중 어느 하나의 읽기 모드로 동작한다. 이 때, 불휘발성 메모리 장치(120)는 읽기 모드에 따라 프리차지 제어신호(VBLSHF)를 조절할 수 있다. 따라서, 비트 라인의 프리차지 시간이 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 3은 도 2에 도시된 메모리 셀 어레이를 상세하게 보여주는 회로도이다. 도 2 및 도 3을 참조하면, 메모리 셀 어레이(124)는 복수의 스트링들(STR)을 포함한다. 복수의 스트링들(STR) 각각은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀들(MC1~MCn)을 포함한다. 복수의 메모리 셀들(MC1~MCn)은 스트린 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 직렬 연결된다.
스트링 선택 트랜지스터들(SST) 각각의 일단은 비트 라인들(BLs)과 연결된다. 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)과 연결된다. 접지 선택 트랜지스터들(GST)의 일단들은 공통 소스 라인(CSL)과 연결된다. 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)과 연결된다. 복수의 메모리 셀들(MC1~MCn)의 게이트들은 복수의 워드 라인들(WL1~WLn)과 연결된다.
복수의 비트 라인들(BL1~BLm) 각각은 비트 라인 프라차지 신호(VBLSHF)에 의해 프리차지 전압으로 충전될 수 있다. 예를 들어, 복수의 비트 라인들은 프라차지 스위치(TR_pre)와 연결된다. 프리차지 스위치(TR_pre)는 프리차지 제어신호(VBLSHF)에 응답하여 비트 라인들을 프리차지 전압을 충전할 수 있다.
예시적으로, 제어 로직(121, 도 2 참조)은 읽기 커맨드(CMD_rd)에 따라 프리차지 제어신호(VBLSHF)를 제어할 수 있다. 예를 들어, 읽기 커맨드(CMD_rd)가 제 2 읽기 모드를 가리키는 경우, 복수의 비트 라인들(BL1~BLm) 중 감지 비트 라인들은 프리차지 전압으로 충전될 것이다. 복수의 비트 라인들(BL1~BLm) 중 감지 비트 라인들을 제외한 나머지 비트 라인들은 접지 상태일 것이다.
예를 들어, 제 2 읽기 모드에서, 감지 비트 라인은 짝수 비트 라인들(BL2, BL4, BL6, ...)일 수 있다. 감지 비트 라인을 제외한 나머지 비트 라인들은 홀수 비트 라인들(BL1, BL3, BL5, ...)일 수 있다. 이 때, 짝수 비트 라인들(BL2, BL4, BL6, ...)은 프리차지 전압으로 충전되고, 홀수 비트 라인들(BL1, BL3, BL5, ...)은 접지 상태일 것이다. 이 경우, 제어 로직(121)은 프리차지 제어신호(VBLSHF)를 조절하여 감지 비트 라인들의 프리차지 시간을 단축시킬 수 있다. 예를 들어, 프리차지 제어신호(VBLSHF)의 레벨이 높을수록, 감지 비트 라인은 프리차지 전압으로 빠르게 충전될 것이다. 제어 로직(121)이 프리차지 제어신호(VBLSHF)를 제어하는 방법은 도 8 및 도 9를 참조하여 상세하게 설명된다.
도 4 내지 도 6은 인접 비트 라인의 상태에 따른 감지 비트 라인의 전압변화를 보여주는 그래프들이다. 예시적으로, 도 4 내지 도 6의 X축은 시간을 가리키고, Y축은 비트 라인의 전압(VBL)을 가리킨다. 도 4는 인접 비트 라인이 온-셀 상태(on-cell state)인 경우를 보여주고, 도 5은 인접 비트 라인이 접지 상태(GND)인 경우를 보여주고, 도 6은 인접 비트 라인이 오프-셀 상태(off-cell state)인 경우를 보여준다.
도 4 내지 도 6을 참조하면, 제 1, 제 3, 및 제 5 라인들(L_1, L_3, L_5)은 감지 비트 라인의 전압을 가리킨다. 제 2 라인(L_2)은 온-셀 상태의 인접 비트 라인의 전압을 가리키고, 제 4 라인(L_4)은 접지 상태의 인접 비트 라인의 전압을 가리키고, 제 6 라인(L_6)은 오프-셀 상태의 인접 비트 라인의 전압을 가리킨다.
도 4 및 도 6에 도시된 바와 같이 감지 비트 라인이 프리차지될 때, 인접 비트 라인이 함께 프리차지되는 경우(예를 들어, 인접 비트 라인이 온-셀 상태인 경우 또는 인접 비트 라인이 오프-셀 상태인 경우), 비트 라인들간 캐패시턴스가 작용하지 않기 때문에 감지 비트 라인이 빠르게 프리차지 전압(Vpre)으로 충전된다.
도 5에 도시된 바와 같이 감지 비트 라인이 프리차지될 때, 인접 비트 라인이 함께 프리차지되는 경우(예를 들어, 인접 비트 라인이 접지 상태인 경우), 비트 라인들간 캐패시턴스가 작용하여 감지 비트 라인은 도 4 및 도 6에 도시된 경우와 비교하여 느리게 충전된다. 즉, 인접 비트 라인이 접지 상태인 경우, 감지 비트 라인을 프리차지 전압(Vpre)으로 충전하기 위하여, 도 4 또는 도 6에 도시된 경우보다 긴 프리차지 시간이 요구된다. 예시적으로, 불휘발성 메모리 장치(120)가 제 2 읽기 모드로 동작하는 경우, 감지 비트 라인으로부터 인접한 비트 라인들은 접지상태일 것이다.
도 7은 도 2에 도시된 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 도 2 및 도 7를 참조하면, S110 단계에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 읽기 커맨드(CMD_rd)를 수신할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_rd)의 읽기 모드를 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제 1 및 제 2 읽기 모드를 제공할 수 있다. 읽기 커맨드(CMD_rd)는 제 1 및 제 2 읽기 모드들 중 어느 하나의 동작 모드 정보를 포함할 수 있다. 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_rd)가 제 1 읽기 모드인지 또는 제 2 읽기 모드인지 판별할 수 있다. 예시적으로, 제 1 읽기 모드는 복수의 페이지들 중 어느 하나의 페이지의 전체에 대한 읽기 동작이고, 제 2 읽기 모드는 복수의 페이지들 중 어느 하나의 페이지의 일부 영역에 대한 읽기 동작을 가리킨다.
S130 단계에서, 불휘발성 메모리 장치(120)는 판별 결과를 기반으로 프리차지 제어신호(VBLSHF)의 프리차지 시간 및 오프셋을 조절할 수 있다. 불휘발성 메모리 장치(120)의 프리차지 제어신호(VBLSHF) 조절 방법은 도 8을 참조하여 더욱 상세하게 설명된다.
S140 단계에서, 불휘발성 메모리 장치(120)는 조절된 프리차지 제어신호(VBLSHF)를 기반으로 읽기 동작을 수행한다. 예를 들어, 불휘발성 메모리 장치(120)는 조절된 프리차지 제어신호(VBLSHF)를 기반으로 감지 비트 라인들을 프리차지하고, 선택된 워드라인들에 복수의 읽기 전압들을 순차적으로 인가하여 읽기 동작을 수행할 수 있다.
상술된 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_rd)에 따라 프리차지 제어신호(VBLSHF)를 조절한다. 즉, 수신된 읽기 커맨드(CMD_rd)가 제 2 읽기 모드를 가리키는 경우, 불휘발성 메모리 장치(120)는 프리차지 제어신호(VBLSHF)의 오프셋을 증가시키고, 프리차지 시간을 감소시켜 감지 비트 라인의 프리차지 시간을 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 8 및 도 9는 도 7에 도시된 S130 단계를 설명하기 위한 그래프이다. 먼저 도 8을 참조하면, 프리차지 제어신호(VBLSHF)에 따라 비트 라인 전압(VBL)은 프리차지 전압(Vpre)으로 충전된다. 프리차지 제어신호(VBLSHF)는 프리차지 시간(tPrech)동안 활성화된다. 프리차지 시간(tPrech)은 제 1 및 제 2 구간들(tPrech_1, tPrech_2)로 구성된다. 비트 라인 전압(VBL)은 프리차지 제어신호(VBLSHF)의 제 1 구간(tPrech_1) 동안 증가할 것이다. 예시적으로, 프리차지 제어신호(VBLSHF)의 오프셋(offset)에 따라 비트 라인 전압(VBL)이 프리차지 전압(Vpre)에 도달하는 시간이 조절될 수 있다. 예를 들어, 오프셋(offset)이 클수록, 비트 라인 전압(VBL)이 프리차지 전압(Vpre)에 도달하는 시간은 짧아진다. 즉, 프리차지 제어신호(VBLSHF)의 오프셋(offset)이 클수록 프리차지 시간(tPrech)의 제 1 구간(tPrech_1)이 짧아지고, 비트 라인의 프리차지 시간(tPrech)가 감소할 것이다. 예시적으로, 오프셋(offset)은 제 1 및 제 2 구간(tPrech_1, tPrech_2)의 신호의 레벨차이를 가리킨다.
다음으로, 도 9을 참조하여 읽기 모드에 따른 프리차지 제어신호(VBLSHF)의 조절 방법이 설명된다. 도 9를 참조하면, 불휘발성 메모리 장치(120)는 수신된 읽기 커맨드(CMD_rd)에 따라 프리차지 제어신호(VBLSHF)를 제어할 수 있다. 먼저 제 1 프리차지 제어신호(VBLSHF_a)는 제 1 읽기 모드에 따른 프리차지 제어신호이다. 제 2 프리차지 제어신호(VBLSHF_b)는 제 2 읽기 모드에 따른 프리차지 제어신호이다.
도 3을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(120)가 제 2 읽기 모드로 동작하는 경우, 감지 비트 라인으로부터 인접한 비트 라인들은 접지상태일 것이다. 또한, 도 4 내지 도 6을 참조하여 설명된 바와 같이, 인접 비트 라인이 접지상태일 때, 감지 비트 라인의 프리차지 시간이 다른 경우(예를 들어, 인접 비트 라인이 온-셀 상태인 경우 또는 인접 비트 라인이 오프-셀 상태인 경우)와 비교하여 상대적으로 길 것이다.
즉, 불휘발성 메모리 장치(120)가 제 2 읽기 모드로 동작하는 경우, 불휘발성 메모리 장치(120)는 프리차지 제어신호(VBLSHF)를 제 2 프리차지 제어신호(VBLSHF_b)와 같이 제어할 것이다. 이 때, 제 2 프리차지 제어신호(VBLSHF_b)의 오프셋(offset_b)은 제 1 프리차지 제어신호(VBLSHF_a)의 오프셋(offset_a)보다 크다. 제 2 프리차지 제어신호(VBLSHF_b)의 제 1 구간(tPrech_1b)은 제 1 프리차지 제어신호(VBLSHF_a)의 제 1 구간(tPrech_1a)보다 짧다. 따라서, 제 2 프리차지 제어신호(VBLSHF_b)의 프리차지 시간(tPrech_b)은 제 1 프리차지 제어신호(VBLSHF_a)의 프리차지 시간(tPrech_a)보다 짧다.
상술된 본 발명의 실시 예에 따르면, 인접 비트 라인이 접지 상태인 경우, 불휘발성 메모리 장치(120)는 프리차지 제어신호(VBLSHF)의 오프셋을 증가시키고, 프리차지 시간을 감소시킴으로써, 감지 비트 라인의 프리차지 시간을 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 10은 본 발명의 실시 예에 따른 프리차지 시간 감소 효과를 설명하기 위한 그래프들이다. 예시적으로, 도 10에 도시된 제 1 및 제 2 그룹들(G_1, G_2)은 인접 비트 라인들이 접지 상태인 감지 비트 라인의 전압 변화를 보여주는 그래프이다. 예시적으로, 제 1 그룹(G_1)은 오프셋(offset_b, 도 9 참조) 및 제 1 구간(tPrech_1a, 도 9 참조)이 적용된 감지 비트 라인의 전압 변화를 보여주는 그래프이다. 제 1 그룹(G_1)과 같이 프리차지 제어신호(VBLSHF)의 오프셋(offset)이 증가하는 경우, 감지 비트 라인의 전압은 빠르게 증가한다. 그러나, 일정 시간 이후 감지 비트라인은 과충전될 것이다. 이에 따라, 프리차지 시간(tPrech)의 감소 효과는 미비할 것이다.
제 2 그룹(G02)은 제 1 구간(tPrech_1b, 도 9 참조)이 적용된 감지 비트 라인의 전압변화를 보여주는 그래프이다. 제 2 그룹(G_2)과 같이 인접 비트 라인이 접지 상태인 경우, 프리차지 제어신호(VBLSHF)의 오프셋을 증가시키고, 프리차지 시간(tPrech)의 제 1 구간(tPrech_1b)을 감소시킴으로써 감지 비트 라인이 프리차지 전압까지 충전되는 프리차지 시간(tPrech)을 감소시킬 수 있다. 따라서, 감지 비트 라인의 프리차지 시간이 감소되므로 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 11은 본 발명의 다른 실시 예에 따른 프리차지 제어신호를 보여주는 그래프이다. 도 11을 참조하면, 불휘발성 메모리 장치(120)는 프리차지 제어신호(VBLSHF)의 오프셋(offset), 프리차지 시간(tPrech), 및 기울기(slope)를 제어할 수 있다. 즉, 불휘발성 메모리 장치(120)는 도 8에 도시된 바와 달리, 제 2 프리차지 제어신호(VBLSHF)의 기울기(slope)를 제어할 수 있다. 기울기(slope)는 제 1 구간(tPrech_1)동안 프리차지 제어신호(VBLSHF)가 증가하는 정도를 가리킨다. 즉, 프라치자 제어신호의 기울기가 증가할 경우, 감지 비트 라인이 충전되는 시간이 빨라질 것이다.
불휘발성 메모리 장치(120)가 제 1 읽기 모드로 동작하는 경우, 불휘발성 메모리 장치(120)는 프리차지 제어신호(VBLSHF)를 제 1 프리차지 제어신호(VBLSHF_a)와 같이 제어하고, 불휘발성 메모리 장치(120)가 제 2 읽기 모드로 동작하는 경우, 불휘발성 메모리 장치(120)는 프리차지 제어신호(VBLSHF)를 제 2 프리차지 제어신호(VBLSHF_b)와 같이 제어할 수 있다. 이 때, 제 2 오프셋(offset_b)은 제 1 오프셋(offset_a)보다 크고, 제 1 프리차지 제어신호(VBLSHF_a)의 제 1 구간(tPrech_1a)은 제 2 프리차지 제어신호(VBLSHF_b)의 제 1 구간(tPrech_1b)보다 길고, 제 2 기울기(slope_b)는 제 1 기울기(slope_a)보다 클 것이다.
상술된 본 발명의 다른 실시 예에 따르면, 불휘발성 메모리 장치(120)는 제 2 프리차지 제어신호(VBLSHF_b)의 기울기(slope_b)를 조절함으로써, 감지 비트 라인의 프리차지 시간을 단축시킬 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 12을 참조하면, 불휘발성 메모리 장치(220)는 제어 로직(221), 전압 발생기(222), 어드레스 디코더(223), 메모리 셀 어레이(224), 및 입출력 회로(225)를 포함한다. 제어 로직(221), 전압 발생기(222), 어드레스 디코더(223), 메모리 셀 어레이(224), 및 입출력 회로(225)는 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 12의 불휘발성 메모리 장치(220)는 도 2의 불휘발성 메모리(120)와 달리 메모리 컨트롤러(미도시)로부터 쓰기 커맨드(CMD_wr) 및 쓰기 데이터(DATA)를 수신한다. 불휘발성 메모리 장치(220)는 수신된 쓰기 커맨드(CMD_wr)에 응답하여, 수신된 쓰기 데이터(DATA)를 메모리 셀 어레이(224)에 기입할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 기입된 쓰기 데이터(DATA)의 검증 동작(verify operation)을 수행할 수 있다. 불휘발성 메모리 장치(220)는 검증 동작동안 프리차지 제어신호(VBLSHF)를 선택적으로 조절할 수 있다. 불휘발성 메모리 장치(220)의 동작은 도 13 및 도 14을 참조하여 더욱 상세하게 설명된다.
도 13은 도 12에 도시된 메모리 셀 어레이에 포함된 복수의 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다. 도 14은 도 12에 도시된 불휘발성 메모리 장치의 프로그램 루프를 설명하기 위한 도면이다. 예시적으로, 복수의 메모리 셀들은 멀티-레벨 셀(MLC; Multi Level Cell)일 수 있다. 예시적으로, 복수의 메모리 셀들은 2-bit의 MLC인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들은 SLC, 3-bit MCL, 4-bit MCL일 수 있다.
도 12 내지 도 14를 참조하면, 불휘발성 메모리 장치(220)는 수신된 쓰기 커맨드(CMD_wr), 데이터(DATA), 및 어드레스(ADDR)에 응답하여, 어드레스(ADDR)에 대응되는 메모리 셀들이 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 가지도록 프로그램할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 프로그램 동작을 수행한 이 후, 프로그램된 메모리 셀들의 검증 동작을 수행할 것이다.
이 때, 불휘발성 메모리 장치(220)는 순차적으로 검증 전압을 선택 워드라인에 인가하여, 선택 워드라인과 연결된 메모리 셀들의 데이터를 독출할 수 있다. 불휘발성 메모리 장치(220)는 독출된 데이터 및 수신된 데이터(DATA)를 비교하여, 프로그램 패스 및 페일 여부를 결정할 것이다.
예를 들어, 불휘발성 메모리 장치(220)는 프로그램 동작을 수행한 이 후, 소거 상태(E)의 메모리 셀을 검증하기 위하여 제 1 검증 전압(Vvfy_1)을 인가할 것이다. 이 후, 순차적으로 제 1 및 제 2 프로그램 상태를 검증하기 위하여 제 2 및 제 3 검증 전압들(Vvfy_2, Vvfy_3)을 인가할 것이다. 간결한 설명을 위하여 도 14에 도시된 바와 같이 상술된 프로그램 및 검증 동작을 하나의 프로그램 루프라 하기로 한다. 하나의 프로그램 루프 동작을 수행한 이 후, 불휘발성 메모리 장치(220)는 프로그램 페일된 메모리 셀들에 대하여 다시 프로그램 동작을 수행한다. 불휘발성 메모리 장치(220)는 상술된 프로그램 루프 동작을 반복적으로 수행하여 메모리 셀 어레이(224)에 수신된 데이터(DATA)를 기입할 것이다.
이 때, 프로그램 루프 횟수가 많아질수록 검증된 메모리 셀들의 개수 또한 증가할 것이다. 검증된 메모리 셀들의 검증 동작은 불필요하므로, 검증된 메모리 셀들과 연결된 비트 라인은 이 후 검증 동작에서 접지상태일 것이다. 즉, 프로그램 루프 횟수가 많아질수록 검증된 메모리 셀들의 개수가 증가하고, 이에 따라 프리차지되는 비트 라인의 개수가 감소할 것이다. 다시 말해서, 프로그램 루프 횟수가 기준치 이상인 경우, 프리차지되는 비트 라인으로부터 인접한 비트 라인들이 접지상태일 수 있다. 불휘발성 메모리 장치(220)는 프로그램 루프 횟수가 기준치 이상인 경우, 도 2 내지 도 10을 참조하여 설명된 방법을 기반으로 프리차지 제어신호(VBLSHF)를 제어할 수 있다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치(220)는 프로그램 루프가 기준치 이상인 경우, 프리차지 제어신호(VBLSHF)의 오프셋 및 프리차지 시간을 조절함으로써, 감지 비트 라인의 프리차지 시간을 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 14는 본 발명에 따른 불휘발성 메모리 장치가 적용된 솔리드 스테이트 드라이브(SSD; Solid State Drive)를 예시적으로 보여주는 블록도이다.
도 14를 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. 호스트(1100)는 호스트 인터페이스(1101), 디램(1110), 및 호스트 컨트롤러(1120)를 포함한다.
호스트(1100)는 SSD(1200)에 데이터를 쓰거나, SSD(1200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(1120)는 커맨드, 어드레스, 상태 정보 등의 신호(SGL)를 호스트 인터페이스(1101)를 통해 SSD(1200)로 전송한다. 디램(1110)은 호스트(1100)의 메인 메모리이다. 호스트(1100)는 호스트 인터페이스(1101)를 통해 SSD(1200)와 신호(SGL)를 주고 받을 수 있다. 예시적으로, 호스트 인터페이스(1101)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
SSD(1200)는 호스트 인터페이스(1101)를 통해 호스트(1100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 1202)를 통해 전원을 입력받는다. SSD(2200)는 복수의 불휘발성 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(1220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리 장치들(1221~122n)은 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리 장치들(1221~122n)은 SSD(1200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(1221~122n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(1210)는 호스트 인터페이스(1201)를 통해 호스트(1100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1210)는 호스트(1100)의 커맨드에 따라 해당 불휘발성 메모리 장치에 데이터를 쓰거나 해당 불휘발성 메모리 장치로부터 데이터를 읽어낸다.
보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(1230)는 SSD(1200) 내에 위치할 수도 있고, SSD(1200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1230)는 메인 보드에 위치하며, SSD(1200)에 보조 전원을 제공할 수도 있다.
예시적으로, 복수의 불휘발성 메모리 장치들(1221~122n)은 도 1 내지 도 14를 참조하여 설명된 방법을 기반으로 감지 비트 라인의 프리차지 제어신호를 제어할 수 있다. 복수의 불휘발성 메모리 장치들(1221~122n)은 제어된 프리차지 제어신호를 기반으로 비트 라인들을 프리차지하여 읽기 동작 및 검증 동작을 수행할 수 있다.
도 16은 본 발명에 따른 불휘발성 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 도면이다. 예시적으로, 사용자 시스템(2000)은 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
도 16을 참조하면, 모바일 시스템(2000)은 AP(2100, Application Processor), 네트워크 모듈(2200), 스토리지 모듈(2300), 입력 인터페이스(2400), 및 디스플레이 모듈(2500)을 포함할 수 있다.
AP(2100)는 사용자 시스템(2000)에 포함된 구성 요소들, OS(Operating system) 등을 구동시킬 수 있다. 예시적으로, AP(2100)는 그래픽 엔진, 모바일 시스템(2000)에 포함된 구성 요소들을 제어하는 컨트롤러들 및 인터페이스들을 포함할 수 있다.
네트워크 모듈(2200)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(2200)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(2300)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(2300)은 외부로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(2300)은 스토리지 모듈(2300)에 저장된 데이터를 AP(2100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(2300)은 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash 등과 같은 반도체 메모리 장치로 구현될 수 있다. 예시적으로, 스토리지 모듈(2300)은 도 1 내지 도 14를 참조하여 설명된 불휘발성 메모리 장치를 포함할 수 있다. 스토리지 모듈(2300)에 포함된 불휘발성 메모리 장치는 도 1 내지 도 4를 참조하여 설명된 방법을 기반으로 프리차지 제어신호(VBLSHF)를 제어하여 읽기 및 쓰기 동작을 수행할 수 있다.
입력 인터페이스(2400)는 모바일 시스템(2000)에 데이터 또는 명령어를 입력하는 인터페이스를 제공한다. 예시적으로, 입력 인터페이스(2400)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크 등과 같은 입력 장치들을 포함한다. 디스플레이 모듈(2500)은 AP(2100)의 제어에 따라 이미지, 그래픽 등을 출력할 수 있다.
예시적으로, AP(2100) 및 스토리지 모듈(2200)은 단일 인터페이스를 기반으로 서로 통신할 수 있다. 예를 들어, AP(2100) 및 스토리지 모듈(2200)은 호스트 인터페이스(2110, 2210)를 통해 연결될 수 있다. 예시적으로, AP(2100), 네트워크 모듈(2200), 스토리지 모듈(2300), 입력 인터페이스(2400), 및 디스플레이 모듈(2500)은 인터페이스들(2110, 2210, 2310, 2410)을 기반으로 연결될 수 있다. 예시적으로, 인터페이스들(2110, 2210, 2310, 2410)은 공통 M-PHY 인터페이스를 기반으로 제공될 수 있다. 즉, AP(2100)는 단일 인터페이스를 기반으로 모바일 시스템(2000)에 포함된 구성 요소들을 제어할 수 있다.
도 15는 본 발명에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 15를 참조하면, 불휘발성 메모리 장치(3000)는 3차원 셀 어레이(3110), 데이터 입출력 회로(3120), 어드레스 디코더(3130), 그리고 제어 로직(3140)을 포함한다.
3차원 셀 어레이(3110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 불휘발성 메모리 장치(3000)의 소거 단위를 이룬다.
데이터 입출력 회로(3120)는 복수의 비트 라인(BLs)을 통해 3차원 셀 어레이(3110)와 연결된다. 데이터 입출력 회로(3120)는 외부로부터 데이터(DATA)를 입력받거나, 3차원 셀 어레이(3110)로부터 읽은 데이터(DATA)를 외부로 출력한다. 어드레스 디코더(3130)는 복수의 워드 라인(WLs) 및 선택 라인(GSL, SSL)을 통해 3차원 셀 어레이(3110)와 연결된다. 어드레스 디코더(3130)는 어드레스(ADDR)를 입력받고 워드 라인을 선택한다.
제어 로직(3140)은 불휘발성 메모리 장치(3000)의 프로그램, 읽기, 소거 등의 동작을 제어한다. 예를 들면, 제어 로직(3140)은 프로그램 동작 시에, 어드레스 디코더(3130)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 회로(3120)를 제어함으로 데이터가 프로그램되도록 할 수 있다.
예시적으로, 제어 로직(3140)은 도 1 내지 도 14을 참조하여 설명된 방법을 기반으로 읽기 또는 프로그램 검증 동작을 수행할 수 있다.
도 16은 도 14에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 16을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 20을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 20에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 17은 도 16에 도시된 메모리 블록의 등가 회로도이다. 도 17을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 17을 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1)이 선택된다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 복수의 읽기 모드를 지원한다. 불휘발성 메모리 장치는 읽기 모드에 따라 비트 라인을 프리차지 하기 위한 프리차지 제어신호(VBLSHF)를 제어할 수 있다. 프리차지 제어신호에 따라 비트 라인의 프리차지 시간이 감소되므로, 향상된 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
120 : 불휘발성 메모리 장치
VBL : 비트라인 전압
VBLSHF : 프리차지 제어신호
offset : 프리차지 제어신호의 오프셋
tPrech : 프리차지 시간
tPrech_1 : 제 1 구간
tPrech_2 : 제 2 구간

Claims (10)

  1. 불휘발성 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 읽기 커맨드를 수신하는 단계;
    상기 수신된 읽기 커맨드를 기반으로 읽기 모드를 판별하는 단계;
    상기 판별 결과에 따라, 복수의 비트 라인들과 연결된 복수의 프리차지 스위치들을 제어하는 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하는 단계; 및
    상기 조절된 프리차지 제어신호를 기반으로 상기 복수의 비트 라인들 중 감지 비트라인을 프리차지 전압으로 프리차지하는 단계를 포함하고,
    상기 감지 비트라인은 상기 복수의 비트라인들 중 상기 판별된 읽기 모드에 따라 프리차지되는 비트라인이고,
    상기 프리차지 시간은 제 1 구간 및 제 2 구간을 포함하고,
    상기 오프셋은 상기 제 1 구간의 상기 프리차지 제어신호 및 상기 제 2 구간의 상기 프리차지 제어신호의 레벨 차이인 동작 방법.
  2. 제 1 항에 있어서,
    상기 수신된 읽기 커맨드를 기반으로 읽기 모드를 판별하는 단계는
    상기 수신된 읽기 커맨드가 제 1 읽기 모드를 가리키는지 또는 제 2 읽기 모드를 가리키는지 판별하는 단계를 포함하고,
    상기 제 1 읽기 모드는 풀-페이지 리드 모드이고, 상기 제 2 읽기 모드는 하프-페이지 리드 모드인 동작 방법.
  3. 제 2 항에 있어서,
    상기 수신된 읽기 커맨드가 제 2 읽기 모드인 경우, 상기 감지 비트라인으로부터 인접한 비트라인들은 접지상태인 동작 방법.
  4. 제 2 항에 있어서,
    상기 판별 결과에 따라 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하는 단계는,
    상기 판별 결과에 따라, 상기 수신된 읽기 커맨드가 제 1 읽기 모드를 가리키는 경우, 상기 프리차지 제어신호의 상기 제 1 구간을 제 1 시간으로 조절하고, 상기 수신된 읽기 커맨드가 제 2 읽기 모드를 가리키는 경우, 상기 프리차지 제어 신호의 상기 제 1 구간을 상기 제 1 시간보다 짧은 제 2 시간으로 설정하는 단계를 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 판별 결과에 따라 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하는 단계는,
    상기 판별 결과에 따라, 상기 수신된 읽기 커맨드가 제 1 읽기 모드를 가리키는 경우, 상기 프리차지 제어신호의 오프셋을 제 1 기준값으로 조절하고, 상기 수신된 읽기 커맨드가 제 2 읽기 모드를 가리키는 경우, 상기 프리차지 제어 신호의 오프셋을 상기 제 1 기준값보다 큰 제 2 기준값으로 설정하는 단계를 더 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 제 2 시간의 제 1 구간 및 상기 제 2 기준값의 오프셋을 갖는 프리차지 제어신호를 기반으로 상기 감지 비트라인이 프리차되는 시간은 상기 제 1 시간의 제 1 구간 및 상기 제 1 기준값의 오프셋을 갖는 프리차지 제어신호를 기반으로 상기 감지 비트라인이 프리차지되는 시간보다 짧은 동작 방법.
  7. 제 1 항에 있어서,
    상기 프리차지된 감지 비트라인들의 전압변화를 감지하여 상기 감지 비트라인들과 연결된 메모리 셀들의 프로그램 상태를 검출하는 단계를 더 포함하는 동작 방법.
  8. 복수의 메모리 셀들을 포함하고, 복수의 워드라인들 및 복수의 비트라인들과 연결된 메모리 셀 어레이;
    메모리 컨트롤러로부터 읽기 커맨드를 수신하고, 상기 수신된 읽기 커맨드를 기반으로, 상기 복수의 비트라인들과 연결된 프리차지 스위치들을 제어하는 프리차지 제어신호의 프리차지 시간 및 오프셋을 조절하여 출력하는 제어 로직;
    상기 복수의 비트라인들과 연결되고 상기 제어 로직으로부터 상기 프리차지 제어 신호를 수신하고, 상기 수신된 프리차지 제어 신호를 기반으로 상기 복수의 비트라인들 중 감지 비트라인을 프리차지하는 입출력 회로를 포함하고,
    상기 감지 비트라인은 상기 복수의 비트라인들 중 상기 수신된 읽기 커맨드에 따라 프리차지되는 비트라인이고,
    상기 프리차지 시간은 제 1 구간 및 제 2 구간을 포함하고,
    상기 오프셋은 상기 제 1 구간의 상기 프리차지 제어신호 및 상기 제 2 구간의 상기 프리차지 제어신호의 레벨 차이인 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 읽기 커맨드는 제 1 및 제 2 읽기 모드 중 어느 하나의 동작 모드 정보를 포함하고, 제 1 읽기 모드는 풀-페이지 리드 모드이고, 제 2 읽기 모드는 하프-페이지 리드 모드인 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 읽기 커맨드가 제 1 읽기 모드 정보를 포함하는 경우, 상기 제어 로직은 상기 프리차지 제어신호의 상기 제 1 구간을 제 1 시간으로 설정하고, 상기 읽기 커맨드가 제 2 읽기 모드 정보를 포함하는 경우, 상기 제어 로직은 상기 프리차지 제어신호의 제 1 구간을 상기 제 1 시간보다 짧은 제 2 시간으로 설정하는 불휘발성 메모리 장치.
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