TW201503140A - 用於反及閘快閃記憶體裝置之友善光刻局部讀取電路及其製造方法 - Google Patents

用於反及閘快閃記憶體裝置之友善光刻局部讀取電路及其製造方法 Download PDF

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Abstract

一種包含局部感測電路的快閃記憶體裝置係被提供在具有局部與全域位元線的階層式結構中。該局部感測電路包含讀取與傳送電路，其係被組態以在讀取操作期間內感測與放大讀取電流，其中該放大讀取訊號可經由該局部與全域位元線傳送到全域電路。

Description

用於反及閘快閃記憶體裝置之友善光刻局部讀取電路及其製造方法
本發明係關於一種半導體記憶體裝置。
譬如快閃記憶體的非揮發性記憶體被廣泛地使用於消費性電子產品與儲存應用中，例如，USB(通用序列匯流排)快閃驅動器、可攜式媒體播放器、行動電話、數位照相機等等。兩種共用類型的快閃記憶體包括反或與反及閘快閃記憶體。反或閘快閃記憶體提供一全位址與資料介面，其允許到任何位置的隨機存取，然而，反及閘快閃記憶體基本上提供更快速的拭除與寫入時間、更高的密度與每位元更低的成本。因為許多應用取決於對資料的快速與隨機可存取性，所以以結合反或與反及閘快閃記憶體兩者優點的產品則已被研發。
此一產品的實例係為反及閘快閃記憶體裝置，其具有一嵌入控制器於單一的積體電路(IC)上。以降低的成本 與尺寸，此類型的裝置應用一反及閘快閃陣列以高速來儲存與存取資料。更者，回應指令來控制邏輯存取與寫入到快閃陣列，因而提供具有更大可存取性的介面給資料(例如，相較於反或閘快閃記憶體裝置者)。
在本發明的一項態樣中，提供有一種用於一記憶體裝置的階層式位元線結構，該結構包含：至少一個局部電路，其係被組態以在一讀取操作期間內讀取來自局部位元線的電流；以及至少一個全域電路，其係被組態以在該讀取操作期間內，讀取來自全域位元線的電流；以及至少一個頁面緩衝區，其係被組態以將全域電路所讀取的資料儲存與數位化。
例如，該至少一個局部電路包含一感測單元與連接該局部位元線的一傳送單元。該感測單元包含一局部感測電晶體與一局部讀取控制電晶體，且其中該傳送單元包含一局部傳送電晶體。
在一項實施例中，該感測與傳送單元係被組態，以經由全域位元線將該局部位元線連接到該全域電路。該局部電路係連接到該局部位元線，使得該感測與傳送單元放置在相關於各局部位元線的相反端上。
在另一項實施例中，該局部傳送電晶體之源極、通道或汲極的至少其中一個與該局部讀取控制電晶體、該局部感測電晶體、一全域源極線與一局部位元線串聯連接。例 如，在局部位元線的一寫入操作期間內，寫入資料係從一全域位元線、經過通過該局部傳送電晶體的一電流路徑而傳輸到一局部位元線，且其中該局部感測電晶體與該局部讀取控制電晶體各被關閉，以便避免在該寫入操作期間內的一替代電流路徑。
在另一項實施例中，該記憶體裝置係為一反及閘快閃記憶體單元電晶體，其包含在垂直該晶片表面之一方向中所堆疊的單元，且其中該單元電晶體定義一包含多晶矽的體部。
在另一項實施例中，該記憶體裝置包含一活動層與一多晶閘極層，且其中部份的該活動與多晶閘極層定義在一記憶體單元陣列中的面積，且該至少一個局部電路具有一線與空間圖案，使得各層的該圖案僅僅在一個方向或另個方向中運行。
在本發明的另一項態樣中，提供有一種分開讀取電路結構，包含：一第一階段的讀取電路，其係被組態以在一讀取操作期間內，讀取來自局部位元線的電流；一第二階段的讀取電路，其係被組態以在該讀取操作期間內，讀取來自全域位元線的電流；以及至少一個頁面緩衝器，其係被耦合到第二階段的讀取電路，其中該頁面緩衝器係被組態，以將由第二階段之讀取電路所讀取的資料儲存與數位化。
例如，第一階段的讀取電路包含一局部讀取控制電晶體、一局部感測電晶體與一局部傳送電晶體。該局部讀取 控制電晶體、該局部感測電晶體與該局部傳送電晶體係串聯一全域源極線來連接。
在一項實例中，一局部位元線係使用在該局部位元線之端點上的局部傳送電晶體、經由一全域位元線被預充電，且其中該局部位元線的一資料狀態係使用在該局部位元線之相反端點上的該局部讀取控制與感測電晶體被感測。
在另一項實例中，一電流路徑從一全域位元線流到由該傳送電晶體與該讀取控制電晶體所共享的一源極/汲極面積，然後經過該讀取控制電晶體並且經過該感測電晶體而到該全域源極線。
在本發明的另一項態樣中，提供有一種非揮發性記憶體裝置，包含：至少一個局部電路，其係連接到複數條局部位元線，其中該局部電路包含至少一個電晶體，其係被組態以在讀取操作期間內讀取來自該局部位元線的電流；以及至少一個全域電路，其係連接到複數條全域線，其中該全域電路係經由至少一條全域線與局部位元線被連接到該局部電路。
例如，該至少一個電晶體包含一局部感測電晶體、一局部讀取控制電晶體與一局部傳送電晶體。各局部電晶體係彼此串聯地連接。
在一項態樣中，該記憶體裝置係為一反及閘快閃記憶體單元電晶體，其包含在垂直該晶片表面之一方向中堆疊的單元。
在另一項態樣中，該單元電晶體定義包含多晶矽的一體部。該記憶體裝置包含一活動層與一多晶閘極層，且其中部份的該活動與多晶閘極層定義在一記憶體單元陣列中的面積，且該局部電路具有一線與空間圖案，使得各層的圖案僅僅在一個方向或另一個方向中運行。
1‧‧‧垂直單元支柱
1‧‧‧反及閘快閃單元串
2a‧‧‧局部位元線
2b‧‧‧局部位元線
4‧‧‧全域位元線
5a‧‧‧傳送單元
5b‧‧‧讀取單元
5a‧‧‧局部讀取電路
5b‧‧‧傳送電路
6‧‧‧閂鎖
7‧‧‧字元線
8‧‧‧串選擇線
9‧‧‧接地選擇線
10‧‧‧反及閘快閃記憶體裝置
12‧‧‧全域源極線
13‧‧‧局部源極線
20‧‧‧單元陣列結構
30‧‧‧反及閘快閃方塊結構
35‧‧‧全域電路
40‧‧‧反及閘快閃頁面結構
100‧‧‧反及閘快閃裝置
101‧‧‧第一接點
102‧‧‧第二接點
103‧‧‧第三接點
104‧‧‧第四接點
106‧‧‧單元方塊
200‧‧‧p-井
201‧‧‧N+擴散層
201‧‧‧圖案化活動層
202‧‧‧閘極多晶層
203‧‧‧金屬層
M1‧‧‧局部感測電晶體
M2‧‧‧局部讀取控制電晶體
M3‧‧‧局部傳送電晶體
M4‧‧‧預充電電晶體
M5‧‧‧重設電晶體
M1’‧‧‧全域感測電晶體
M2’‧‧‧全域讀取致能電晶體
M3’‧‧‧全域位元線選擇電晶體
I_a‧‧‧第一電流路徑
I_b‧‧‧第二電流路徑
為了更完整地理解本發明，現在參考結合附圖與詳細說明來產生的以下詳細說明，其中相同的參考數字代表相同的部件。
圖1係為顯示一反及閘快閃單元陣列之元件的一概略圖。
圖2係為該反及閘快閃單元陣列之一結構的一簡化圖式。
圖3係為一個反及閘快閃方塊之結構的一簡化圖式。
圖4係為一個反及閘快閃頁面之結構的一簡化圖式。
圖5係為一反及閘快閃單元電晶體之結構的一簡化圖式。
圖6顯示用於單層單元的臨界電壓分佈圖。
圖7顯示用於多晶層單元的臨界電壓分佈圖。
圖8係為顯示在拭除操作期間內之快閃記憶體單元狀態的概略圖。
圖9係為顯示在程式操作期間內之快閃記憶體單元狀態的概略圖。
圖10係為顯示在讀取操作期間內之拭除快閃記憶體單元狀態的概略圖。
圖11係為顯示在讀取操作期間內之程式化快閃記憶體單元狀態的概略圖。
圖12係為顯示在頁面讀取操作期間內之單元電晶體之偏壓情況的概略圖。
圖13係為顯示單元基板結構的概略圖。
圖14係為顯示在拭除操作期間內之偏壓情況的桌面。
圖15係為顯示在選擇方塊與未選擇方塊之拭除操作期間內之偏壓情況的概略圖。
圖16係為顯示在程式操作期間內之頁面偏壓情況的概略圖。
圖17顯示在程式操作期間內之電壓的時序圖。
圖18係為垂直通道反及閘快閃裝置的概略圖。
圖19係為垂直閘極反及閘快閃裝置的概略圖。
圖20係為根據本發明實施例之反及閘快閃裝置的概略圖。
圖21係為顯示在圖20中所描述之反及閘快閃裝置之友善光刻設計的概略圖。
圖22係為顯示在圖20中所描述之反及閘快閃裝置之垂直結構的概略圖。
圖23與24係為在圖22中所描述之活動層的頂部圖。
圖25與26係為在圖22中所描述之閘極多晶層的頂部圖。
圖27係為反及閘快閃裝置的方塊圖。
圖28係為顯示根據本發明另一項實施例之反及閘快閃裝置的概略圖。
圖29係為根據本發明實施例之讀取操作的時序圖。
圖30與31係為根據本發明實施例之反及閘快閃裝置的概略圖。
一開始應該理解的是，雖然一或多個實施例的例示性實施程序被提供在下文，但是該揭露系統及/或方法則可使用任何數目的技術來實施，不管目前已知或存在。本揭露一點也沒有限制於在下文所顯示的例示性實施程序、圖式與技術，包括在本文中所顯示與說明的該例示性設計與實施程序，但卻連同它們等同物的全部範圍而在該附加申請專利範圍的範圍內被修改。
一般而言，提供具有一嵌入控制器的反及閘快閃記憶體裝置將令人期待，其係可利用反及閘快閃記憶體的速度與效應利益以及反或閘快閃記憶體的可存取性利益。為了此目的，本文中揭露一種反及閘快閃記憶體裝置的實施例，其包含被提供在具有局部與全域位元線之階層式結構的局部感測電路。該局部感測電路包括被組態以感測與放大在相當低位準之讀取電流的讀取與傳送電路，其中該放 大讀取訊號可經由該局部與全域位元線被傳送到全域電路。此外，該等局部電路可被配置，以使得用於各局部位元線的讀取與傳送電路可被放置在相反端上。以此方式，友善光刻配置可被提供以用於設計一具有能夠在讀取操作期間內感測低讀取電流之局部電路的反及閘快閃記憶體裝置。
反及閘快閃記憶體單元陣列的組織
圖1顯示根據本發明實施例之反及閘快閃記憶體裝置10的元件。反及閘快閃記憶體裝置10包含一串(A)、一頁面(B)與一方塊(C)於其反及閘快閃單元陣列中。在一些實施程序中，該反及閘快閃記憶體裝置10包含更少或更多的反及閘單元串、頁面及/或單元方塊。
反及閘單元串的實例首先將相關於盒子〝A〞的陰影部份來說明。一開始，要理解的是，雖然反及閘單元串可被顯示為包含特定數目的記憶體單元(例如，在本實例中的16單元)，但是記憶體單元的數目則可在其他實施程序中改變。簡短而言，記憶體單元的數目等於大於一的任何整數(例如，每一串的單元=n，其中n>1)。因此，就在本文中所揭露的任何已知反及閘單元串而言，此數目會更大(例如，32單元、64單元、128單元等等)或更小(例如，4或8單元)。
如在盒子〝A〞中所示，反及閘單元串包含與複數個記憶體單元電晶體CT(0)、CT(1)...、CT(14)、CT(15)串聯放置的至少一個串選擇電晶體(SST)，SST的端點 (在下文稱為汲極)係連接到位元線。例如，在圖1中，SST的汲極可被連接到表示為BL(j=k)*8-2的位元線，且SST的源極可被連接到最上個記憶體單元CT(15)的汲極。
在盒子〝A〞中的反及閘單元串亦可包含串聯連接於記憶體單元CT(0)-CT(15)與源極線之間的至少一個接地選擇電晶體(GST)。例如，GST的汲極可被連接到最底部記憶體單元CT(0)的源極，且GST的源極可被連接到源極線(SL)或共用SL(CSL)。更者，各記憶體單元CT(0)-CT(15)的閘極可被連接到各別字元線WL(0)...WL(15)，同時SST的閘極可被連接到一串選擇線(SSL)，且GST的閘極可被連接到接地選擇線(GSL)。
為了指定在盒子〝A〞中之反及閘單元串內的方向，朝向SSL的方向在下文被稱為〝汲極方向〞或〝汲極側〞，且朝向GSL的方向在下文被稱為〝源極方向〞或〝源極側〞。除非另外被陳述，否則在本文中所揭露之其他反及閘單元串內的方向將以相同的方式被指定。
在反及閘快閃記憶體裝置10中之頁面的實施例現將相關於盒子〝B〞中的陰影部份來說明。頁面通常被定義為由列位址所定址的最小單元或位元數目。一頁面通常係為可施行一讀取或程式操作的最小單元。
在一些實施例中，一頁面等於被連接到一條字元線的全部單元。不過，在其他實施例中，被連接到一特定字元線的單元可被細分為複數個子群，其係可因此組成每一字元線複數個頁面，其中，在字元線中的各頁面則具有不同 的列位址。倘若複數個位元儲存在一個實體單元內，不同位元會屬於不同頁面，儘管其係被實體地放置在相同單元電晶體中(以及因此連接到相同字元線)。雖然本文中所提出的特定態樣與技術可相關於譬如在圖1中的實施例來說明，其中各字元線對應一頁面，但是要理解的是，本發明不如此受限，因為此類態樣與技術可被應用於任何可適用的實施例。
現在參考在圖1之盒子〝C〞的陰影部份，現將說明一單元方塊的實例。在根據本發明實施例的反及閘快閃記憶體裝置10中，一個單元方塊可組成可施行拭除操作的最小單元。因此，一單元方塊亦可稱為〝拭除方塊〞。
基本上，一單元方塊包含反及閘單元串的全部組件。因此，在譬如於盒子C中所示的單元方塊106中，各反及閘記憶體單元串可共享共用的字元線、接地選擇線與串選擇線。在一些實施例中，該單元方塊106可與其他單元方塊一起排列，以構成一單元方塊陣列。
圖2、3與4各別顯示單元陣列結構20、反及閘快閃方塊結構30、與反及閘快閃頁面結構40的實例。在這些實例中，可假定一列位址係由一方塊位址的n位元以及一頁面位址的m位元所組成。如圖2與3所示，一單元陣列結構20包含2n個拭除方塊，各方塊30則細分為2m個可程式化頁面。更者，各頁面40可分為資料欄與備用欄，如圖4所示。
資料欄定義j-位元組儲存面積，同時備用欄定義可被 使用於錯誤管理功能的k-位元組面積。假設這兩欄組成頁面40，每一頁面40的位元組數目則可表達如下：1頁面=(j+k)位元組。假定一方塊30包含2m個頁面，每一方塊30的位元組數目則可表達如下：1方塊=2m頁面=(j+k)位元組* 2m。因此，假定一單元陣列20包含2n個方塊，那麼在陣列20中的位元組數目則可表達如下：總記憶體陣列尺寸=2n個方塊=(j+k)個位元組* 2m+n。
基礎單元操作
圖5顯示根據本發明實施例之一反及閘快閃單元的結構。反及閘快閃單元電晶體基本上藉由捕捉在浮動節點或閘極中的電子來儲存資訊。在單元電晶體之浮動節點中被捕捉的電子可依據被儲存在該單元中的資料(0或1)將它的臨界電壓修改到不同位準。該單元電晶體的臨界電壓影響該單元電晶體的通道電阻。
在一些實施例中，記憶體單元可儲存兩個邏輯狀態，資料‘1’與資料‘0’，各記憶體單元對應一個位元。就其身份而言，快閃記憶體單元具有對應資料‘1’與資料‘0’之兩個臨界電壓的一個。這些類型的記憶體單元被稱為單層單元(SLC)。在其他實施例中，反及閘快閃裝置的單元可被程式化，以具有超過兩個臨界位準。因此，複數個位元可被儲存在一個實體單元中。這些類型的單元可被稱為多位準單元(MLCs)。一般技藝人士將理解到，本發明的實施例可相等地應用到具有單與/或多晶層單元的反及閘 記憶體裝置(例如，縱使沒有對一個或另一個進行明顯的參考)。
圖6與7各別顯示SLC與MLC的臨界電壓(Vth)分佈圖。如下文所進一步討論地，在拭除與程式操作期間內電壓的變化會導致該拭除與程式化臨界電壓變成在電壓範圍內分佈。例如，在圖6與7中的圖式顯示該等拭除記憶體單元具有範圍從-3V至-1V的負臨界電壓，同時程式化記憶體單元具有範圍從1V至3V的正臨界電壓。
現在參考圖8-11，將說明用於施行拭除、程式(或寫入)、及讀取操作於反及閘快閃記憶體裝置10的技術。基本上，反及閘快閃記憶體單元可使用已知為富爾諾罕(F-N)穿隧的穿隧效應來拭除與程式化。使用F-N穿隧來施行拭除操作的實例將首先相關於圖8來說明。
在拭除操作期間內，該記憶體單元的頂部多晶電極(亦即，頂部閘極)可被偏壓到Vss(接地)，同時該單元體部可被偏壓到拭除電壓(V_拭除)。這會造成浮動狀態，其中該記憶體單元的源極與汲極可被浮動，或者在該源極與汲極包含N+擴散層的情況下(例如，由於從該單元體部到該源極/汲極的接合-順向-偏壓)，它們可被自動地偏壓到拭除電壓(V_拭除)。由於此拭除偏壓情況，在該浮動多晶層(亦即，浮動閘極)中被捕獲的電子(電荷)可經由該隧道氧化物被均勻地發射到該基板。如圖8所示，該拭除單元的單元臨界電壓(Vth)會變負(例如，在-3V至-1V之間)。換句話說，該拭除單元電晶體 係被設定在具有閘極偏壓電壓零伏特(Vg=0V)的開啟狀態(例如，邏輯〝1〞)。
使用F-N穿隧之程式操作的實例現將相關於圖9來說明。一般而言，記憶體單元可藉由施加高電壓到它的閘極而被程式化，同時維持它的源極與汲極端接地。例如，該記憶體單元的頂部多晶層(亦即，頂部閘極)可用程式電壓Vpgm(例如，20V)來偏壓，同時該記憶體單元的基板、源極與汲極可用接地電壓來偏壓(例如，Vss=0V)。該高程式電壓(Vpgm)會感應在該隧道氧化物下的一通道。因為此通道可電連接到源極與汲極，同時連結到地面(Vss=0V)，所以該通道電壓(Vch)亦變成連結到地面。由於該程式與通道電壓之間的差(Vpgm-Vch)，所以來自該通道的電子則可經由該隧道氧化物被均勻地注射到(或者〝隧道化〞)該浮動多晶層(浮動閘極)。如圖9所示，該程式化單元的單元臨界電壓(Vth)會變成正(例如，在1V與3V之間)。換言之，該程式化單元將以閘極偏壓電壓零(Vg=0V)來關閉(例如，邏輯〝0〞)。
一項施行讀取操作的實例現將相關於圖10與11來說明。為了研讀單元資料，該選擇記憶體單元的閘極將被驅動到0V，且該汲極可被偏壓到讀取電壓(例如，Vrd=5V)，同時該選擇單元的源極可被設定在0V。假如該單元係在如圖10所示之拭除狀態(例如，具有負臨界電壓)，該拭除單元將開啟。因此，從該汲極到源極的單 元電流(I單元)將在已知偏壓強況下流動。相較之下，假如該單元係在程式化狀態(具有正臨界電壓)，如圖11所示，它將不會被開啟。因此，在已知的偏壓情況下，沒有任何單元電流將從該汲極流到該源極。
在一些實施例中，感測放大器無法被連接到各位元線。該感測放大器可被組態以感測並且閂鎖單元資料。例如，一拭除單元可藉由該感測放大器被感測為資料‘1’(開啟-狀態)，同時一程式化單元可由該感測放大器被感測為‘0’(關閉-狀態)。
頁面讀取
在頁面讀取操作期間內的偏壓情況現將相關於圖12-14來說明。在圖12中，選擇字元線可被設定在0V，同時未選擇字元線SSL與GSL可被偏壓到讀取傳送電壓(V讀取)，其係充分高到使得各未選擇單元電晶體在無論它的程式化狀態之下皆具傳導性(例如，假如Vth為正或負)。此外，共用源極線(CSL)可被設定成接地。由於讀取偏壓情況，該選擇單元的電壓臨界值(Vth)可決定單元電流(I單元)。此單元電流(I單元)可藉由在一頁面緩衝器中的位元線感測放大器所感測，且全部頁面隨後可被並聯地讀取。為了在不受干擾下使讀取操作運行，該源極線(SL)應該在沒有藉由該等單元電流的任何修改之下被牢固地連結到地面。
在反及閘快閃中的方塊拭除
圖13顯示根據本發明實施例之反及閘快閃裝置10之單元陣列基板的結構。該單元體部可由一袋形P-井來形成，其係會與該晶片的p-基板隔離。圖14與15顯示在拭除操作期間內的典型偏壓情況。
如圖14所示，該單元體部可被偏壓到相當高的拭除電壓(例如，V_拭除=18-20V)，同時在該選擇方塊中的浮動位元線與源極線(SL)可經由該串選擇線(SSL)與地面選擇線(GSL)電晶體的順向偏壓源極/汲極接合而被夾到V_拭除-0.6V。同時，在該選擇方塊中的全部字元線(WL0-WL15)可被偏壓到0V，SSL與GSL則被偏壓到拭除電壓(V_拭除)。依次地，在該選擇方塊內的全部單元則可由F-N穿隧所拭除，如先前所說明地。
不過，由於該記憶體陣列的配置，沿著相同字元線的全部單元均可接收相同的高拭除電壓。更具體地，由於在該選擇方塊中之單元的源極/汲極/基板會被電性連接，所以該等單元的基板可被偏壓到拭除電壓(V_拭除)，該拭除操作可發生在整個方塊上。在本情況中，最小的可拭除陣列尺寸將是一方塊。結果，假如該未選擇記憶體單元的臨界電壓(Vth)非故意移動的話，干擾事件會發生(例如，導致邏輯狀態中的變化)。
由於拭除操作以方塊為基礎來施行，所以應該進行特定測量，以避免在共享相同單元基板之未選擇方塊中之記憶體單元的拭除。在一些態樣中，自動升壓禁止計畫可被 使用，其中一電壓可被施加，使得在未選擇方塊中的全部字元線能夠在拭除操作內浮動。依次地，經過該基板與字元線的該串聯電容會被耦合。在該基板與字元線之間的電容耦合會造成升壓效應，其中在未選擇方塊中的浮動字元線能夠升到接近拭除電壓(V_拭除)或高到足夠禁止F-N穿隧的其他位準，該確切值取決於該耦合率(當該單元陣列的基板被驅動到V_拭除時，該字元線位準則上升到大約V_拭除的90%)。在該未選擇方塊中之字元線的升壓電壓可減少在該單元基板與字元線之間的電場。結果，在未選擇方塊中之記憶體單元的拭除可被避免。在本文中所說明的偏壓情況係被使用於實例，而且變化可存在。
頁面程式&程式禁止
如先前所討論地，單一單元的程式操作必需施加一高程式電壓(Vpgm)到控制閘極，然而在該單元電晶體之隧道氧化物下的通道電壓(Vch)則可連結到接地位準(例如，Vss=0V)。意圖在程式操作期間內被程式化的單元在下文中可被稱為〝程式單元〞或〝選擇單元〞。意圖被程式化之單元所屬的一串可在下文中被稱為〝選擇串〞或〝程式串〞，而且被連接到此類串的位元線在下文中被稱為〝程式位元線〞或〝選擇位元線〞。反之，其中單元沒意圖被程式化的串在下文中可被稱為〝未選擇串〞或〝程式禁止串〞，而且被連接到此類串的位元線在下文中可被稱為〝程式禁止位元線〞或〝未選擇位元線〞。
根據一些實施程序，在上文所說明的該程式操作計畫可被延伸到屬於一個方塊的整個頁面與串。在此類實施程序中，根據本發明實施例的方法可被使用於在程式操作期間內施加一必要的偏壓情況。更者，一通道自動升壓程式禁止計畫亦可被使用來確保沒有任何單元被不注意地程式化。例如，沒意圖被程式化的單元屬於未選擇串，然而卻可連接到選擇字元線。因此，當一程式電壓被施加時(Vpgm)，這些單元的控制閘極可變成以該程式化電壓(Vpgm)來偏壓。
一種使用該通道自動升壓程式禁止計畫來施加該必要偏壓情況到選擇單元的實例將相關於圖16來說明。如上文所討論，一程式電壓(Vpgm)可經由欲被程式化之選擇單元所連接到的該字元線而被施加到一選擇單元的該控制閘極。為了簡短起見，此字元線在下文中可被稱為〝選擇位元線〞。該選擇串的該串選擇電晶體(SST)可被開啟，施加到該串選擇線(SSL)與該接地選擇電晶體(GST)的Vcc電壓則會被關閉。以資料〝0〞被程式化之選擇單元的位元線電壓可被設定成Vss=0V。
因此，經由此特定串所連接到的程式化位元線與SST以及經由該選擇單元之汲極側上的該串聯連接單元電晶體(亦即，在該選擇單元與SSL之間)，該接地位準電壓(Vss)可被供應到該選擇單元的通道。這些〝汲極側〞單元可呈開啟狀態，一傳送電壓(V傳送)則可被施加到它們的控制閘極，以能夠在該通道電壓上(Vss)傳送。
為了與程式禁止情況(在下文說明)有關的原因，源極側單元亦可被開啟，傳送電壓(V傳送)則施加到它們的控制閘極。一連續通道隨後可被形成，其係從該位元線至該選擇單元(以及超過)，其具有被偏壓到零的一通道電壓(Vch=0V)。當一程式電壓(Vpgm)被施加到一選擇單元之閘極時，在閘極與通道位準電壓之間的大電位差會導致電子到該浮動閘極內的F-N穿隧。
就程式禁止單元(亦即，應該停留在具有資料邏輯‘1’之拭除狀態的單元)與程式禁止串而言，該連接的程式禁止位元線可被設定成禁止電壓Vcc。就程式禁止而言，位元線位準電壓Vcc最初可將經過該開啟SST電晶體的相關通道預充電，其閘極當它被連接到相同SSL時係以Vcc來偏壓，其係亦可開啟程式串的SST電晶體。該耦合通道電壓隨後上升，而且一旦它達到大約Vcc減Vth(Vth係為SSL電晶體的臨界電壓)，SST電晶體則會關閉，且該程式禁止串的該串通道則變成一浮動節點。
一旦該單元串的字元線在程式操作期間內上升(例如，當該選擇字元線上升到該程式電壓(Vpgm)以及當該未選擇字元線達到該傳送電壓(V傳送)時)，通過該控制閘極、浮動閘極、通道與主體的串聯電容係被耦合，且該通道電位(Vch)可被自動地升壓到超過Vcc-Vth(SSL)的預充電位準。更者，在該選擇單元之源極側上的字元線亦可上升到傳送電壓(V傳送)以參與通道升壓。在一些情況中，該浮動通道電壓可上升到閘極電壓的 大約80%。因此，在設定在大約15.5-20V的程式電壓(Vpgm)與設定在大約10V的傳送電壓(V傳送)被施加到控制閘極的情況中，程式禁止單元的通道電壓可被升壓到大約8V。結果所產生的高通道電壓隨後可避免在該程式禁止單元中的F-N穿隧。
圖17係為顯示在程式操作期間內之電壓變化的時序圖。T1指示其中記憶體單元之閘極、SSL與GSL被偏壓至0V的初始狀態，同時用於程式化單元與禁止單元之程式化的位元線電壓則可被施加。如在該時序圖中所示，在時期T2期間內，用於資料‘1’的位元線係被偏壓至Vcc且SSL會上升到Vcc。在時期T3，電壓位準會被維持，直到下一時期T4，在該點，全部位元線會開始上升。在T5，該選擇的字元線會被驅動至程式電壓(Vpgm)，而且該未選擇的字元線會被驅動至傳送電壓(V傳送)。在時期T6內，該選擇的字元線開始下降，直到達到0V，同時該未選擇的字元線與SSL不會下降到0V，直到最後時期T7。
在圖17中所示的電壓位準轉變係被提供，以說明一般順序的事件，其係並且不意圖限制具體的時序關係。例如，在其他實施程序中，此時序圖的很多變化均是可能的，譬如那些其中可施加複數脈衝給程式與傳送電壓(Vpgm與V傳送)者。熟習該項技術者將理解到，使用於拭除、讀取與程式操作的電壓與其他值可依據種種因子，譬如記憶體單元的設計與製造參數。因此，雖然本文 中所揭露的特定實施例與在圖17中所產生的時序圖有關，但是要理解的是，本發明實施例不受限於任何特定的時序程式計畫。
垂直單元電晶體
減少每一資料位元之製造成本的希望已經驅動反及閘快閃工業減少單元電晶體的尺寸。由於光刻工具所加諸的限制與減少該實體電晶體尺寸的限制，計畫已經被提出，其中反及閘單元係堆疊在垂直該晶片表面的方向中。以此方式，每一資料位元的有效晶片面積則可在不需要依賴單元電晶體尺寸中的實體減少之下被減少。
與堆疊反及閘快閃電晶體單元有關的額外細節將相關於圖18與19來說明。從幾何觀點，兩種不同類型的堆疊反及閘裝置可存在。圖18顯示第一類型，其中單元串在垂直該晶片基板的方向中運行，其中屬於相同串的單元係被垂質地堆疊在彼此的頂部上。根據本第一類型的垂直反及閘單元架構在下文中被稱為〝垂直通道反及閘〞或〝VC NAND〞。
圖19顯示其中單元串在平行該晶片基板之方向中運行的第二類型，其中屬於相同串的單元係在平行該晶片表面的方向中對準(例如，如在習知的反及閘單元中)，但是不同串可垂直堆疊於彼此頂部上。根據本第二類型的垂直反及閘單元架構在下文中可被稱為〝垂直閘極反及閘〞或〝VG NAND〞，不管關於該單元電晶體之內部結構的 具體細節。
在本發明的實施例中，可假定反及閘單元電晶體包含在p-型(或未摻雜)基板上的n-通道電晶體。不過，這並非必要條件。例如，在本文中所揭露的實施例將可同樣地被應用，假如n-與p-型雜質被互換以便形成p-通道電晶體於n-型基板上(或者假如該基板包含未摻雜的矽)。
高串電阻/低讀取電流
就在反及閘快閃記憶體裝置中的讀取操作而言，那裡通常存在著一種於讀取電流(I_讀取)、位元線電容(C_bl)與評估時間(t_val)之間的關係。假定該讀取電流(I_讀取)在讀取操作期間內粗略地維持固定，該評估時間則可從以下方程式得到：t_val=C_bl*(V1-V2)/I_讀取，其中V1係為在該位元線被放電經過該等單元串以前的事先放電位元線電壓，且V2係為其中該資料被評估的下降位元線電壓(例如，在該選擇單元電晶體被開啟且一串電流流動的情形中)。
在以上方程式中之該等參數的典型值包括C_bl=2pF，I_讀取=50nA以及在V1與V2之間大約200mV的差。以這些值，該評估時間(t_val)大約是8μs。可看見的是，該評估時間將隨著與讀取電流減少的相同(或實質相同)因子來增加。就堆疊的反及閘快閃單元而言，該讀取電流可被期待下降到在習知反及閘快閃裝置中之該位準 以下很遠(例如，在10ns以下)。
有種種因子可解釋垂直反及閘裝置比習知(例如，非堆疊)反及閘裝置通常具有更低串電流的原因。例如，用許多的垂直反及閘裝置，該單元電晶體的體部包含多晶矽。在一些垂直通道(VC)反及閘裝置中，此多晶矽體部係以一薄膜在介電值上來製造。除了多晶矽通道的高電阻以外，該串電阻係與該串長度成正比。就垂直通道(VC)反及閘裝置而言，該串長度無法被自由修改，因為該堆疊數目經常是驅動成本降低的主要原因。因此，該串長度令人期待可隨著各新生代來增加。
上文所說明之原因的組合可當密度增加時導致非常低的電流值(例如，或許不可分辨)或者可導致評估時間增加到超過一可接受位準。例如，假如在先前實例中，讀取電流(I_讀取)被假定為10nA，那以上的方程式則將產生大約40μs的評估時間。假如該堆疊高度(以及因此該串長度)在下一代的反及閘裝置中變兩倍，這將產生大約80μs的評估時間。因此，每逢密度變兩倍，評估時間則可變兩倍。在某點上，該讀取電流甚至可下降到該位元線漏電流位準以下，並且因此變成不可分辨。
階層式讀取結構&反及閘快閃讀取電路
在一些實施程序中，可使用來讀取在記憶體裝置中的小單元訊號之解法，其依賴藉由使用一分段或階層式資料線結構之寄生位元線電容的減少。具有這種解法的問題係 為晶片面積基本上增加了由使用以讀取該小單元訊號之局部感測電路所佔有的空間。更者，局部感測電路難以用友善光刻的方式來佈局(例如，相較於規則的單元圖案)，尤其假如該等電路必須在由該位元線節距所限制的空間中被設計。
雖然共用(例如，平面、非堆疊)的反及閘快閃裝置會受到低讀取電流，但是階層式讀取電路結構典型上不會被使用於反及閘快閃裝置。在共用反及閘快閃裝置中，低讀取電流可被容忍的一個原因係為，面積效應通常優先於讀取存取時間產生，其係仍維持在一可容忍的範圍內。因此，在共用的反及閘快閃裝置中，讀取電流位準不會如此低，以便使得一階層式讀取結構為必要或值得做。不過，此概念則可被應用在其他類型的記憶體裝置中。
在DRAM記憶體中，例如，小量的單元電荷會改變低電容局部位元線的電壓位準，其係可由局部位元線感測放大器所感測。儲存在位元線感測放大器中的資料隨後可經由具有許多更高電容的全域資料線被讀出。如先前所提及，具有這些類型解法的問題係為，該局部感測電路所佔有的空間會增加晶片面積。另一問題係為局部感測電路通常難以設計。更者，用於其他記憶體類型(亦即，DRAM)的階段式讀取電路，其係基本上並非有足夠的空間效應，以便應用於反及閘快閃裝置。
並聯讀取電流路徑
在另一種解法中，反及閘單元串可提供具有獨立可控制的雙閘極，在讀取操作期間內，前閘極的功能如同儲存單元，且後閘極的功能如同傳送閘極。因為後閘極不會儲存資料於浮動節點中(以及因此不具有增加的臨界電壓)，所以該施加的傳送電壓則可更有效地控制在開啟狀態中的反轉通道，並且因而在讀取操作期間內提供一低電阻路徑。不過，此類型的解法依賴在單元結構與技術中的基本變化，而且因此，在本發明的各種實施程序中並不實用。
階層式讀取結構的面積效應&友善光刻佈局
隨著堆疊單元之使用率的增加，低讀取電流的問題預期會惡化。如上文所討論，讀取電流值可下降在共用反及閘快閃裝置之位準以下，而且或許輕到能夠變得無法分辨。既使無法分辨，這可造成讀取時間增加許多數量級。因此，本發明實施例的目標係為一種在記憶體裝置中提供低讀取電流位準的解法，同時也提供一種面積效應、友善光刻的佈局給堆疊的反及閘快閃裝置(例如，在圖1中的裝置10)。這些與其他實施例將相關於圖20-29而在下文被進一步說明。
在一項實施例中，一局部讀取/傳送電路可被提供在包含局部與全域位元線的階層式位元線結構中。局部讀取/傳送電路可連接到局部位元線，以為了譬如在讀取操作期間內感測與放大小讀取電流。該局部讀取/傳送電路亦 連接該局部位元線與該等全域位元線，以為了譬如在讀取操作期間內傳送放大的讀取訊號，將預充電電壓從該全域位元線傳遞到局部位元線，以及在寫入操作期間內將資料位元從該全域位元線傳輸到該局部位元線。更者，其電路與組件的組態與佈局可被設計，以將晶片面積最佳化並且增強可製造性。這些與其他特徵將相關於圖20-29而在下文被進一步說明。
圖20顯示實施本發明原理之反及閘快閃裝置100之階層式位元線結構的計畫。簡短而言，反及閘快閃裝置100包含被電性連接與配置以定義一局部讀取/傳送電路的組件，其係以友善光刻方式來設計。更者，在特定實施程序相關於垂直堆疊反及閘快閃記憶體裝置來說明的同時，要理解的是，本發明不會如此被限制。例如，假如就任何原因而言，共用(非堆疊)反及閘快閃記憶體裝置(或類似物)遭受其中讀取電流可下降到可容忍位準以下的問題，那麼在本文中所說明的技術則可合併此類記憶體裝置，以感測更低的讀取電流。
一般而言，反及閘快閃裝置100可類似在上文所說明的記憶體裝置來組態(例如，在圖1上的裝置10)。例如，反及閘快閃裝置100包含一或多個反及閘快閃單元串1，其包括儲存單元、串選擇電晶體與接地選擇電晶體。如在圖20中所示，串1的閘極端可被連接到字元線7、串選擇線8與接地選擇線9。此外，串1的源極可被連接到局部源極線13，其係可如在一些共用的反及閘快閃裝 置中被永久地接地。串1的汲極可被連接到局部位元線2a與2b，位元線2a與2b則連接到在各端上的局部讀取/傳送電路(只有一個端點顯示於圖20中)。
在一項實施例中，各局部讀取電路包含兩個次單元，譬如傳送單元5a與讀取單元5b。在其他實施程序中，傳送與讀取單元5a與5b可被配置在所示的相對側上。讀取單元5b包含局部感測電晶體M1與局部讀取控制電晶體M2，同時傳送單元5a包含局部傳送電晶體M3(例如，以用於預充電局部位元線與程式化)。該局部感測電晶體M1的閘極端係被連接到局部位元線2b。該局部讀取控制電晶體M2的閘極端可被連接到讀取致能訊號線(RE1)，同時該局部傳送電晶體M3的閘極端係被連接到選擇訊號線(SEL1)。因此，該三個電晶體M1、M2、M3可被串聯連接，以定義一局部讀取/傳送電路。
進一步在下文相關於圖28的討論，額外的電晶體可被提供以定義一全域讀取/傳送電路。不過，要理解的是，在各種實施程序中，可提供或多或少個電晶體。更者，在本文中所說明的電晶體包含n-型金屬氧化物半導體(NMOS)電晶體的同時，本發明不限於任何特定類型的電晶體。更者，其他實施程序可使用更多或更少的電路(或其組件)，以施行在本文中所說明的操作。
在一些實施程序中，全域位元線4可被連接到在各側上的局部位元線2a與2b，譬如經由一接觸節點102且經由該傳送與讀取單元5a與5b。依據局部電晶體M1、M2 及/或M3哪些個在開啟狀態，兩平行、交替的電流路徑可存在。如圖20所示，第一電流路徑(I_a)可存在於傳送單元5a，同時第二電流路徑(I_b)可存在於讀取單元5b。在讀取操作以前，局部位元線2a可經由第一電流路徑(I_a)被預充電。同樣地，在讀取操作以前，局部位元線2b可經由位於局部位元線2b之相反端上之傳送單元的類似電流路徑而被預充電(在圖式中沒有顯示)。在寫入操作期間內，資料位元可從全域位元線4、經由第一電流路徑(I_a)而被傳輸到局部位元線2a。
依據該局部感測電晶體M1是否開啟或關閉，預充電全域位元線4可在讀取操作期間內、經由第二電流路徑(I_b)被放電到全域源極線12。在讀取操作期間內，局部感測電晶體M1可依據被讀取的資料位元而被開啟或關閉。例如，假如局部位元線2b被放電經過一選擇單元串，在該選擇單元中則具有對應資料，那麼M1則會關閉。另一方面，假如局部位元線2b不會被放電經過一選擇單元串，在該選擇單元中具有對應相反資料，那麼M1則會開啟。
雖然在讀取操作期間內之開啟電流的準確值依據所使用的技術與該等單元中的儲存資料，但是相較於該等單元串，局部感測電晶體M1的電流操縱性能則會明顯更高。這是因為該局部感測電晶體M1可在單晶晶片基板上被製造，而非串聯複數個電晶體來放置(如該等單元串的情況)。典型的感測電晶體(M1)電流係在大約1μA的範 圍中，然而在最差情況中的串電流(例如，具有資料‘0’被寫入到全部單元的串)係在大約10nA的範圍中。
在一些實例中，局部位元線2a與2b基本上具有範圍在大約100fF的電容，然而全部位元線4基本上具有大約2pF的電容。假定當評估時，局部位元線2a、2b與全域位元線4(資料‘0’與‘1’)之間的電壓差大約是200mV，所以這可產生第一感測階段用的評估時間2μs與第二感測階段用的評估時間0.4μs，亦即，使用先前所提到的方程式(t_val=C_bl*(V1-V2)/I_讀取)。另一方面，假如如在共用(非堆疊)反及閘裝置中，該資料僅僅使用一個感測階段來感測，相同的方程式則將產生評估時間40μs。
圖21顯示在圖20所示之反及閘快閃裝置100的友善光刻佈局。要注意的是，為了簡短起見，該等垂直單元本身並沒有任何詳細結構被顯示於圖21中，因為這些細節可依據所選擇的單元技術而大幅地變化。更確切地說，該等垂直單元通常以圓圈與支柱來顯示，然而，譬如矽體單元、閘極介電質或閘極層的內部元件則沒有被顯示於該等圓圈或支柱內。同樣地，字元線亦不會被顯示於圖21中。
根據圖21所示的佈局，反及閘快閃裝置100包含圖案化活動層201、閘極多晶層202、金屬層203與垂直單元支柱1。此外，一或多個接點或連接器可被提供。例如，第一接點101可連接局部位元線2(例如，在圖20中的2a、2b)與該局部傳送電晶體M3的源極/汲極。第 二接點102可連接到全域位元線4(沒有顯示於圖21中)，且第三接點103可連接局部感測電晶體M1的閘極與局部位元線2。第四接點104可連接全域源極線12與該單元區域的基板以及局部感測電晶體M1的源極。在一些實施程序中，全域源極線12可由該閘極多晶層202所形成。
熟習該項技術者將理解到，在圖21中所示的佈局包含友善光刻線與空間圖案(例如，各層圖案僅僅在一個方向或另一個方向中運行)。此外，可以看見的是，此佈局提供一種使局部讀取/傳送電路剛好放入一個位元線節距的習知解法。例如，藉由安排電晶體M1、M2、M3，譬如在圖20與21中所示，一有序線與空間佈局則可被提供，其係最佳化整個單元面積。
圖22顯示在圖20所示之反及閘快閃裝置100之垂直結構的實施例。如同圖21，為了簡短起見，該等垂直單元的詳細結構不會被提供在圖22中。反及閘快閃裝置100可在具有N+擴散層201的p-井200上被製造。在本實施程序中，反及閘單元係以N+擴散層201上直的支柱1來形成(例如，如在一些垂直的反及閘單元技術中)。因此，該等單元的擴散局部源極線13以及該全域源極線12可形成一共用接地節點。如先前所說明地，全域源極線12可由閘極多晶層202所形成，且第四接點104可連接此源極線12與N+擴散局部源極線13。
現在參考圖23-26，將從光刻觀點說明一種製造製 程。圖23顯示其中活動層201以線與空間圖案被圖案化的一步驟。圖24顯示其中該活動層201的活動線與空間圖案被修整以將該等單元的局部位元線節點與該源極線節點隔離的一步驟。雖然這些步驟係被分開地顯示於圖23與24中，但是假如該光刻製程允許的話，該圖案化與修整步驟則可被組合(例如，以節省空間)。
圖25顯示其中該閘極多晶層202以線與空間圖案被圖案化的一步驟。圖26顯示其中閘極多晶線202與空間圖案被修整以將該等感測電晶體的閘極節點彼此隔離的一步驟。如同活動層201，假如該光刻製程允許的話，在圖25與26中所示的圖案化與修整步驟可被組合。
圖27係為顯示反及閘快閃裝置100之實施例的方塊圖，其包含局部與全域電路。特別地，裝置100(例如，譬如圖20中所示)包含經由全域位元線4被耦合到全域電路的局部讀取/傳送電路(5a、5b)。該等全域電路包含至少一個頁面緩衝區及/或其他適當的全域讀取電路。更者，局部與全域位元線(2a、2b與4)可被選擇性地耦合到將在局部讀取/傳送電路(5a、5b)中之特定電晶體啟動的讀取與選擇訊號(RE1與SEL1)。此外或替代地，反及閘快閃裝置100包含至少一個方塊解碼器，其係被組態以譬如用字元線、串選擇線與接地選擇線可被解碼的類似方式來解碼訊號(例如，RE1與SEL1)。除了別的以外，在圖27中所示的佈局允許各局部位元線2a與2b的局部讀取電路5a與傳送電路5b放置在相對端上 (亦即，從各位元線的觀點)。
圖28顯示在圖27所示之局部/全域電路與局部/全域位元線的概略圖。在本概略圖中的反及閘快閃裝置100類似在圖20中所示者，除了在圖28中的反及閘快閃裝置包含定義全域電路35的第二階段感測單元以外。除了包括至少一個頁面緩衝區以外(例如，見圖27)，該全域電路35包括至少三個電晶體M1’、M2’與M3’，其具有類似M1、M2與M3的功能。因為相較於局部電路5a與5b，對於晶片面積的限制不會與對全域電路35的關心一樣多，所以電晶體M1’、M2’與M3’可被不同地對準。在圖28中，例如，全域電晶體M1’、M2’與M3’係配置在全域位元線4所延伸的相同側上，然而該局部讀取與傳送電晶體M1、M2與M3則配置在局部位元線2a與2b的相反側上。
根據一項態樣，全域電晶體係以全域感測電晶體M1’、全域讀取致能電晶體M2’與全域位元線選擇電晶體M3’來組態。更者，全域電路35包含被組態以選擇性接收預充電訊號(PRE)的預充電電晶體M4，而且一重設電晶體M5係被組態以選擇性接收重設訊號(RESET)。如圖28所示，重設電晶體M5係被耦合到閂鎖6，其係以交叉耦合的反相器來實施。
一種根據實施例來施行讀取操作的方法將相關於圖28以及在圖29中所示的時序圖來說明。在時間t1，串選擇訊號(SSL)可被接收以選擇欲被讀取之該方塊串。此 外，預充電過程會被啟動，其中，藉由開啟該預充電電晶體M4、該局部位元線傳送電晶體M3與該全域位元線選擇電晶體M3’，全域位元線(GBL)與局部位元線(LBL)可被預充電到Vcc。這可藉由將預充電訊號(PRE)通信到預充電電晶體M4、將第一選擇訊號(SEL1)通信到該局部位元線傳送電晶體M3以及將第二選擇訊號(SEL2)通信到該全域位元線選擇電晶體M3’來得到。這些單元電晶體的閘極可藉由施加一讀取傳送電壓(V_傳送)到未選擇單元的字元線以及適當的讀取電壓(V_讀取)到選擇單元的字元線而被偏壓(例如，如同共用的反及閘快閃記憶體裝置)。
該預充電過程在時間t2結束，其中預充電訊號(PRE)可被通信以關閉該預充電電晶體M4，且選擇訊號(SEL1與SEL2)可被通信以關閉該全域位元線選擇電晶體M3’與該局部位元線傳送電晶體M3。更者，藉由施加適當高電壓於該選擇方塊的全域源極線(GSL)上，該選擇串的接地選擇電晶體可在此時間被開啟(例如，如同共用反及閘快閃記憶體裝置)。接著，第一評估時間(Δt_val1)可發生，其中LBL會發展，例如，局部位元線可或不可依據該單元資料(資料0或資料1)被放電經過該選擇串。因此，該局部感測電晶體M1將依據LBL位準被開啟或關閉。
在時間t3，讀取訊號(RE)可被通信，以開啟該局部讀取控制電晶體M2。接著，第二評估時間(Δt_val2) 可發生，其中GBL位準會發展，例如，該全域位元線依據該單元資料/局部位元線位準可或不可放電經過該局部感測電晶體M1。在時間t4，選擇訊號(SEL2)可被通信以開啟該全域選擇電晶體M3’，其中GBL的電壓位準可被傳遞到感測節點(SO)。依次地，全域感測電晶體M1’可依據該全域位元線位準被開啟或關閉。在時間t5，讀取訊號(RE2)可被通信以開啟該全域讀取致能電晶體M2’，其中該讀取資料可從SO被傳遞到該頁面緩衝區閂鎖6。該讀取操作隨後可在t5結束。
在一項實施例中，反及閘裝置100以類似那些由其他記憶體裝置所施行的方式來施行讀取及/或其他操作(例如，拭除與程式)。不過，根據本文中所揭露實施例的反及閘裝置100包含可被開啟或關閉的局部讀取/傳送電晶體。在寫入(或程式)操作期間內，例如，該局部讀取致能電晶體M2可在該操作的全部時間上關閉，同時該局部傳送電晶體M3可在全部時間上維持開啟。替代的寫入順序亦可在一些實施程序中被使用，譬如其中在使用方塊解碼結構(例如，圖27中的解碼器)的寫入操作期間內，M3可僅僅被開啟，以用於所選擇的單元方塊。
替代性單元技術/金屬線
在一些實施例中，反及閘裝置100的閘極多晶層202(在圖22中所示)可被使用來實施全域源極線12。因為在此情況中，閘極多晶層202無法被使用當作電晶體閘 極，所以它可依據所使用的製程技術，由其他適當的金屬線來替代。此類實施例的實例可在圖30與31中被看見。如同圖20與21，為了簡短起見，該等垂直單元的詳細結構不會被提供在圖30與31中。
在圖30與31中的實例可應用於技術，其中單元串為U-型而且專屬的金屬層可用於該單元源極線13。此層亦可被使用於全域源極線12。根據一些實施程序，局部(單元)源極線13與全域源極線12均不會被連接到任何擴散基板層。同樣地，該局部讀取電路的活動圖案係以島的形狀出現。
雖然可以看見的是，在本文中所揭露的實施例係被設計成具有面積效應與友善光刻，以便剛好放入一個位元線節距，但是熟習該項技術者將理解，在不背離本發明的精神與範圍之下，可進行額外的測量，以增強反及閘裝置的可製造性。例如，可能會有其它的實施程序，其中讀取/傳送電路(5a、5b)可在複數條局部位元線之間共享。
此外或替代地，並非放置一局部位元線的全部局部感測電晶體於一條線中，而是該等局部電晶體以交替(交錯)的圖案來放置，例如，以減緩剛好將該像島之閘極圖案放入一條位元線節距的負擔。更者，雖然該全域感測電路在該等圖式中被顯示為包含一或多個頁面緩衝區，但是要理解的是，因為任何適當的電路(或其組件)可被使用，所以本實施例不會被連結到感測電路或頁面緩衝器的任何具體設計。
由於熟習技術人士將輕易地明瞭，結合在本文中所揭露之實施例來說明的各種例示性邏輯方塊、模組、電路與方法，其係可用一般目的處理器、數位訊號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘極陣列(FPGA)或其他可程式化邏輯裝置、分散閘極或電晶體邏輯、分散硬體組件、或被設計以施行本文中所說明功能的其任何組合而來實施或施行。一般目的處理器係為微處理器，但是交替地，該處理器係為任何習知的處理器、控制器、微控制器、或狀態機械。處理器亦以計算裝置之組合來實施，例如DSP與微處理器的組合、複數個微處理器、一或多個微處理器連同DSP核心、或任何其他此類組態。
至少一個實施例係被揭露，而且由一般技藝人士所進行之實施例及/或實施例特徵的變化、組合及/或修改係在本發明的範圍內。起因於該等實施例之特徵的組合、整合及/或省略的替代性實施例亦可在本發明範圍內。在數值範圍或限制被明確陳述之處，此類明確範圍或限制應該被理解為包括落在該明確陳述範圍或限制內之相同量值的反覆範圍或限制(例如，從大約1至大約10，包括2、3、4等等；大於0.10，包括0.11、0.12、0.13等等)。例如，每當具有下限Rl與上限Ru的數值範圍被揭露，落在該範圍內的任何數目則會被具體揭露。特別地，在該範圍內的以下數字會被具體揭露：R=Rl+k*(Ru-Rl)，其中k係為範圍從百分之一至百分之一百、增量百分之一的變 數，亦即，k係為百分之一、百分之二、百分之三、百分之四、百分之五...、百分之五十、百分之五十一、百分之五十二...、百分之九十五、百分之九十六、百分之九十七、百分之九十八、百分之九十九、或百分之百。更者，如上文所定義之由兩個R數所定義的任何數值範圍亦可被明確揭露。相關於申請專利範圍之任何元件之術語〝任選地〞的使用意味著該元件是必要的，或者交替地，該元件並非必要，兩種替代物係在申請專利範圍的範圍內。更廣術語的使用，譬如包含、包括與具有，其係應該被理解為提供支持給更窄的術語，譬如組成、基本組成與實質包含。據此，保護範圍不會受到上文所提出之說明的限制，但卻由接著的申請專利範圍所定義，那範圍包括該等申請專利範圍之主題的全部等同物。各與各項申請專利範圍係當作進一步發明地被合併入該說明書內，且該等申請專利範圍係為本發明的實施例。在本發明實施例中之參考的討論並非承認它是先前技術，尤其在本申請案之優先權日以後具有一公告日的任何參考。在該揭露中所引用之全部專利、專利申請案與公告的揭露因此以引用的方式併入，以達到它們提供示範、程序或輔助該揭露之其他細節的程度。
雖然許多實施例已經被提供在本發明中，但是應該理解的是，該揭露系統與方法可在不背離本發明精神或範圍下用許多其他具體形式來實施。本實例係被視為例示性而非限制性，且本發明不限於在本文中所產生的細節。例 如，各種元件或組件可被結合或整合在另一系統中，或者特定特徵可被省略，或者沒被實施。
此外，在各種實施例中被說明與顯示為分散或分開的技術、系統、子系統與方法，可在不背離本發明的範圍下，與其他系統、模組、技術或方法結合或整合。被顯示或討論為耦合或直接耦合或彼此通信的其他產品則可經由某介面、裝置或中間組件來間接耦合或通信，不論電性、機械或以別的方式。其他實例的變化、替代與變更係可在不背離本文中所揭露的精神與範圍下，由熟習該項技術者所確定。
1‧‧‧反及閘快閃單元串
2a‧‧‧局部位元線
2b‧‧‧局部位元線
4‧‧‧全域位元線
5a‧‧‧傳送單元
5b‧‧‧讀取單元
7‧‧‧字元線
8‧‧‧串選擇線
9‧‧‧接地選擇線
12‧‧‧全域源極線
13‧‧‧局部源極線
100‧‧‧反及閘快閃裝置
102‧‧‧第二接點
M1‧‧‧局部感測電晶體
M2‧‧‧局部讀取控制電晶體
M3‧‧‧局部傳送電晶體
I_a‧‧‧第一電流路徑
I_b‧‧‧第二電流路徑
SEL1‧‧‧第一選擇訊號
RE1‧‧‧讀取致能訊號線

Claims (20)

  1. 一種用於一記憶體裝置的階層式位元線結構，該結構包含：至少一個局部電路，其係被組態以在一讀取操作期間內讀取來自局部位元線的電流；至少一個全域電路，其係被組態以在該讀取操作期間內，讀取來自全域位元線的電流；以及至少一個頁面緩衝區，其係被組態以將全域電路所讀取的資料儲存與數位化。
  2. 如申請專利範圍第1項之結構，其中該至少一個局部電路包含一感測單元與連接該局部位元線的一傳送單元。
  3. 如申請專利範圍第2項之結構，其中該感測電路包含一局部感測電晶體與一局部讀取控制電晶體，且其中該傳送單元包含一局部傳送電晶體。
  4. 如申請專利範圍第2項之結構，其中該感測與傳送單元係被組態，以經由全域位元線將該局部位元線連接到該全域電路。
  5. 如申請專利範圍第2項之結構，其中該局部電路係連接到該局部位元線，使得該感測與傳送單元放置在相關於各局部位元線的相反端上。
  6. 如申請專利範圍第3項之結構，其中該局部傳送電晶體之源極、通道或汲極的至少其中一個與該局部讀取控制電晶體、該局部感測電晶體、一全域源極線和一局部位 元線串聯連接。
  7. 如申請專利範圍第3項之結構，其中在局部位元線的一寫入操作期間內，寫入資料係從一全域位元線、經過通過該局部傳送電晶體的一電流路徑而傳輸到一局部位元線，且其中該局部感測電晶體與該局部讀取控制電晶體各被關閉，以便避免在該寫入操作期間內的一替代電流路徑。
  8. 如申請專利範圍第3項之結構，其中該記憶體裝置係為一反及閘快閃記憶體單元電晶體，其包含在垂直該晶片表面之一方向中堆疊的單元，且其中該單元電晶體定義一包含多晶矽的體部。
  9. 如申請專利範圍第1項之結構，其中該記憶體裝置包含一活動層與一多晶閘極層，且其中部份的該活動與多晶閘極層定義在一記憶體單元陣列中的區域，且該至少一個局部電路具有一線與空間圖案，使得各層的該圖案僅僅在一個方向或另個方向中運行。
  10. 一種分開讀取電路結構，包含：一第一階段的讀取電路，其係被組態以在一讀取操作期間內，讀取來自局部位元線的電流；一第二階段的讀取電路，其係被組態以在該讀取操作期間內，讀取來自全域位元線的電流；以及至少一個頁面緩衝器，其係被耦合到第二階段的讀取電路，其中該頁面緩衝器係被組態，以將由第二階段之讀取電路所讀取的資料儲存與數位化。
  11. 如申請專利範圍第10項之結構，其中第一階段的讀取電路包含一局部讀取控制電晶體、一局部感測電晶體與一局部傳送電晶體。
  12. 如申請專利範圍第11項之結構，其中該局部讀取控制電晶體、該局部感測電晶體和該局部傳送電晶體係與一全域源極線串聯連接。
  13. 如申請專利範圍第11項之結構，其中一局部位元線係使用在該局部位元線之端點上的局部傳送電晶體、經由一全域位元線被預充電，且其中該局部位元線的一資料狀態係使用在該局部位元線之相反端點上的該局部讀取控制與感測電晶體而被感測。
  14. 如申請專利範圍第11項之結構，其中一電流路徑從一全域位元線流到由該傳送電晶體與該讀取控制電晶體所共享的一源極/汲極區域，然後經過該讀取控制電晶體並且經過該感測電晶體而到該全域源極線。
  15. 一種非揮發性記憶體裝置，包含：至少一個局部電路，其係連接到複數條局部位元線，其中該局部電路包含至少一個電晶體，其係被組態以在讀取操作期間內讀取來自該局部位元線的電流；至少一個全域電路，其係連接到複數條全域線，其中該全域電路係經由至少一條全域線與局部位元線被連接到該局部電路。
  16. 如申請專利範圍第15項之記憶體裝置，其中該至少一個電晶體包含一局部感測電晶體、一局部讀取控制電 晶體與一局部傳送電晶體。
  17. 如申請專利範圍第16項之記憶體裝置，其中各局部電晶體係彼此串聯地連接。
  18. 如申請專利範圍第15項之記憶體裝置，其中該記憶體裝置係為一反及閘快閃記憶體單元電晶體，其包含在垂直該晶片表面之一方向中堆疊的單元。
  19. 如申請專利範圍第18項之記憶體裝置，其中該單元電晶體定義包含多晶矽的一體部。
  20. 如申請專利範圍第18項之記憶體裝置，其中該記憶體裝置包含一活動層與一多晶閘極層，且其中部份的該活動與多晶閘極層定義在一記憶體單元陣列中的區域，且該局部電路具有一線與空間圖案，使得各層的圖案僅僅在一個方向或另一個方向中運行。
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