KR100970153B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

Cu 배선의 전자 이동 내성을 향상시킨다.
Cu 배선(10)을, 그 중앙부의 Cu 입자(10a)가 비교적 크고, 그 상부나 하부의 Cu 입자(1Oa)가 비교적 작아지는 구조로 한다. 이러한 구조는, Cu 배선(10)을 다마신법에 의해 형성할 때 전해 도금 시의 전류 밀도를 제어함으로써 형성할 수 있다. 이러한 구조로 한 Cu 배선(10)에서는, 그 상부보다도 중앙부에 비교적 전류가 흐르기 쉬워져서, 그 상부의 Cu 원자의 확산을 억제할 수 있게 되고, 또한 그것에 의해, 캡 막(14) 계면으로부터의 Cu 원자의 확산을 억제할 수 있게 된다.
Cu 배선, Cu 입자, 층간 절연막, 하드 마스크, 배리어 메탈, 캡 막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 동(Cu) 등을 이용한 금속 배선을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
실리콘(Si) 반도체 디바이스의 고 집적화와 칩 사이즈의 축소화에 따라, 그 내부에 형성되는 배선의 미세화 및 다층 배선화도 진행되고 있다. 예를 들면, 65㎚ 노드 디바이스에서는 최소 배선 폭이 약 1OO㎚ 전후이다. 그러한 미세한 배선에 전류를 흘리면, 배선의 금속 원자가 이동하여 전자 이동(electro migration)이 발생할 수 있다. 전자 이동에 의해, 배선에 보이드(void)나 힐록(hillock)이 발생하고, 이것들이 배선의 저항 상승, 단선, 단락 등을 야기하여 회로의 신뢰성을 저하시킨다.
또한, 선단 Si 반도체 디바이스에서는, 그 배선에 소위 다마신법을 이용하여 형성되는 Cu 배선이 일반적으로 이용되고 있다. 다마신법에서는, 예를 들면 우선 절연막에 리소 그래피 기술과 에칭 기술을 이용하여 홈을 형성한 후, 전면(全面)에 스퍼터법을 이용하여 배리어 메탈 및 시드 Cu 막을 형성하고, 그 상에 전해 도금법 을 이용해서 Cu 막을 형성하여 홈을 메우고, 절연막 상의 여분인 Cu 막이나 배리어 메탈을 CMP(Chemical Mechanical Polishing)에 의해 제거함으로써, Cu 배선을 형성한다. 또한, Cu 배선의 표면에는, 상기 배리어 메탈과 동일하게, Cu 배선의 Cu 원자의 확산을 억제하는 목적으로, 질화 실리콘(SiN) 등의 캡(cab) 막을 CVD(Chemical Vapor Deposition) 법 등을 이용하여 형성한다(예를 들면, 특허 문헌 1 참조).
이렇게 하여 형성되는 Cu 배선에서는, 그 주위가 배리어 메탈과 캡 막에 의해 덮여 있지만, 배리어 메탈과의 계면에 비하면, 캡 막과 계면의 밀착력은 약해진다. Cu 배선과 배리어 메탈과의 계면이 금속끼리의 접합으로 이루어지는 것에 대해, Cu 배선과 캡 막과의 계면은 절연막과 금속과의 접합으로 이루어지기 때문이다. Cu 배선의 Cu 원자의 확산은 밀착력이 약한 캡 막과의 계면으로부터 일어나기 쉽다고 생각되고 있으며, 실제로, 보이드도 이 계면에서 산견(散見)될 확률이 높다.
전자 이동 내성을 높이는 방법으로서는, 예를 들면 캡 막을 형성할 때, 그 성막에 앞서 소정의 전(前)처리를 실시하고, 그 후에 성막을 행함으로써, 캡 막과 Cu 배선과의 계면을 개질(改質)시키는 방법 등이 제안되어 있다(예를 들면, 비 특허 문헌 1 참조). 또한, 전자 이동 내성을 높이는 별도의 방법으로서, 캡 막에 코발트텅스텐인(CoWP) 등의 금속을 이용하는 방법 등도 제안되어 있다(예를 들면, 비 특허 문헌 2 참조).
[특허문헌 1] 일본국 공개특허공보 특개2005-317835호.
[비 특허 문헌 1] Reliability Physics Symposium Proceedings, IEEE, 2004년 4월, p. 246
[비 특허 문헌 2] Journal of Applied physics, 2003년 1월, 제93권, 제3호, p. 1417-1421
금후, 세대가 진행되면, 배선 폭은 더 가늘어져서 45㎚ 노드로 되고, 최소 배선 폭은 약 70㎚로 된다. 이러한 상황이 되면, 캡 막의 재질을 고려하는 것 이외에, 상기와 같은 캡 막과 Cu 배선과의 계면을 개질하는 방법을 이용하는 것만으로는 전자 이동을 충분히 억제할 수 없게 될 가능성이 있다. 예를 들면, 캡 막에 SiN을 이용한 경우에는, 탄화 실리콘(SiC)이나 탄화 질화 실리콘(SiCN)을 이용한 경우에 비해, Cu 배선과의 밀착력이 강해진다. 그러나, SiN은 SiC이나 SiCN에 비하면 유전율이 높고, 캡 막에 SiN을 사용함으로써, Cu 배선의 고속화를 방해할 수 있게 되어버린다.
또한, 상기한 바와 같이 금속의 캡 막을 이용하면, Cu 배선과의 사이에 강한 밀착력을 얻을 수 있고, Cu 원자의 확산을 억제할 수 있다. 이러한 금속의 캡 막은 배선 상에 선택적으로 형성할 필요가 있지만, 차세대 반도체 디바이스와 같은 협소 피치의 배선 상에 그와 같이 선택적으로 금속의 캡 막을 형성하는 것은 반드시 용이하지 않고, 양산성에서 과제가 남아 있는 것이 현재의 상태이다.
본 발명은 이러한 점을 감안하여 이루어진 것으로서, 전자 이동 내성을 갖는 신뢰성이 높은 금속 배선을 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 신뢰성이 높은 금속 배선을 구비한 반도체 장치를 안정하여 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는, 상기 과제를 해결하기 위해, 금속 배선을 구비한 반도체 장치에 있어서, 상기 금속 배선은 그 상면을 막으로 덮고, 그 상면을 덮는 막과의 계면(界面) 근방인 상부가 중앙부에 비해서 고 저항화 되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
이러한 반도체 장치에 의하면, 그 금속 배선은 그 상부가 중앙부에 비해서 고 저항으로 구성된다. 그것에 의해, 금속 배선에는 그 상부보다도 중앙부에 비교적 전류가 흐르기 쉬워지고, 그 상부의 금속 원자의 확산을 억제할 수 있게 된다. 또한, 그것에 의해, 그 상부에 막, 예를 들면 절연막이 형성된 경우에도, 그 막 계면으로부터의 금속 원자의 확산을 억제할 수 있게 된다.
또한, 본 발명에서는 상기 과제를 해결하기 위해, 금속 배선을 구비한 반도체 장치의 제조 방법에 있어서, 절연막에 홈을 형성하는 공정과, 상기 홈이 형성된 상기 절연막 상에 배리어 메탈을 형성하는 공정과, 도금법을 이용하여 고 전류 밀도의 조건으로 금속막을 형성하고, 이어서, 저 전류 밀도의 조건으로 금속막을 형성하여, 상기 홈을 금속막으로 메우는 공정과, 상기 홈에 형성된 상기 금속막 상에 캡 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에 의하면, 절연막에 형성한 홈을 도금법을 이용하여 금속막으로 메울 때에, 그 홈의 하부 및 상부는 저 전류 밀도, 중앙부는 고 전류 밀도의 조건으로 메운다. 그리고, 홈 내에 형성된 금속막 상에는 캡 막이 형성된다. 홈 내의 금속막은 그 하부와 상부가 비교적 작은 금속 입자로 구성되 고, 그 중앙부는 비교적 큰 금속 입자로 구성되도록 하기 위해, 상부나 하부보다도 중앙부에 비교적 전류가 흐르기 쉬운 구조로 된다. 따라서, 그 상부의 금속 원자의 확산을 억제할 수 있고, 또한 그 상에 캡 막이 형성된 경우에도, 캡 막 계면으로부터의 금속 원자의 확산을 억제할 수 있게 된다.
또한, 본 발명에서는 상기 과제를 해결하기 위해, 금속 배선을 구비한 반도체 장치의 제조 방법에 있어서, 절연막에 홈을 형성하는 공정과, 상기 홈이 형성된 상기 절연막 상에 배리어 메탈을 형성하는 공정과, 고 전류 밀도의 조건으로, 도금법을 이용하여 상기 홈을 금속막으로 메우는 공정과, 상기 홈에 형성된 상기 금속막의 상부에 소정의 원소를 도입(導入)하는 공정과, 상기 소정 원소가 도입된 상기 금속막 상에 캡 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에 의하면, 절연막에 형성한 홈을 도금법을 이용하여 금속막으로 메우고, 그 금속막의 상부에 소정 원소, 예를 들면 그 상부를 다결정화 또는 어모퍼스(amorphous)화하거나 그 금속막과 화합물을 형성하도록 하는 원소를 도입한다. 그것에 의하면, 그 금속막의 상부에는 중앙부에 비해서 전류가 비교적 흐르기 어려워지고, 따라서 그 상부의 금속 원자의 확산을 억제할 수 있으며, 또한 그 상에 형성된 캡 막 계면으로부터의 금속 원자의 확산을 억제할 수 있게 된다.
본 발명에서는, 금속 배선의 상부가 그 중앙부에 비해서 고 저항화된 구성이 되도록 하였다. 그것에 의하면, 금속 배선에는 그 상부보다도 중앙부에 비교적 전류가 흐르기 쉬워지기 때문에, 그 상부로부터의 전자 이동을 억제할 수 있게 된다. 따라서, 신뢰성이 높은 금속 배선을 구비한 반도체 장치가 실현 가능하게 된다. 또한, 그러한 구성의 금속 배선은 공정을 복잡하게 하지 않고 안정하여 형성할 수 있기 때문에, 신뢰성이 높은 금속 배선을 구비한 반도체 장치를 안정적으로 양산하는 것이 가능하게 된다.
이하, 본 발명의 실시예를, 도면을 참조하여 상세하게 설명한다.
처음에, Cu 배선의 구성과 그 특성에 관하여 설명한다.
우선, 다양한 형상의 Cu 배선을 형성하여 그 저항을 정밀하게 측정하고, 또한, 그것들의 Cu 배선의 배선 폭이나 배선 높이를 정밀하게 측정하여, 저항율을 산출했다. 또한, Cu 배선 형성시의 Cu 막의 형성 조건, Cu 배선의 배선 폭, 배선 높이를 변경함으로써, Cu 배선을 구성하는 Cu 입자의 입경(입도(grain size))을 변화시켰다. 입경은, TEM(Transmission Electron Microscope) 또는 EBSP(Electron Back Scattering Pattern)법을 이용하여 측정했다.
도 1은 Cu 배선의 배선 폭과 저항율과의 관계를 도시하는 도면이다. 또한, 도 1에 있어서, 가로축은 배선 폭(㎚)을 나타내고, 세로축은 저항율(μΩ·㎝)을 나타내고 있다. 또한, 도 1에는 후술하는 모델을 이용하여 피팅(fitting)을 행하여 얻을 수 있는 피팅 곡선 A, B, C를 함께 도면에 도시하고 있다.
도 1로부터 Cu 배선의 저항율은 그것을 구성하는 Cu 입자의 입경에 의하지 않고, 배선 폭이 수백 ㎚로부터 증가하기 시작하여, 1OO㎚ 이하가 되면, 그 증가가 현저해지는 것을 알 수 있다. 또한, 여기에서는 평균 입경을 대체로 3종류(평균 입경 약 213㎚, 230㎚, 256㎚(다만, 배선 폭 1㎛에서의 평균 입경))로 변화시켰지만, 배선 폭이 동일해도, 입경이 작은 것일수록 저항율이 높게 되는 것을 알 수 있다.
그 결과를 해석하기 위해, 저항율의 입경 의존성을, 박막의 표면 산란 모델(F-S Model; E. H. Sondheimer, "The Mean Free Path of Electron in Metals", Adv. Phys. (1952)), 및 결정립 계에서의 산란을 받아들인 모델(M-S Model; A. F. Mayadas,“Electrical-Resistivity Model for Polycrystalline Films: the Case of Arbitrary Reflection at External Surfaces", Phys. Rev. B (1970), Vol.1, p.1382)을 이용한 계산으로 피팅을 행했다. 이것들의 피팅에 필요한 파라미터 중 입경에 대해서는 형성한 Cu 배선에 대해서 실제로 측정한 것을 이용했다. 도 1에는, 이것들의 피팅 곡선 A, B, C를 함께 도면에 도시하고 있다.
Cu 배선의 배선 폭이 1OO㎚ 이하로 되면, 그 단면적에 대하여 주위의 계면의 비율이 증가하고, 전자의 산란 기여가 증가하기 때문에, 저항율이 상승한다. 한편, 입경이 작아지면 저항율이 증가하고 있지만, 이것도 정확하게 고려함으로써 저항율의 변화가 거의 설명되는 것을 알 수 있다. 즉, 1OO㎚ 이하의 미세 배선에서는, 계면에서의 전자의 반사에 더하여, 립(粒) 계에서의 전자 산란 효과가 크게 작용하기 때문에, 저항율이 입경에서도 의존하는 것을 알 수 있다. 이러한 현상은 전자의 산란 자유 공정인 40㎚ 전후까지 입경이 작아지면 현저해진다.
이 결과를 기초로 고려하면, 예를 들면 미세 배선 내에 입경 분포가 존재할 경우, 전기는 저항이 낮은 곳을 흐르기 쉬우므로, 입경이 비교적 큰 영역을 선택적으로 흐르게 된다.
도 2는 Cu 배선 내의 입경 분포의 설명도이다.
다마신법으로 Cu 배선(1)을 형성할 경우에는, 우선, 산화 실리콘(SiO2) 등의 층간 절연막(2) 상에 SiN 등의 하드 마스크(3)를 형성하고, Cu 배선(1)을 형성해야 할 영역에 홈을 형성한다. 그 후, 스퍼터법을 이용하여, 전체 면에 탄탈(Ta)이나 티탄(Ti), 또는 질화 탄탈(TaN) 등의 고 융점 금속을 이용한 배리어 메탈(4)을 형성하고, 시드 Cu 막(도시 생략)을 더 형성하며, 그 상에 전해 도금에 의해 Cu 막을 형성하여 홈을 메운다. 그리고, 하드 마스크(3) 상의 여분인 Cu 막이나 배리어 메탈(4) 등을 CMP에 의해 제거함으로써, Cu 배선(1)을 형성한다. 그 상에 CVD법 등을 이용하여 SiC나 SiN 등의 캡 막(5)을 형성하고, 그 상에는 SiO2 등의 상층의 층간 절연막(6)을 형성한다.
이러한 방법에서는, 통상, 전해 도금의 초기에 전류 밀도를 낮게 하여 Cu 막의 형성 속도를 느리게 한다. 이것은, Cu 배선(1)의 배선 폭에 의하지 않고, 그 하부나 하부 측의 측벽부가 확실하게 메워지도록 하기 위해, 또한 도금 개시 시(時)의 급격한 전류 변화에 의해 시드 Cu 막이 용해하지 않도록 하기 위해서이다. 이렇게 저 전류 밀도에 의해 Cu 막 형성 속도가 느린 전해 도금의 초기에는, 형성되는 Cu 막 중에 받아들이는 불순물이 많아진다. 그 결과, 후의 열처리에 의해, 그 다수의 불순물을 중심으로 하여 다수의 Cu 입자(1a)가 생성되기 때문에, 환언(換言)하면, 그 다수의 불순물에 의해 큰 Cu 입자(1a)의 생성이 저해되기 때문에, Cu 입자(1a)의 입경이 작아지는 경향이 있다.
한편, Cu 배선(1)의 중앙부에서 상부를 메우기 위한 전해 도금의 중기로부터 후기에 걸쳐서는, 전류 밀도를 높게 하여 Cu 막 형성 속도를 빠르게 한다. 이때는, 저 전류 밀도로 행했을 때와는 반대로, 형성되는 Cu 막 중에 받아들이는 불순물이 적어지고, Cu 입자(1a)의 입경이 커지는 경향이 있다.
Cu 배선(1)은 이러한 전해 도금에 의해 형성되기 때문에, 도 2에 도시된 바와 같이, 그 하부나 하부측의 측벽부에서는 Cu 입자(1a)의 입경이 비교적 작고, 중앙부로부터 상부에서는 Cu 입자(1a)의 입경이 비교적 커진 구조로 형성되게 된다.
이러한 구조를 갖는 Cu 배선(1)에서는 상기 도 1의 결과로부터 알 수 있는 바와 같이, Cu 배선(1)을 흐르는 전류는 입경이 비교적 크고, 저항율이 낮은, 중앙부로부터 상부의 영역에 집중적으로 흐르게 된다. 전자 이동은 전자의 흐름에 의해 Cu 원자가 이동하는 것이므로, 전자의 흐름이 Cu 배선(1)의 Cu 원자에 미치는 영향은 중앙부로부터 상부의 영역에서 커지게 된다.
또한, Cu 배선(1)이 캡 막(5)과 접촉하는 것은, Cu 배선(1)의 상면이며, 캡 막(5)이 절연막인 경우, 그 부분의 밀착력이 약한 것이 알려져 있다. 즉, 전자 이동이 발생할 때, 캡 막(5)과 접촉하는 Cu 배선(1)의 상부 계면에서의 Cu 원자의 확산이 지배적인 이유는, 그 상부 계면에 있어서의 캡 막(5)과의 밀착력의 약함에 더하여, 전자가 Cu 배선(1)의 중앙부로부터 상부에 걸쳐서 비교적 많이 흐름으로써 전자 이동의 구동력이 강하기 때문이라 할 수 있다.
이상의 것으로부터, Cu 배선을 그 중앙부에서는 Cu 입자가 비교적 크고, 그 주위에서는 Cu 입자가 비교적 작아지도록 하는 구성으로 한다.
도 3은 Cu 배선의 구성예를 도시하는 요부 단면 모식도이다.
도 3에 도시하는 Cu 배선(10)은 상기 도 2에 도시한 Cu 배선(1)과 동일하게 다마신법을 이용하여 형성되고, SiO2 등의 층간 절연막(11)과 SiN 등의 하드 마스크(12)에 설치한 홈을, Ta나 Ti, 또는 TaN 등을 이용한 배리어 메탈(13)을 사이에 두고 Cu 막으로 메운 구성을 갖고 있다. Cu 배선(10)은 홈 형성 후의 전체 면에 우선 배리어 메탈(13)과 시드 Cu 막(도시 생략)을 형성하고, 전해 도금법을 이용하여 Cu 막을 형성하며, 하드 마스크(12)까지 CMP를 행함으로써 형성된다. 이 Cu 배선(10) 상에는, SiC나 SiN 등의 캡 막(14)이 형성되고, 또한 그 상에는, SiO2 등의 상층의 층간 절연막(15)이 형성된다.
이의 도 3에 도시한 Cu 배선(10)은 그 중앙부의 Cu 입자(10a)가 비교적 크고, 그 주위의 하부, 측벽부 및 상부의 Cu 입자(1Oa)가 비교적 작은 구성을 갖고 있다. 이러한 구성을 갖는 Cu 배선(1O)에서는, Cu 입자(1Oa)가 비교적 크면, 저항율이 낮고, 그 중앙부를 전류가 비교적 흐르기 쉬우며, Cu 입자(1Oa)가 비교적 작으면, 저항율이 높고, 그 주위에는 전류가 비교적 흐르기 어려워진다. 그 결과, 밀착력이 약한 Cu 배선(10)의 상부와 캡 막(14)과의 계면에서는, 전자 이동의 구동력이 약해지게 된다.
일반적으로, 배선에 흐르는 신호의 주파수가 높아지면 높아질수록, 그 표면에 전류가 집중한다. 이 현상은 표면 효과라 불린다. 최선단의 디바이스에서는 GHz 오더(order)의 신호가 흐르고 있어서, 일반적인 물체에서는 표면 효과를 무시할 수 없는 영역이다. 전류가 흐르는 깊이는 표피 깊이 δ라 불리고, 표피 깊이 δ는 다음 식 (1)로 표시된다.
[수 1]
Figure 112008006039101-pat00001
식 (1)에 있어서, μ는 도체의 절대 투자율로서 4π×10-7(H/m)이며, σ는 도전율, ω는 전류의 각 주파수이다. 여기서, 도체를 Cu라 가정하면, 예를 들면 주파수 1 GHz에서의 표피 깊이 δ는 2.09㎛가 된다. 즉, 이러한 주파수에서는 통상의 ㎛ 오더의 Cu 배선은 모두 표면으로 볼 수 있고, 표면 효과에 의해 Cu 배선의 표면에만 전류가 흐르지 않는다.
따라서, 도 3에 도시한 Cu 배선(10)과 같이, 그 내부에 소정의 입경 분포를 형성하는 것에 의한 전류의 유로(流路) 제어가 가능할 수 있다.
Cu 배선(10) 내의 입경 분포는 예를 들면 Cu 막을 형성할 때의 전해 도금 시의 전류 밀도를 제어함으로써 제어할 수 있다.
구체적으로는, 전해 도금의 초기, 즉 Cu 배선(10)의 하부나 하부 측의 측벽부를 형성할 때에는 저 전류 밀도로 하고, 중기의 Cu 배선(10)의 중앙부를 형성할 때에 전류 밀도를 올리고, 후기의 Cu 배선(10)의 상부를 형성할 때에 다시 저 전류 밀도로 되돌리도록 한다. 전해 도금 시의 전류 밀도를 이렇게 제어함으로써, 중앙부의 Cu 입자(1Oa)가 비교적 크고, 그 주위의 Cu 입자(1Oa)가 비교적 작은 Cu 배선(1O)을 얻을 수 있게 된다.
또한, 전해 도금 시의 전류 밀도는 예를 들면, 그 초기로부터 중기 사이는 단계적으로 올라가고, 그 중기로부터 후기 사이는 단계적으로 내려가도록 한다. 이 외는, 초기로부터 중기 사이, 중기로부터 후기 사이에서, 각각 연속적으로 전류 밀도를 변화시키도록 하는 것도 가능하다. 전류 밀도는 얻을 수 있는 Cu 배선(10) 내에 보이드 등이 발생하지 않을 만한 조건을 설정하도록 하면 좋다.
이러한 방법에 의하면, 전해 도금 시의 전류 밀도 제어 뿐으로, 전류가 비교적 중앙부를 흐르기 쉬운 전자 이동 내성을 갖는 Cu 배선(10)을 형성할 수 있고, 또한 이러한 Cu 배선(10)을 형성하기 위해서는, 새로운 제조 장치를 도입하는 것을 필요로 하지 않는다.
또한, Cu 배선 내의 입경 분포를 제어하기 위해서는, 상기한 바와 같이 전해 도금 시의 전류 밀도를 제어하는 방법 외에, 이하에 도시한 바와 같은 이온 주입을 이용하는 방법이나, 전해 도금을 다른 조건으로 여러번 실시하는 방법을 이용할 수도 있다.
도 4 및 도 5는 이온 주입을 이용한 Cu 배선 형성 방법의 설명도이며, 도 4는 CMP 공정 후의 요부 단면 모식도, 도 5는 이온 주입 공정의 요부 단면 모식도이다.
우선, SiO2 등의 층간 절연막(21) 및 SiN 등의 하드 마스크(22)에 홈을 형성하고, Ta나 Ti, 또는 TaN 등을 이용한 배리어 메탈(23)과 시드 Cu 막(도시 생략)의 형성 후, 전해 도금에 의해 Cu 막을 형성한다. 전해 도금 때에는, 초기에서 전류 밀도를 낮게 하고, 중기로부터 후기에 걸쳐서는 전류 밀도를 높게 하며, 종래의 수법을 이용하여 Cu 막을 형성한다. 그 후, 하드 마스크(22)까지 CMP를 행하고, Cu 배선(20)을 형성한다. 이에 따라, 도 4에 도시한 바와 같은 상태를 얻는다.
이렇게 하여, Cu 배선(20)을 형성한 후, 캡 막의 형성 전에, 도 5에 도시한 바와 같이 그 Cu 배선(20)에 대하여, 아르곤(Ar), 네온(Ne), 크세논(Xe) 등의 주기율표 제18족 원소를 에너지를 적절히 조정하여 이온 주입하고, 필요에 따라 소정의 열처리를 행하고, 그 Cu 배선(20)의 상부만을 다결정화 또는 어모퍼스화 한다. 이러한 처리를 행한 상에, 캡 막 등의 형성을 행하도록 한다. 또한, 도 5에는 다결정화된 경우를 모식적으로 도시하고 있다.
이러한 방법에 의해서도, 예를 들면 Cu 배선(20)의 상부가 다결정화된 경우, 그 상부의 Cu 입자(20a)가 작아지기 때문에, 그 상부의 저항율을 증가시킬 수 있다. 또한, Cu 배선(20)의 상부를 어모퍼스화한 경우에도, 그 상부의 저항율을 증가시킬 수 있다. 따라서, 상기 도 3의 Cu 배선(10)과 동일하게 전류는 이 Cu 배선(20)의 중앙부를 비교적 흐르기 쉽고, 캡 막과의 밀착력이 약한 상부에는 비교적 흐르기 어려워지기 때문에, 전자 이동 내성이 높아지게 된다.
이온 주입하는 원소로서는, 상기와 같은 할로겐족 원소 외에, 예를 들면 Cu 와 화합물을 형성하는 탄소(C), 산소(O), 질소(N) 등의 원소를 이용할 수도 있다. 이러한 원소를 이용한 경우에 형성되는 화합물은 어느 것이나 순(純) Cu에 비해서 저항이 높게 되기 때문에, Cu 배선(20)의 상부를 다결정화 또는 어모퍼스(amorphous)화 했을 때와 동일한 효과를 얻게되는 것이 가능하다.
또한, 도 6으로부터 도 8은 전해 도금을 복수 회 나누어서 행하는 Cu 배선 형성 방법의 설명도이며, 도 6은 제 1 전해 도금 공정의 요부 단면 모식도, 도 7은 열처리 공정의 요부 단면 모식도, 도 8은 제 2 전해 도금 공정의 요부 단면 모식도이다.
이 방법에서는, 우선, 도 6에 도시한 바와 같이, SiO2 등의 층간 절연막(31) 및 SiN 등의 하드 마스크(32)에 홈을 형성한 후, Ta나 Ti, 또는 TaN 등을 이용한 배리어 메탈(33)과 시드 Cu 막(도시 생략)을 형성하고, 초기에는 낮은 전류 밀도, 중기에는 전류 밀도를 높게 하여 1회째의 전해 도금을 행하고 Cu막(34)을 형성한다. 홈이 Cu 막(34)으로 완전하게 메워지기 전에, 이 1회째의 전해 도금을 종료한다. 이렇게 하여 얻어지는 Cu 막(34)은, 홈의 하부나 측벽부에서는 Cu 입자(30a)가 비교적 작고, 중앙부로부터 상에서는 Cu 입자(30a)가 비교적 커진다.
이어서, 도 7에 도시한 바와 같이, 예를 들면 N2 분위기나 진공 분위기 중 약 350℃로 수분 정도의 열처리를 행한다. 이에 따라, Cu 막(34)을 구성하고 있는 Cu 입자(30a)가 전체적으로 보다 커지게 된다.
그리고, 그 소정의 열처리 후, 도 8에 도시한 바와 같이, 일정의 낮은 전류 밀도에서 2회째의 전해 도금을 행하고, Cu 막(35)을 형성한다. 이 2회째의 전해 도금에 의해, 홈을 완전하게 메운다.
이후는, 하드 마스크(32)까지 CMP를 행하고, 그 위에 캡 막 등을 형성해 가면 좋다. 이러한 방법에 의해, 중앙부에서는 Cu 입자(30a)가 비교적 크고, 캡 막과 접촉하는 상부에서는 Cu 입자(30a)가 비교적 작은 Cu 배선을 형성할 수 있고, 전자 이동 내성을 높이는 것이 가능하게 된다.
또한, 여기에서는, 전해 도금을 2회로 나누어 행했을 경우를 예시했지만, 3회 이상으로 나누어서 행하는 것도 가능하다. 전해 도금을 미세하게 분할하고, 또한, 그것들 사이에서 각각 소정 조건의 열처리를 행함으로써, 입경이 보다 제어된 Cu 배선을 형성할 수 있는 것은 명백하다. 각 전해 도금의 조건(전류 밀도 등) 및 열처리의 조건(온도, 시간 등)은 형성해야 할 Cu 입자의 입경에 따라, 각각 적절하게 설정하면 좋다. 다만, 이렇게 전해 도금의 회수를 늘리면, 제조 공정이 증가하여 비용의 증가를 초래할 수 있는 점에 유의한다.
또한, 이렇게 복수 회로 나누어서 전해 도금을 행하는 방법은 형성하는 Cu 배선의 배선 폭에 특히 제한은 없고, 예를 들면 약 150㎚로 한 비교적 미세한 배선 폭의 Cu 배선의 형성 외에, 약 1㎛로 한 비교적 굵은 배선 폭의 Cu 배선의 형성에도 동일하게 적용 가능하며, 어느 쪽의 경우도 동일한 입경 분포를 얻는 것이 가능하다.
이상의 설명에서는, Cu 배선을 예로 하여 기술했지만, 그 밖의 금속 배선, 예를 들면 알루미늄(Al) 다결정을 주성분으로 하는 Al 배선 등에 관해서도, 동일하 게 적용하는 것이 가능하다.
도 9는 Al 배선의 구성예를 도시하는 요부 단면 모식도이다.
도 9에 도시하는 Al배선(40)은 그 하층과 상층에, Ta나 Ti, 또는 TaN 등의 고 융점 금속을 이용한 배리어 메탈(41, 42)이 적층되어 있다.
이러한 Al 배선(40)은 예를 들면, 다음과 같이 하여 형성된다. 우선, SiO2 등의 층간 절연막(43) 상에, 스퍼터법을 이용하여, 고 융점 금속막, Al막(Al을 주성분으로 하는 막을 포함 함), 고 융점 금속막을 순차적으로 적층한다. 그리고, 그것들을 드라이 에칭 등으로 가공함으로써, 도 9에 도시한 바와 같은 배리어 메탈(41), Al 배선(40), 배리어 메탈(42)의 3층 구조를 얻을 수 있게 된다. 그 후, Al 배선(40)을 포함하는 3층 구조를 덮는 것처럼, SiO2 등의 층간 절연막(44)이 형성된다.
스퍼터법에 의한 Al 막의 형성 때에는, 그 초기와 후기, 즉 Al 배선(40)의 하부와 상부를 형성할 때에 Al 입자(40a)가 비교적 작고, 중기 즉 Al 배선(40)의 중부를 형성할 때에 Al 입자(40a)가 비교적 커지도록 하는 스퍼터 조건을 설정한다. 구체적으로는, 스퍼터 시의 플라스마 전압을 조정하거나, 유입 가스를 제어함으로써, Al 입자(40a)의 입경을 제어하면 좋다. 이렇게 하여 Al 막을 형성함으로써, 그 가공 후에는, 하부와 상부의 Al 입자(40a)가 비교적 작고, 중부의 Al 입자(40a)가 비교적 큰 Al 배선(40)이 얻어진다. 따라서, 상기 Cu 배선에 대해서 기술한 것과 동일한 효과를 얻는 것이 가능하게 된다.
일반적인 Al 배선에서는, 전자의 수송이 상하의 배리어 메탈과 계면 근방에서 우세하고, 따라서 전자 이동도 그러한 영역에서 발생하기 쉽다. 이에 대하여, 상기의 Al 배선(40)과 같이, 배리어 메탈과 계면 근방에 있어서의 Al 입자(40a)의 입경을 작게 하면, 그 영역의 저항율이 높게 되기 때문에, 전류가 중앙부를 비교적 흐르기 쉬워지고, 그러한 전자 이동의 발생을 억제하는 것이 가능하게 된다.
또한, 여기에서는, Al 배선(40)의 상하층에 배리어 메탈(41, 42)을 설치하는 구성을 예시했지만, 하층의 배리어 메탈(41)만을 설치하는 구성으로 하는 것도 가능하다.
이상 설명한 바와 같이, 종래 반도체 장치 제조에 이용하고 있는 장치를 이용하고, 그 형성 조건을 적절하게 제어함으로써, 전자 이동 내성을 갖는 금속 배선을 형성할 수 있고, 그러한 신뢰성 높은 금속 배선을 구비한 반도체 장치를 안정하여 실현하는 것이 가능하게 된다.
이하, 실시예에 관하여 설명한다.
(실시예 1)
여기에서는, 전해 도금 시의 전류 밀도 조건을 제어하는 방법을 이용한 예에 대해서 기술한다. Cu 배선 형성의 각 공정 단면도를 도 10으로부터 도 19에 도시한다. 또한, 트랜지스터 부에 대해서는, 그 도시를 생략하고 있다. 각 공정에 대해서 순차적으로 설명한다.
도 10은 층간 절연막 및 하드 마스크의 형성 공정의 요부 단면 모식도이다.
우선, Si 기판(50) 상에 형성된 SiO2의 하지 절연막(51) 상에, CVD 법을 이용하여, 막 두께 약 250㎚의 탄화 산화 실리콘(SiOC)의 저 유전율(Low-k) 막을 퇴적하고, 층간 절연막(52)을 형성한다. 이 층간 절연막(52) 상에, 막 두께 약 50㎚의 하드 마스크(53)를 형성한다.
도 11은 홈 형성 공정의 요부 단면 모식도이다.
층간 절연막(52) 및 하드 마스크(53)의 형성 후, 포토 리소 그래피와 에칭에 의해, 층간 절연막(52) 및 하드 마스크(53)를 관통하는 폭 100㎚ ∼ 1000㎚의 하층 Cu 배선용의 홈(54)을 형성한다.
도 12는 배리어 메탈 등의 형성 공정의 요부 단면 모식도이다.
홈(54)의 형성 후, 스퍼터법을 이용하여, Ta 또는 TaN의 배리어 메탈(55)을 형성하고, 또한, 시드 Cu막(도시 생략)을 형성한다.
도 13은 전해 도금 공정의 요부 단면 모식도이다.
배리어 메탈(55) 및 시드 Cu 막의 형성 후, 시드 Cu 막 상에 전해 도금에 의해 Cu 막(56)을 형성하고, 상기 도 11 및 도 12에 도시한 홈(54)을 Cu 막(56)에 의해 메운다.
전해 도금은, 여기에서는, 그 초기(홈(54)의 하부 및 하부 측의 측벽부를 메울 때)에는 전류 밀도를 약 3㎃/㎠로 하고, 그것으로부터 서서히 전류 밀도를 높이고, 중기(홈(54)의 중앙부를 메울 때)에는 약 20㎃/㎠로 되도록 한다. 그리고, 그것으로부터 또한 서서히 전류 밀도를 내리고, 후기(홈(54)의 상부를 메울 때)에는 약 3㎃/㎠로 되도록 조정한다.
또한, 이 전해 도금 시의 전류 밀도가 그 초기의 3㎃/㎠로부터 중기의 20㎃/㎠으로 높아질 때에는, 5, 7, 9㎃/㎠로 하는 것과 같이 단계적으로 높여가도록 한다. 또한, 중기의 20㎃/㎠로부터 후기의 3㎃/㎠로 내릴 때도 동일하게, 단계적으로 내려가도록 한다.
도 14는 제 1 CMP 공정의 요부 단면 모식도이다.
전해 도금에 의한 Cu 막(56)의 형성 후, Cu 막(56)과 그 아래의 시드 Cu 막 및 배리어 메탈(55)의 불필요한 부분을 제거하기 위해, CMP에 의한 평탄화를 행한다. 이에 따라, 시드 Cu 막과 Cu 막(56)으로 이루어지는 하층 Cu 배선을 형성한다.
도 15는 제 1 캡 막 등의 형성 공정의 요부 단면 모식도이다.
CMP후, CVD법을 이용하여, Cu 배선의 Cu 원자의 확산 방지막으로 이루어지는 막 두께 약 50㎚의 SiC의 캡 막(57)을 형성한다. 그 후, CVD법을 이용하여, 막 두께 약 450㎚의 SiOC의 층간 절연막(58)을 형성하고, 또한, CVD법을 이용하여, 막 두께 약 50㎚의 하드 마스크(59)를 형성한다.
도 16은 비어 홀 및 홈의 형성 공정의 요부 단면 모식도이다.
캡 막(57), 층간 절연막(58) 및 하드 마스크(59)의 형성 후, 다마신법을 이용하고, 포토 리소 그래피와 에칭에 의해, 하층 Cu 배선으로 통하는 비어 홀(60)과 상층 Cu 배선용의 홈(61)을 형성한다.
그 후는, 하층 Cu 배선의 형성과 동일한 순서로 전해 도금을 행하여, 홈(61) 의 메움을 행한다.
도 17은 전해 도금 공정 후의 요부 단면 모식도이다.
상기 도 16에 도시한 홈(61)의 형성 후, 스퍼터법을 이용하여 배리어 메탈(62) 및 시드 Cu 막(도시 생략)을 형성하고, 그 후 시드 Cu 막 상에 전해 도금에 의해 Cu 막(63)을 형성한다.
전해 도금은, 여기에서는, 그 초기(비어 홀(60)로부터 홈(61)의 하부 및 하부 측의 측벽부를 메울 때)에는 전류 밀도를 약 3㎃/㎠로 하고, 그것으로부터 서서히 전류 밀도를 높이며, 중기(홈(61)의 중앙부를 메울 때)에는 약 20㎃/㎠로 되도록 하고, 그것으로부터 또한 서서히 전류 밀도를 내리고, 후기(홈(61)의 상부를 메울 때)에는 약 3㎃/㎠로 되도록 조정한다. 또한, 전류 밀도는 상기 하층 Cu 배선의 경우와 동일하게, 여기에서는 단계적으로 변화시키도록 한다.
도 18은 제 2 CMP 공정의 요부 단면 모식도이다.
전해 도금에 의한 Cu 막(63)의 형성 후, 하드 마스크(59)까지 CMP를 행하고, Cu 막(63)과 그 아래의 시드 Cu 막 및 배리어 메탈(62)의 불필요한 부분을 제거하고, 그것에 의해, 하층 Cu 배선으로 통하는 비어 및 상층 Cu 배선을 동시에 형성한다.
도 19는 제 2 캡 막 등의 형성 공정의 요부 단면 모식도이다.
비어 및 상층 Cu 배선의 형성 후, CVD법을 이용하여 막 두께 약 50㎚의 SiC 캡 막(64)을 형성하고, 그 상에 SiOC 층간 절연막(65)을 형성한다.
이상과 같은 공정을 거쳐, Cu 배선 구조를 형성한다. 이후는, 동일한 방법 으로 소정 층수의 배선층을 형성한 후, 패드나 보호막의 형성 등을 행하고, 반도체 장치를 완성시킨다.
또한, 비교 대상 시료로서, 종래의 제조 방법을 이용한 시료도 제작한다. 즉, 종래 수법에 의한 시료에서는, 전해 도금에 의해 Cu 막을 메울 때, 그 초기에는 전류 밀도를 약 3㎃/㎠으로 하여 서서히 전류 밀도를 올리고, 중기에는 20㎃/㎠이 되도록 하며, 그 후는 홈이 완전히 메워질 때까지 그 전류 밀도를 바꾸지 않고 성막을 행한다. 그 밖의 프로세스상의 조건은 상기 실시예 1의 경우와 동일하다.
상기 실시예 1의 방법에 의해 형성한 Cu 배선의 단면을 TEM 및 EBSP법을 이용하여 다수 관찰한 바, Cu 배선 단면에 있어서, 그 하부, 상부 및 측벽부의 Cu 입자의 평균 입경은 약 0.1㎛이며, 그 중앙부에서는 약 0.5㎛인 것을 알 수 있다. 이에 대하여, 상기 비교 대상 시료의 Cu 배선의 단면을 동일하게 TEM 및 EBSP법을 이용하여 다수 관찰한 바, 그 하부와 측벽부의 Cu 입자의 평균 입경은 약 O.1㎛이며, 그 중앙부로부터 상부에 걸쳐서의 Cu 입자의 평균 입경은 약 0.5㎛이며, 상부로 될수록 크게 되는 것을 알 수 있다.
또한, 상기 실시예 1에서 이용한 전해 도금 수법으로 형성한 Cu 배선과, 상기 비교 대상 시료에서 적용한 종래의 전해 도금 수법으로 형성한 Cu 배선에 대해서 각각 전자 이동 시험을 실시한다. 어느 쪽의 시험 패턴도 2층 Cu 배선 구조로 하고, 하층 Cu 배선은 배선 폭 약 300㎚, 길이 약 100㎛로 하며, 그 양단에 비어를 접속하고, 각 비어에 각각 상층 Cu 배선을 접속한다. 각 상층 Cu 배선은 배선 폭 약 1OOO㎚로 하고 상층 Cu 배선 상에는 직접 패드를 형성한다. 그리고, 시험 온도 약 300℃로 하며, 한쪽의 상층 Cu 배선으로부터, 한쪽의 비어, 하층 Cu 배선, 다른쪽의 비어, 다른쪽의 상층 Cu 배선에 2㎃/㎠ 상당의 전류를 흘린다. 이러한 시험의 결과, 상기 실시예 1에서 이용한 전해 도금 수법을 이용한 경우 쪽이, 상기 비교 대상 시료에 적용한 종래의 전해 도금 수법을 이용한 경우와 비교하여, 약 2배 수명이 긴 것을 알 수 있다.
(실시예 2)
여기에서는, 이온 주입을 이용하는 방법에 대해서 기술한다.
Cu 배선의 형성 공정은 상기 실시예 1에 도시한 상기 도 10∼도 12의 공정까지는 동일하고, 계속되는 하층 Cu 배선 형성을 위한 도 13의 전해 도금 공정에 있어서는, 여기에서는 종래 수법을 이용하여 Cu 막(56)을 형성한다. 즉, 도 12에 도시한 홈(54)의 하부 및 하부 측의 측벽부를 메우는 전해 도금의 초기에는 전류 밀도를 약 3㎃/㎠로 하여 서서히 전류 밀도를 올리고, 홈(54)의 중앙부를 설치하는 중기에는 20㎃/㎠로 되도록 하며, 그 후는 홈(54)이 완전하게 메워질 때까지 전류 밀도를 바꾸지 않고 성막을 행한다.
이어서, 상기 도 14에 도시한 것과 동일하게 CMP에 의한 평탄화를 행한 후, 상기 도 15에 도시한 캡 막(57)의 형성 전에, 이온 주입을 행한다. 주입 이온에는 Ar을 이용하고, 그 주입시의 가속 전압은 약 50keV∼100keV로 한다. 이에 따라, 하층 Cu 배선을 형성한다.
이러한 이온 주입 후는, 상기 실시예 1과 동일하게, 상기 도 15∼도 19에 도시된 바와 같이, 다마신법을 이용하여 하층 Cu 배선으로 통하는 비어 및 상층 Cu 배선을 동시에 형성한다. 그때, 비어 및 상층 Cu 배선을 형성하기 위한 상기 도 17에 도시한 전해 도금 공정에 있어서는, 하층 Cu 배선과 동일하게 종래 수법을 이용하여 Cu 막(63)을 형성하고, 상기 도 18에 도시한 CMP 공정 후, Ar을 가속 전압 약 50keV∼100keV로 이온 주입한다.
이러한 Cu 배선 구조의 형성 후는, 동일한 방법으로 소정 층수의 배선층을 형성한 후, 패드나 보호막의 형성 등을 행하고, 반도체 장치를 완성시킨다.
이렇게 하층 Cu 배선 및 상층 Cu 배선의 형성 때에 이온 주입을 행함으로써, 전해 도금으로 형성된 Cu 막(56, 63)의 결정 격자 간에 Ar이 들어가 그 결정성이 흐트러지고, 이온 주입이 행해진 영역은 어모퍼스 구조로 된다. 이온 주입 조건을 제어함으로써, Ar의 주입 깊이를 제어할 수 있고, 여기에서는 하층 Cu 배선 및 상층 Cu 배선의 각각의 상부에 Ar이 주입되도록 한다.
이렇게 하여 형성한 Cu 배선의 단면을 TEM 및 EBSP법을 이용하여 다수 관찰한 바, Cu 배선 단면에 있어서, 그 표층부는 어모퍼스화하고 있으며, 보다 중앙부 집합에는, 평균 입경 약 O.1㎛ 이하의 작은 다결정이 관찰된다. 그러나, 이온 주입 원소를 도달시키지 않은 중앙부에서는, 상기 비교 대상 시료(상기 실시예 1 참조)와 동일하게, Cu 입자의 평균 입경이 약 0.5㎛인 것을 알 수 있다.
상기 실시예 1과 동일하게, 이 실시예 2와 같이 이온 주입법을 이용하여 형성한 Cu 배선과, 상기 비교 대상 시료와 같이 이온 주입법을 이용하지 않은 Cu 배선에 대해서 각각 전자 이동 시험을 행한다. 시험 패턴은, 상기 실시예 1에 기술한 것과 동일한 구조(2층 Cu 배선 구조)로 하고, 또한 시험 조건(시험 온도 약 300 ℃, 전류 약 2㎃/㎠)도 동일하게 한다. 이러한 시험 결과, 이온 주입법을 이용한 경우 쪽이, 이온 주입법을 이용하지 않은 경우와 비교하여, 약 1.5배 수명이 긴 것을 알 수 있다.
또한, 여기에서는 Ar을 이온 주입함으로써, Cu 배선의 상부를 어모퍼스화 할 경우를 예시했지만, 상기한 바와 같이, 그 밖에의 주기율표 제18족의 원소를 이용할 수도 있고, 동일한 구조의 Cu 배선이 형성된다.
또한, C, O, N 등의 원소를 이온 주입하고, Cu 배선의 상부에, 보다 고 저항의 화합물을 형성시키도록 할 수도 있다. 이 경우는, 이온 주입 후, 필요에 따라 열처리를 행하여, 소정의 화합물을 형성시킨다. 또한, 열은 이 이온 주입 후의 프로세스(층간 절연막의 형성시 등)에서도 충분히 주어지므로, 이온 주입 후의 화합물 형성을 목적으로 한 열처리는 반드시 필요하지 않다. 어떻든 간에, 이온 주입 후에 주어지는 열에 의해 화합물이 형성되기 때문에, 이온 주입 시의 가속 전압은 낮게 설정할 수 있고, Cu 배선에 주는 격자 결함 등의 손상을 저감할 수 있다.
(실시예 3)
여기에서는, 전해 도금을 2회로 나누어서 행하는 방법에 대해서 기술한다.
Cu 배선의 형성 공정은 상기 실시예 1에 도시한 상기 도 10∼도 12의 공정까지는 동일하고, 계속되는 하층 Cu 배선 형성을 위한 상기 도 13에 도시한 전해 도금 공정에 있어서, 조건이 다른 2회의 전해 도금을 행한다.
우선, 1회째의 전해 도금에서는 그 초기에는 전류 밀도를 약 3㎃/㎠로 하여 서서히 전류 밀도를 올리고, 중기에는 20㎃/㎠가 되도록 하여 상기 도 12에 도시한 홈(54)의 중앙부까지 메우고, 그 시점에서 전해 도금을 종료한다. 그리고, 그러한 매립 상태에서, 온도 약 350℃의 열처리를 행한다. 이에 따라, Cu 입자가 성장하고, 그 입경이 커진다. 열처리 후, 2회째의 전해 도금을 행하여, 홈(54)을 완전하게 메운다. 이 2회째의 전해 도금은 전류 밀도 약 5㎃/㎠와 저 전류 밀도로 일정하게 행한다.
그 후, 상기 도 14에 도시한 CMP 공정을 거쳐, 하층 Cu 배선을 형성한다.
하층 Cu 배선의 형성 후는, 상기 실시예 1과 동일하게, 상기 도 15∼도 19에 도시한 바와 같이, 다마신법을 이용하여, 하층 Cu 배선으로 통하는 비어 및 상층 Cu 배선을 동시에 형성한다. 그때, 비어 및 상층 Cu 배선을 형성하기 위한 상기 도 17에 도시한 전해 도금 공정에 있어서는, 우선 비어 홀(60)로부터 홈(61)의 하부 및 하부 측의 측벽부를 메우는 초기에 전류 밀도를 약 3㎃/㎠로 하고, 전류 밀도를 20㎃/㎠까지 서서히 올려서 홈(61)의 중앙부까지 메우며(1회째의 전해 도금), 온도 약 350℃의 열처리 후, 전류 밀도 약 5㎃/㎠로 일정하게 전해 도금(2회째의 전해 도금)을 행하고, 홈(61)을 완전하게 메운다. 그 후, 상기 도 18에 도시한 CMP 공정을 거쳐, 비어 및 상층 Cu 배선을 형성한다.
이러한 Cu 배선 구조의 형성 후는, 동일한 방법으로 소정 층수의 배선층을 형성한 후, 패드나 보호막의 형성 등을 행하여, 반도체 장치를 완성시킨다.
이렇게 하여 형성한 Cu 배선의 단면을 TEM 및 EBSP법을 이용하여 다수 관찰한 바, Cu 배선 단면에 있어서, 그 하부, 측벽부 및 상부의 Cu 입자의 평균 입경은 약 0.1㎛이며, 그 중앙부에서는 약 0.6㎛인 것을 알 수 있다. 이 방법에 의해, 중 앙부에서는 Cu 입자의 입경이 비교적 크고, 그 주위에서는 Cu 입자의 입경이 비교적 작은 하층 Cu 배선 및 상층 Cu 배선을 형성할 수 있는 것이 확인된다.
또한, 상기 실시예 1과 동일하게, 이 실시예 3과 같이 전해 도금을 2회로 나누어서 행하는 방법을 이용하여 형성한 Cu 배선의 전자 이동 시험을 실시한 바, 종래의 전해 도금 수법을 이용한 경우와 비교하여, 약 2배 수명이 긴 것을 알 수 있다.
(실시예 4)
여기에서는, Al 배선의 형성 방법에 대해서 기술한다.
Si 기판 상에 SiO2 막을 형성하고, 그 상에 Ti 또는 질화 티탄(TiN)으로 이루어지는 막 두께 약 80㎚의 배리어 메탈을 스퍼터법에 의해 형성한다. 그 배리어 메탈 상에, Cu를 약 0.5wt% 포함하는 막 두께 450㎚의 Al 막을 스퍼터법에 의해 형성한다.
Al 막의 형성 시에는, 그 스퍼터 조건을 도중에 전환하도록 한다. 즉, 성막 초기의 50㎚ 정도까지는 스퍼터 전력을 적정치보다도 올려서 성막 속도를 1㎛/min로 크게하고, 약 50㎚ 이상에서는, 성막 속도를 0.2㎛/min까지 내리고, 성막 후기의 50㎚ 정도까지는 역시 적정치보다도 상승시켜서 1㎛/min로 한다. Al의 성막의 경우, 입자의 핵 형성이 입경을 율속(律速)하므로, 성막 속도가 큰 만큼 입경이 작아지는 경향이 있다. 이것을 이용하여, 초기와 후기의 단계에서 성막 속도를 크게 하여 Al 입자가 작아지도록 하고, 중기의 단계에서는 성막 속도를 작게 하여 Al 입 자가 커지도록 한다.
Al 막의 형성 후는, 다시 Ti 또는 TiN으로 이루어지는 막 두께 약 50㎚의 배리어 메탈을 스퍼터 법에 의해 형성한다. 그리고, 포토 리소 그래피를 이용하여 폭 약 0.5㎛의 패턴을 형성하고, RIE에 의해 쓸모없는 금속 부분을 제거한다. 이에 따라, 배선 폭 약 0.5㎛로, 상하에 배리어 메탈이 형성된 하층 Al 배선을 형성한다.
그 후, SiO2 막을 전체 면에 퇴적하고, Al 배선으로 통하는 텅스텐(W) 비어를 형성하고, 동일한 공정을 되풀이하여 상층 Al 배선을 더 형성한다.
이러한 Al 배선 구조의 형성 후는, 동일한 방법으로 소정 층수의 배선층을 형성한 후, 패드나 보호막의 형성 등을 행하여, 반도체 장치를 완성시킨다.
이렇게 하여 형성한 Al 배선의 단면을 TEM 및 EBSP법을 이용하여 다수 관찰한 바, Al 배선 단면에 있어서, 그 하부(아래의 배리어 메탈 근방)와 상부(위의 배리어 메탈 근방)에서 Al 입자의 평균 입경이 약 0.2㎛이며, 그 중앙부에서 Al 입자의 평균 입경이 약 0.5㎛인 것이 확인된다. 또한, Al 배선은 드라이 에칭으로 형성된 것이므로, 그 측벽부 즉 SiO2 막과 접촉하는 계면의 근방에서는, Al 입자의 평균 입경은 중앙부와 동등하다.
이러한 수법으로 형성한 Al 배선과, 종래 대로의 수법, 즉 스퍼터 조건을 도중에 전환하지 않고 형성한 Al 배선에 대해서, 각각 전자 이동 시험을 행한다. 어느 쪽의 시험 패턴도 2층 Al 배선 구조로 하여, 하층 Al 배선의 양단에 W 비어를 접속하고, 각 비어에 각각 상층 Al 배선을 접속하여, 각 상층 Al 배선 상에는 패드를 형성한다. 그리고, 시험 온도 약 250℃로 하여, 한쪽의 상층 Al 배선으로부터, 한쪽의 W 비어, 하층 Al 배선, 다른쪽의 비어, 다른쪽의 상층 Al 배선에, 약 1.5㎃/㎠ 상당의 전류를 흘린다. 이러한 시험의 결과, 상기의 수법을 이용하여 형성한 Al 배선쪽이 종래의 수법을 이용하여 형성한 Al 배선에 비해, 약 1.5배 수명이 긴 것을 알 수 있다.
Al 배선의 경우, 전자의 수송은 상하의 배리어 메탈과의 계면이 우세하다. 그것들의 근방에서의 Al 입자의 입경이 작아짐으로써, 그 영역의 저항율이 상승하고, 전류가 비교적 중앙부를 흐르며, 그것에 의해서 전자 이동 내성이 향상한 것으로 생각된다.
또한, 이 예에서는, Al 배선의 입경을 스퍼터 시의 성막 속도를 변화시킴으로써 제어하도록 했지만, 이외에도, 예를 들면 스퍼터 시의 성막 온도를 변화시키거나, 스퍼터 시에 미량의 수소(H2) 가스나 산소(O2) 가스를 유입함으로써도 제어하는 것이 가능하다. 즉, 스퍼터 시의 성막 온도가 높을 경우에는, 성막 표면에서의 확산이 촉진되기 때문에, Al 입자의 입경이 커지고, 성막 온도가 낮을 경우에는, 핵 성장이 촉진되기 때문에, Al 입자의 입경이 작아진다. 또한, 미량의 H2 가스나 O2 가스의 유입은 Al 입자를 환원하거나 산화하거나 하여 그 입경을 변화시킨다. 그 때문에, 이것들과 같은 방법을 사용함으로써도, Al 입자의 입경을 제어하는 것이 가능하고, 전자 이동 내성의 향상을 도모하는 것이 가능하게 된다.
이상 설명한 바와 같이, Cu나 Al 등을 이용한 금속 배선을 형성할 때, 그 내부의 입경을 제어하도록 하였다. 특히, 전자 이동에서 가장 금속의 수송이 일어나기 쉬운 영역의 금속 입자의 입경을 다른 영역에 비해서 상대적으로 작게 함으로써, 그 영역의 전자의 흐름을 감소시켜, 전자 이동 현상에 대한 내성을 향상시킨다. 또한, 그러한 구성을 갖는 금속 배선은 전해 도금 조건이나 스퍼터 조건을 최적으로 설정함으로써, 안정하여 형성할 수 있다. 따라서, 전자 이동 내성을 갖는 신뢰성이 높은 금속 배선을 구비한 반도체 장치가 안정적으로 제조 가능하게 된다.
또한, 이상의 설명에 있어서, 반도체 장치의 각 구성 요소의 재질이나, 사이즈, 형성 방법 등은 상기의 예에 한정되는 것은 아니고, 형성하는 반도체 장치의 요구 특성 등에 따라, 임의로 설정 가능하다.
(부기 1) 금속 배선을 구비한 반도체 장치에 있어서,
상기 금속 배선은 상면을 막으로 덮고, 그 윗면을 덮는 막과의 계면 근방인 상부가 중앙부에 비해서 고 저항화 되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 금속 배선은 상기 상부의 금속 입자의 평균 입경이 상기 중앙부의 금속 입자의 평균 입경보다도 작게 형성되어 있는 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기 3) 상기 금속 배선은 상기 상부를 어모퍼스로 되는 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기 4) 상기 금속 배선은 상기 금속 배선의 하면을 덮는 막과의 계면 근방인 하부가 상기 중앙부에 비해서 더 고 저항화 되어 있는 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기 5) 상기 금속 배선은 하면 및 측면을 고 융점 금속막으로 덮고, 상면을 절연막으로 덮고 있는 것을 특징으로 하는 부기 1∼4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 금속 배선은 상하면을 고 융점 금속막으로 덮고, 측면을 절연막으로 덮고 있는 것을 특징으로 하는 부기 1∼4 중 어느 하나에 기재된 반도체 장치.
(부기 7) 금속 배선을 구비한 반도체 장치의 제조 방법에 있어서,
절연막에 홈을 형성하는 공정과,
상기 홈이 형성된 상기 절연막 상에 배리어 메탈을 형성하는 공정과,
도금법을 이용하여, 고 전류 밀도의 조건으로 금속막을 형성하고, 이어서, 저 전류 밀도의 조건으로 금속막을 형성하여, 상기 홈을 금속막으로 메우는 공정과,
상기 홈에 형성된 상기 금속막 상에 캡 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 상기 고 전류 밀도의 조건으로 금속막을 형성하기 전에, 저 전류 밀도의 조건으로 금속막을 형성하는 것을 특징으로 하는 부기 7 기재의 반도체 장치의 제조 방법.
(부기 9) 상기 복수회의 도금을 행하여 상기 홈을 상기 금속막으로 메우는 때는, 각 회의 도금 사이에서 각각 열처리를 행하는 것을 특징으로 하는 부기 8 기 재의 반도체 장치의 제조 방법.
(부기 10) 금속 배선을 구비한 반도체 장치의 제조 방법에 있어서,
절연막에 홈을 형성하는 공정과,
상기 홈이 형성된 상기 절연막 상에 배리어 메탈을 형성하는 공정과,
고 전류 밀도의 조건으로, 도금법을 이용하여 상기 홈을 금속막으로 메우는 공정과,
상기 홈에 형성된 상기 금속막의 상부에 소정의 원소를 도입하는 공정과,
상기 소정 원소가 도입된 상기 금속막 상에 캡 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기11) 상기 홈에 형성된 상기 금속막의 상부에 상기 소정 원소를 도입하는 공정에서는,
상기 소정 원소로서 할로겐 원소를 도입하고, 상기 금속막의 상부를 다 결정화 또는 어모퍼스화 하는 것을 특징으로 하는 부기 10 기재의 반도체 장치의 제조 방법.
(부기 12) 상기 홈에 형성된 상기 금속막의 상부에 상기 소정 원소를 도입하는 공정에서는,
상기 소정 원소로서 상기 금속막과 화합물을 형성하는 원소를 도입하는 것을 특징으로 하는 부기 10 기재의 반도체 장치의 제조 방법.
(부기 13) 상기 소정 원소로서 상기 금속막과 상기 화합물을 형성하는 상기 원소를 도입할 경우에는, 상기 원소를 도입하는 공정 후에, 상기 화합물이 형성되 는 열처리를 행하는 것을 특징으로 하는 부기 12 기재의 반도체 장치의 제조 방법.
(부기 14) 금속 배선을 구비한 반도체 장치의 제조 방법에 있어서,
제 1 절연막 상에 제 1 배리어 메탈을 형성하는 공정과,
상기 제1 배리어 메탈 상에, 하부와 상부의 금속 입자의 평균 입경이 중앙부의 금속 입자의 평균 입경보다 작아지도록 하는 조건으로, 금속막을 형성하는 공정과,
상기 금속막 상에 제 2 배리어 메탈을 형성하는 공정과,
상기 제 1, 제 2 배리어 메탈 및 상기 금속막을 배선 패턴으로 가공하는 공정과,
상기 배선 패턴을 제 2 절연막으로 덮는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15) 상기 제 1 배리어 메탈 상에 상기 하부와 상기 상부의 금속 입자의 평균 입경이 상기 중앙부의 금속 입자의 평균 입경보다 작아질만한 조건으로 상기 금속막을 형성하는 공정에 있어서는,
상기 금속막을 형성할 때의 형성 속도, 형성 온도 또는 도입 가스를 변화시킴으로써, 상기 하부와 상기 상부의 금속 입자의 평균 입경이 상기 중앙부의 금속 입자의 평균 입경보다 작아지도록, 상기 금속막을 형성하는 것을 특징으로 하는 부기 14 기재의 반도체 장치의 제조 방법.
도 1은 Cu 배선의 배선 폭과 저항율과의 관계를 도시하는 도면.
도 2는 Cu 배선 내의 입경 분포의 설명도.
도 3은 Cu 배선의 구성예를 도시하는 요부 단면 모식도.
도 4는 CMP 공정 후의 요부 단면 모식도.
도 5는 이온 주입 공정의 요부 단면 모식도.
도 6은 제 1 전해 도금 공정의 요부 단면 모식도.
도 7은 열처리 공정의 요부 단면 모식도.
도 8은 제 2 전해 도금 공정의 요부 단면 모식도.
도 9는 Al 배선의 구성예를 도시하는 요부 단면 모식도.
도 10은 층간 절연막 및 하드 마스크의 형성 공정의 요부 단면 모식도.
도 11은 홈 형성 공정의 요부 단면 모식도.
도 12는 배리어 메탈 등의 형성 공정의 요부 단면 모식도.
도 13은 전해 도금 공정의 요부 단면 모식도.
도 14는 제 1 CMP 공정의 요부 단면 모식도.
도 15는 제 1 캡 막 등의 형성 공정의 요부 단면 모식도.
도 16은 비어 홀 및 홈의 형성 공정의 요부 단면 모식도.
도 17은 전해 도금 공정 후의 요부 단면 모식도.
도 18은 제 2 CMP 공정의 요부 단면 모식도.
도 19는 제 2 캡 막 등의 형성 공정의 요부 단면 모식도.
*도면의 주요 부분에 대한 부호의 설명*
1, 10, 20 : Cu 배선
1a, 10a, 20a, 30a : Cu 입자
2, 6, 11, 15, 21, 31, 43, 44, 52, 58, 65 : 층간 절연막
3, 12, 22, 32, 53, 59 : 하드 마스크
4, 13, 23, 33, 41, 42, 55, 62 : 배리어 메탈
5, 14, 57, 64 : 캡 막
34, 35, 56, 63 : Cu 막
40 : Al 배선
40a : Al 입자
50 : Si 기판
51 : 하지 절연막
54, 61 : 홈
60 : 비어홀

Claims (10)

  1. 금속 배선을 구비한 반도체 장치에 있어서,
    상기 금속 배선은, 상면 및 하면을 배리어 메탈로 덮고, 측면을 절연막으로 덮고, 그 상면을 덮는 배리어 메탈과의 계면(界面) 근방인 상부가 중앙부에 비해서 고(高) 저항화되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 금속 배선은 상기 상부의 금속 입자의 평균 입경이 상기 중앙부의 금속 입자의 평균 입경보다도 작게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 금속 배선은 상기 상부가 어모퍼스(amorphous)로 되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 금속 배선은 상기 금속 배선의 하면을 덮는 배리어 메탈과의 계면 근방인 하부가 상기 중앙부에 비해서 고 저항화되어 있는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 금속 배선을 구비한 반도체 장치의 제조 방법에 있어서,
    제 1 절연막 상에 제 1 배리어 메탈을 형성하는 공정과,
    상기 제 1 배리어 메탈 상에, 하부와 상부의 금속 입자의 평균 입경이 중앙부의 금속 입자의 평균 입경보다 작아지도록 하는 조건으로, 금속막을 형성하는 공정과,
    상기 금속막 상에 제 2 배리어 메탈을 형성하는 공정과,
    상기 제 1, 제 2 배리어 메탈 및 상기 금속막을 배선 패턴으로 가공하는 공정과,
    상기 배선 패턴의 측면을 제 2 절연막으로 덮는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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