CN114927412A - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN114927412A
CN114927412A CN202210840565.5A CN202210840565A CN114927412A CN 114927412 A CN114927412 A CN 114927412A CN 202210840565 A CN202210840565 A CN 202210840565A CN 114927412 A CN114927412 A CN 114927412A
Authority
CN
China
Prior art keywords
copper
dielectric layer
interlayer dielectric
opening
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210840565.5A
Other languages
English (en)
Inventor
林智伟
郭廷晃
郑志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202210840565.5A priority Critical patent/CN114927412A/zh
Publication of CN114927412A publication Critical patent/CN114927412A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体器件及其制作方法，所述制作方法包括：提供一衬底，所述衬底上形成有第一层间介质层以及贯穿所述第一层间介质层的第一开口；执行多次铜电镀工艺形成铜薄膜以分步骤填充第一开口，直至填满所述第一开口，并且每次执行铜电镀工艺之后均进行一次退火工艺；形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层以及所述铜薄膜，且所述第二层间介质层内形成有MIM电容。本发明每次执行铜电镀工艺之后均进行一次退火工艺，使得最终形成的铜薄膜的金属键结良好达到释放应力的效果，从而防止铜薄膜的突起，在后续形成MIM电容时，能够避免电容与铜薄膜之间的短路，从而提高器件的可靠性与良率。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
金属-绝缘体-金属 (Metal-Insulator-Metal，MIM)电容结构是现有集成电路中常见的电容结构，可以用于电荷存储、电压控制、射频控制等。由于MIM电容的结构特点，MIM电容的制作可以集成在后段金属互连工艺中。
图1是一包含MIM电容的金属互连层的结构示意图。如图1所示，衬底（未图示）上形成有金属互连线10，在金属互连线10上形成有第一刻蚀停止层11与第一层间介质层20，在第一层间介质层20内形成有MIM电容30，MIM电容30包含上极板31、绝缘层32以及下极板33，在MIM电容器30的顶部还形成有掩膜层35，在底部还形成有电容层间介质层34。在第一层间介质层20上依次形成有第二刻蚀停止层21、第二层间介质层40、第三刻蚀停止层41以及第三层间介质层50，且在所述MIM电容30上的各层内形成有至少两个开口60，所述开口60分别暴露出所述MIM电容30的上极板31与下极板33，所述开口60内填充有金属材料。
金属互连线10的材质一般为铜，铜受应力影响容易造成如图1所示的突起状（Hillock）缺陷，而所述MIM电容30是依靠开口60进行导线连接，若在进行刻蚀形成开口的过程中下极板33无法有效阻挡刻蚀，则过刻蚀形成的开口有可能穿透电容层间介质层34，从而导致开口内的金属材料与金属互连线10短路，即造成金属互连线10与MIM电容30之间的短路，从而影响器件性能。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，防止铜突起，避免金属互连线与MIM电容之间的短路，提高器件的可靠性。
为解决上述技术问题，本发明提供一种半导体器件的制作方法，包括以下步骤：
提供一衬底，所述衬底上形成有第一层间介质层以及贯穿所述第一层间介质层的第一开口；
执行多次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口，并且每次执行铜电镀工艺之后均进行一次退火工艺；以及
形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层以及所述铜薄膜，且所述第二层间介质层内形成有MIM电容。
可选的，每次铜电镀工艺的电镀液中铜含量均为3g/L~5g/L。
可选的，在所述铜薄膜填满所述第一开口之后，在形成所述第二层间介质层之前，所述制作方法还包括：
平坦化所述铜薄膜；以及
对所述铜薄膜执行退火合金化工艺。
可选的，所述第二介质层内形成有至少两个第二开口，所述第二开口分别暴露出所述MIM电容的上极板与下极板。
可选的，执行2次~4次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口。
可选的，执行2次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口。
可选的，所述第一开口包含凹槽以及位于所述凹槽底部的通孔，第一次铜电镀工艺形成的所述铜薄膜的厚度等于所述通孔的深度。
可选的，第一次铜电镀工艺与第二次铜电镀工艺的电镀条件相同。
可选的，执行第一次铜电镀工艺之后进行第一次退火工艺，执行第二次铜电镀工艺之后进行第二次退火工艺，第一次退火工艺与第二次退火工艺的条件相同。
相应的，本发明还提供一种半导体器件，采用如上所述的半导体器件的制作方法制作而成。
在本发明提供的半导体器件及其制作方法中，在填充第一层间介质层内的第一开口时，执行多次铜电镀工艺形成铜薄膜以分步骤填充第一开口，并且每次执行铜电镀工艺之后均进行一次退火工艺，使得形成的铜薄膜的金属键结良好达到释放应力的效果，从而防止铜薄膜的突起，在后续形成MIM电容时，能够避免电容与铜薄膜之间的短路，从而提高器件的可靠性与良率。
进一步的，每次铜电镀工艺的电镀液中铜含量均为3g/L~5g/L，与现有技术相比，电镀液中铜含量减低，电镀铜的速度也降低，从而减小电镀形成的铜薄膜中铜颗粒的尺寸，进一步防止铜薄膜的凸起，提高器件的可靠性与良率。
进一步的，在铜薄膜填满第一开口之后，平坦化所述铜薄膜，并对铜薄膜执行退火合金化工艺，进一步释放应力，避免铜薄膜的突起，从而提高器件的可靠性与良率。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1是一包含MIM电容的金属互连层的结构示意图。
图2是本发明一实施例提供的半导体器件的制作方法的流程图。
图3是本发明一实施例提供的在衬底上形成第一层间介质层与第一开口之后的结构示意图。
图4是本发明一实施例提供的执行第一次铜电镀工艺之后的结构示意图。
图5是本发明一实施例提供的填满第一开口之后的结构示意图。
图6是本发明一实施例提供的形成第二层间介质层与MIM电容之后的结构示意图。
图1中：
10-金属互连线；11-第一刻蚀停止层；20-第一层间介质层；21-第二刻蚀停止层；30-MIM电容；31-上极板；32-绝缘层；33-下极板；34-电容层间介质层；35-掩膜层；40-第二层间介质层；41-第三刻蚀停止层；50-第三层间介质层； 60-开口。
图3至图6中：
100-金属互连线；110-第一刻蚀停止层；200-第一层间介质层； 210-第一子层间介质层；211-第二刻蚀停止层； 220-第二子层间介质层；221-第三刻蚀停止层；230-第三子层间介质层；300-第一开口；310-通孔；320-凹槽；400-铜薄膜；410-第四刻蚀停止层；500-第二层间介质层； 510-第一子层间介质层；511-第五刻蚀停止层； 520-第二子层间介质层；521-第六刻蚀停止层；530-第三子层间介质层；600-MIM电容；610-上极板；620-绝缘层；630-下极板；640-电容层间介质层；650-掩膜层；700-第二开口。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图2是本发明一实施例提供的半导体器件的制作方法的流程图。如图2所示，本实施例提供的半导体器件的制作方法，包括以下步骤：
S01：提供一衬底，所述衬底上形成有第一层间介质层以及贯穿所述第一层间介质层的第一开口；
S02：执行多次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口，并且每次执行铜电镀工艺之后均进行一次退火工艺；
S03：形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层以及所述铜薄膜，且所述第二层间介质层内形成有MIM电容。
接下来，将结合图2与图3~图6对本发明一实施例所提供的半导体器件的制作方法进行详细说明。
在步骤S01中，请参照图3所示，提供一衬底（未图示），所述衬底上形成有第一层间介质层200以及贯穿所述第一层间介质层200的第一开口300。
其中，所述衬底的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等，也可以是绝缘体上硅，绝缘体上锗；或者还可以为其它的材料，例如砷化镓等III-V族化合物。在本实施例中，所述衬底的材料优选为硅。所述衬底上还可以形成其他结构，例如：PMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等半导体器件。所述衬底上还可以形成有一层或多层金属互连层，图3中示出了一层金属互连线100。
首先在所述金属互连线100上形成第一刻蚀停止层110，在所述第一刻蚀停止层110上形成第一层间介质层200，本实施例中，所述第一层间介质层200包含第一子层间介质层210、第二子层间介质层220与第三子层间介质层230，在所述第一子层间介质层210与所述第二子层间介质层220之间形成有第二刻蚀停止层211，作为后续通孔的刻蚀停止层，在所述第二子层间介质层220与所述第三子层间介质层230之间形成有第三刻蚀停止层221，作为后续凹槽的刻蚀停止层。
在所述第一层间介质层200内形成贯穿所述第一层间介质层200的第一开口300。本实施例中，所述第一开口300包含凹槽320以及位于所述凹槽320底部的通孔310，所述凹槽320与所述通孔310连通并贯穿所述第一层间介质层200。所述第一层间介质层200与所述第一开口300可以采用现有的本领域技术人员已知的方法形成，本实施例对此不作具体描述。
在步骤S02中，请参照图5所示，执行多次铜电镀工艺形成铜薄膜400以分步骤填充所述第一开口300，直至填满所述第一开口300，并且每次执行铜电镀工艺之后均进行一次退火工艺。
具体的，执行多次铜电镀工艺，每次所述铜电镀工艺形成的铜薄膜400填充部分所述第一开口300直至逐渐填满所述第一开口300。并且，每次电镀铜工艺之后均进行一次退火，使得形成的铜薄膜400的金属键结良好达到释放应力的效果，从而达到防止所述铜薄膜400突起的效果，在后续形成MIM电容时，能够避免MIM电容与铜薄膜400之间的短路，从而提高器件的可靠性与良率。
本实施例中，每次铜电镀工艺的电镀液中的铜含量均为3g/L~5g/L，例如铜含量可以为3g/L、4g/L或5g/L，优选为4g/L。与现有技术相比，电镀液中的铜含量降低，电镀铜的速度也降低，从而使得电镀形成的铜薄膜400中铜颗粒的尺寸减小，进一步防止铜薄膜400的凸起，提高器件的可靠性与良率。
本发明对铜电镀工艺的次数并不作限制，可以根据所述第一开口300的深度以及实际的工艺条件来决定。例如，可以执行2次~4次铜电镀工艺形成铜薄膜400以分步骤填充所述第一开口300，直至填满所述第一开口300。优选的，本实施例中，以执行2次铜电镀工艺为例进行说明，具体包括以下步骤：
首先，请参考图4所示，执行第一次铜电镀工艺以形成部分厚度的铜薄膜400，电镀液中的铜含量为3g/L~5g/L。所述第一次铜电镀工艺形成的铜薄膜400的厚度可以通过电镀时间来控制，所述铜薄膜400的厚度可以等于所述通孔310的深度。之后进行第一次退火工艺，所述第一次退火工艺可以在退火炉管中进行，所述第一次退火工艺的温度可以为200℃，所述第一次退火工艺的时间根据工艺规格对所形成的铜薄膜400的电性要求而定，例如所述第一次退火工艺的时间可以为100秒。
接着，请参考图5所述，执行第二次铜电镀工艺，在经过退火的所述铜薄膜400的表面继续形成铜薄膜直至所述铜薄膜400填满所述第一开口300。本步骤中所采用的电镀液、电镀时的电流以及电镀时的温度等电镀条件均与上述第一次铜电镀工艺的电镀条件相同，电镀液中的铜含量为3g/L~5g/L。
之后进行第二次退火工艺，所述第二次退火工艺可在退火炉管中进行，所述第二次退火工艺的温度可以为200℃，所述第二次退火工艺的时间根据工艺规格对所形成的铜薄膜400的电性要求而定，例如所述第二次退火工艺的时间可以为100秒。所述第二次退火工艺的退火条件与所述第一次退火工艺的退火条件相同。
之后还包括：平坦化所述铜薄膜400，并对所述铜薄膜400执行退火合金化工艺。
在执行电镀铜工艺形成铜薄膜400填满所述第一开口300之后，在所述第一层间介质层200上会不可避免的形成所述铜薄膜400，因此需要平坦化所述铜薄膜400至暴露出所述第一层间介质层200。本实施例中，所述平坦化包含化学机械研磨。之后，对所述铜薄膜400执行退火合金化（alloy）工艺。示例性的，所述退火合金化工艺的温度范围为100℃~150℃，退火时间为1min~60min，进行退火合金化处理，可以进一步释放所述铜薄膜400的应力，进一步避免所述铜薄膜400的突起。
在步骤S03中，请参照图6所示，形成第二层间介质层500，所述第二层间介质层500覆盖所述第一层间介质层200以及所述铜薄膜400，且所述第二层间介质层500内形成有MIM电容600。
需要说明的是，图3至图5与图6是半导体器件不同方向上的剖面图，在图5中形成的所述铜薄膜400为金属互连线，与第一层间介质层200构成一层金属互连层，图6是在所述金属互连层上制作MIM 电容，因此，在图6中仅示出了在图5中形成的铜薄膜400，其余结构并没有示出。
请参考图6所示，本实施例中，首先在所述铜薄膜400上形成第四刻蚀停止层410，在所述第四刻蚀停止层410上形成第二层间介质层500，与所述第一层间介质层200类似，所述第二层间介质层500也包含第一子层间介质层510、第二子层间介质层520与第三子层间介质层530，所述MIM 电容600形成于所述第一子层间介质层510内，当然可以先在所述第四刻蚀停止层410上形成所述MIM 电容600，再形成所述第一子层间介质层510，所述第一子层间介质层510覆盖所述MIM 电容600与所述第四刻蚀停止层410；也可以先形成所述第一子层间介质层510，对所述第一子层间介质层510进行刻蚀形成沟槽，在所述沟槽内形成所述MIM 电容600。在所述第一子层间介质层510与所述第二子层间介质层520之间形成有第五刻蚀停止层511，作为后续通孔的刻蚀停止层，在所述第二子层间介质层520与所述第三子层间介质层530之间还形成有第六刻蚀停止层521，作为后续凹槽的刻蚀停止层。
所述MIM 电容600包含上极板610、绝缘层620与下极板630，在下极板630底部还形成有电容层间介质层640，在所述上极板610上还形成有掩膜层650。在所述掩膜层650的上表面、所述掩膜层650、所述上极板610与所述绝缘层620的侧壁以及所述下极板630未被覆盖的上表面上还形成有覆盖层（图中未标识）。
所述第二层间介质层500内形成有至少两个第二开口700，所述第二开口700分别暴露出所述MIM电容的上极板610与下极板630。由于所述铜薄膜400并没有突起，因此，在刻蚀形成所述第二开口700的过程中，过刻蚀并不会暴露出所述铜薄膜400，后续在所述第二开口700内填充金属材料时并不会造成铜薄膜400与所述MIM电容600之间的短路，从而提高器件的可靠性与良率。
相应的，本发明还提供一种半导体器件，采用如上所述的半导体器件的制作方法制作而成。
综上所述，在填充第一层间介质层内的第一开口时，执行多次铜电镀工艺形成铜薄膜以分步骤填充第一开口，并且每次执行铜电镀工艺之后均进行一次退火工艺，使得形成的铜薄膜的金属键结良好达到释放应力的效果，从而防止铜薄膜的突起，在后续形成MIM电容时，能够避免电容与铜薄膜之间的短路，从而提高器件的可靠性与良率。
进一步的，每次铜电镀工艺的电镀液中铜含量均为3g/L~5g/L，与现有技术相比，电镀液中铜含量减低，电镀铜的速度也降低，从而减小电镀形成的铜薄膜中铜颗粒的尺寸，进一步防止铜薄膜的凸起，提高器件的可靠性与良率。
进一步的，在铜薄膜填满第一开口之后，平坦化所述铜薄膜，并对铜薄膜执行退火合金化工艺，进一步释放应力，避免铜薄膜的突起，从而提高器件的可靠性与良率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底上形成有第一层间介质层以及贯穿所述第一层间介质层的第一开口；
执行多次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口，并且每次执行铜电镀工艺之后均进行一次退火工艺；以及
形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层以及所述铜薄膜，且所述第二层间介质层内形成有MIM电容。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，每次铜电镀工艺的电镀液中铜含量均为3g/L~5g/L。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，在所述铜薄膜填满所述第一开口之后，在形成所述第二层间介质层之前，所述制作方法还包括：
平坦化所述铜薄膜；以及
对所述铜薄膜执行退火合金化工艺。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第二介质层内形成有至少两个第二开口，所述第二开口分别暴露出所述MIM电容的上极板与下极板。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，执行2次~4次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，执行2次铜电镀工艺形成铜薄膜以分步骤填充所述第一开口，直至填满所述第一开口。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，所述第一开口包含凹槽以及位于所述凹槽底部的通孔，第一次铜电镀工艺形成的所述铜薄膜的厚度等于所述通孔的深度。
8.如权利要求6所述的半导体器件的制作方法，其特征在于，第一次铜电镀工艺与第二次铜电镀工艺的电镀条件相同。
9.如权利要求8所述的半导体器件的制作方法，其特征在于，执行第一次铜电镀工艺之后进行第一次退火工艺，执行第二次铜电镀工艺之后进行第二次退火工艺，第一次退火工艺与第二次退火工艺的条件相同。
10.一种半导体器件，其特征在于，采用如权利要求1~9中任一项所述的半导体器件的制作方法制作而成。
CN202210840565.5A 2022-07-18 2022-07-18 半导体器件及其制作方法 Pending CN114927412A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210840565.5A CN114927412A (zh) 2022-07-18 2022-07-18 半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210840565.5A CN114927412A (zh) 2022-07-18 2022-07-18 半导体器件及其制作方法

Publications (1)

Publication Number Publication Date
CN114927412A true CN114927412A (zh) 2022-08-19

Family

ID=82815947

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210840565.5A Pending CN114927412A (zh) 2022-07-18 2022-07-18 半导体器件及其制作方法

Country Status (1)

Country Link
CN (1) CN114927412A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391777B1 (en) * 2001-05-02 2002-05-21 Taiwan Semiconductor Manufacturing Company Two-stage Cu anneal to improve Cu damascene process
US20040259378A1 (en) * 2003-06-18 2004-12-23 Stephen Chambers Methods and devices for the suppression of copper hillock formation
US20050212082A1 (en) * 2004-03-26 2005-09-29 Kenichi Takeda Semiconductor device and manufacturing method thereof
US20060177630A1 (en) * 2005-01-25 2006-08-10 Lee Sun-Jung Method of forming a metal interconnection of a semiconductor device, and metal interconnection formed by such method
US20070164439A1 (en) * 2006-01-19 2007-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ deposition for cu hillock suppression
CN101246875A (zh) * 2007-02-15 2008-08-20 富士通株式会社 半导体器件及其制造方法
CN101645412A (zh) * 2008-08-04 2010-02-10 中芯国际集成电路制造(上海)有限公司 集成电路中互连结构的制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391777B1 (en) * 2001-05-02 2002-05-21 Taiwan Semiconductor Manufacturing Company Two-stage Cu anneal to improve Cu damascene process
US20040259378A1 (en) * 2003-06-18 2004-12-23 Stephen Chambers Methods and devices for the suppression of copper hillock formation
US20050212082A1 (en) * 2004-03-26 2005-09-29 Kenichi Takeda Semiconductor device and manufacturing method thereof
US20060177630A1 (en) * 2005-01-25 2006-08-10 Lee Sun-Jung Method of forming a metal interconnection of a semiconductor device, and metal interconnection formed by such method
US20070164439A1 (en) * 2006-01-19 2007-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ deposition for cu hillock suppression
CN101005060A (zh) * 2006-01-19 2007-07-25 台湾积体电路制造股份有限公司 互连线的结构及其形成方法
CN101246875A (zh) * 2007-02-15 2008-08-20 富士通株式会社 半导体器件及其制造方法
CN101645412A (zh) * 2008-08-04 2010-02-10 中芯国际集成电路制造(上海)有限公司 集成电路中互连结构的制作方法

Similar Documents

Publication Publication Date Title
JP4414221B2 (ja) Ｍｉｍキャパシタの形成方法
TWI569313B (zh) 半導體裝置之製造方法
KR20020016855A (ko) 인터포저 및 그 제조 방법
JP3300226B2 (ja) ３層の誘電体層を有する半導体デバイス構造およびその製造方法
US10186455B2 (en) Interconnect structure and methods of making same
KR100419021B1 (ko) 반도체소자의 구리 배선 제조방법
US20050186788A1 (en) System for improving thermal stability of copper damascene structure
CN114927412A (zh) 半导体器件及其制作方法
US20220367345A1 (en) Hybrid via interconnect structure
CN113903661A (zh) 半导体器件的制造方法
KR100452039B1 (ko) 반도체 소자의 금속 배선 형성 방법
US11967612B2 (en) Method of manufacturing semiconductor structure
US7030011B2 (en) Method for avoiding short-circuit of conductive wires
KR100430680B1 (ko) 반도체소자의 금속배선 및 그 형성방법
JPH08139190A (ja) 半導体装置の製造方法
KR100421278B1 (ko) 반도체소자의 제조방법
KR100220241B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100613290B1 (ko) 반도체 소자의 다마신 구조 형성 방법
CN117059565A (zh) 封装方法
KR100628222B1 (ko) 구리 다마신 형성 방법
KR100559560B1 (ko) 반도체 소자의 다층 배선 형성방법
KR101133527B1 (ko) 반도체 소자 제조 방법
KR19990061060A (ko) 반도체 소자의 콘택 형성방법
KR19990006022A (ko) 반도체 소자의 금속배선 형성방법
KR20010061033A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20220819