KR20060007172A - 반도체 소자의 구리 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 금속배선에 관한 것으로, 본 발명은 금속이온주입공정(metal implant)을 이용하여 구리 금속배선 상에 캡핑층(capping layer)을 안정적으로 형성한다. 따라서, 본 발명에서는 이온주입되는 금속이온의 양과 분포를 안정적으로 조절하는 것이 가능하여 캡핑층 형성 후에 구리 금속배선 내에 잔존하는 금속이온의 양을 최소화하여 구리 금속배선의 저항이 증가되는 것을 방지할 수 있다.
반도체 소자, 구리 금속배선, 캡핑층, 금속이온주입공정

Description

반도체 소자의 구리 금속배선 형성방법{A METHOD FOR FORMING A COPPER METAL LINE IN SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 확산 방지막
12 : 제1 층간 절연막 13 : 식각 정지층
14 : 제2 층간 절연막 15 : 비아홀
16 : 트렌치 17 : 베리어막
18 : 구리 금속층 19 : 캡핑층
본 발명은 반도체 소자의 구리 금속배선 형성방법에 관한 것으로, 특히 캡핑층(capping layer)을 적용하는 구리 금속배선 공정에서 구리 금속배선에 잔존하는 금속원자에 의한 저항증가를 방지할 수 있는 반도체 소자의 구리 금속배선 형성방법에 관한 것이다.
최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄(Al) 또는 텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
그러나, 구리는 알루미늄이나 텅스텐에 비해 비교적 산화력이 높아 쉽게 산화되는 특성이 있다. 이에 따라, 구리 금속배선 공정에서는 보편적으로 구리 금속배선을 형성한 후 그 상부에 산화 방지층으로 캡핑층(capping layer)을 형성하고 있다.
일반적으로, 캡핑층은 다음과 같은 방법으로 형성된다. 우선, 비아홀 및/또는 트렌치의 내부면에 확산 방지막을 증착하고, 그 상부에 구리 시드층(seed layer) 및 구리층 증착공정 중에 Al, Mg, Zn 등과 같은 금속물질을 함께 증착한다. 그런 다음, CMP(Chemical Mechanical Polishing) 공정 및 열처리 공정을 실시하여 캡핑층을 형성한다. 그러나, 이 과정은 금속물질의 양을 조절하기가 어렵기 때문에 구리 배선 내에 금속물질 들이 남게 되어 구리 금속배선의 저항을 증가시키는 원인이 된다.
따라서, 본 발명의 상기한 문제점을 해결하기 위하여 안출된 것으로, 캡핑층을 적용하는 구리 금속배선 공정에서 구리 금속배선에 잔존하는 금속원자에 의한 저항증가를 방지할 수 있는 반도체 소자의 구리 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 비아홀 및/또는 트렌치가 형성된 반도체 기판이 제공되는 단계와, 상기 비아홀 및/또는 트렌치가 매립되도록 구리 금속층을 증착하는 단계와, 금속이온주입공정을 실시하여 상기 구리 금속층 내에 금속을 주입하는 단계와, 주입된 상기 금속이 노출되도록 상기 구리 금속층을 평탄화하여 구리 금속배선을 형성하는 단계와, 열처리 공정을 통해 노출된 상기 금속을 산화시켜 캡핑층을 형성하는 단계를 포함하는 반도체 소자의 구리 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리 금속배선 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된 다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 반도체 기판(10) 상에는 소정의 반도체 구조물층(미도시)이 형성된다. 여기서, 반도체 구조물층은 포토 다이오드, 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층, 절연층 및 배선들 중 적어도 어느 하나를 포함할 수 있다.
그런 다음, 반도체 구조물층 상부에 확산 방지막(11)을 증착할 수 있다. 여기서, 확산 방지막(11)은 구리 금속배선(도 3의 '18'참조)의 구리원자가 하부로 확산되는 것을 방지하는 기능을 수행한다. 일반적으로, 구리 원자는 다른 금속에 비해 쉽게 확산되는 것으로 보고 되고 있다. 예컨대 이러한 확산 방지막(11)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
그런 다음, 반도체 구조물층에는 절연막(12)(이하, '제1 층간 절연막'이라 함)을 증착한다. 여기서, 제1 층간 절연막(12)은 저유전율을 갖는 SiO2 계열의 산화물로 이루어지거나, C, F, B, P 및 In 등의 불순물을 포함한 산화물로 이루어질 수 있다. 다시 말하면, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 SiO2막이거나, SiO 또는 SiO2에 수소, 불소 또는 탄소 등이 결합된 산 화막일 수 있다. 또한, 제1 층간 절연막(12)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다.
그런 다음, 제1 층간 절연막(12)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
그런 다음, 제1 층간 절연막(12) 상부에 식각 정지층(etch stopping layer, 13)을 증착할 수 있다. 여기서, 식각 정지층(13)은 듀얼 다마신(dual damascene) 공정시 트렌치(16)를 형성하기 위한 식각공정시 식각 정지를 위해 사용되게 된다. 물론, 트렌치(16) 형성공정시 에칭 타임(etching time)으로 식각율을 제어하는 경우 식각 정지층(13)을 형성할 필요는 없다. 이러한 식각 정지층(13)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
그런 다음, 식각 정지층(13) 상부에 절연막(14)(이하, '제2 층간 절연막'이라 함)을 증착한다. 여기서, 제2 층간 절연막(14)은 제1 층간 절연막(12)과 동일한 물질로 형성할 수 있다.
그런 다음, 듀얼 다마신 공정을 선(先)비아 방식 또는 후(後)비아 방식으로 실시하여 비아홀(15) 및 트렌치(16)를 형성한다. 여기서는 설명의 편의를 위해 선비아 방식을 일례로 들어 설명하기로 한다. 우선, 제2 층간 절연막(14) 상부에 포토레지스트막(photoresist)을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 비아 패턴용 포토레지스트 패턴(미도시)을 형성하고, 이후 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 비아홀(15)을 형성한다. 이어서, 다시 포토리소그래피 공정을 실시하여 트렌치 패턴용 포토레지스트 패턴(미도시)을 형성한 후 이 포토레지스트 패턴을 이용한 식각공정을 실시하여 트렌치(16)를 형성한다. 한편, 후비아 방식은 상기에서 설명한 선비아 방식과 달리 트렌치(16)를 먼저 형성한 후 후속 공정을 통해 비아홀(15)을 형성하는 공정으로 이루어진다.
도 2를 참조하면, 트렌치(16)가 형성된 전체 구조 상부면의 단차를 따라 베리어막(barrier layer, 17)을 증착한다. 이에 따라, 트렌치(16)와 비아홀(15)의 내부면에는 베리어막(17)이 증착된다. 여기서, 베리어막(17)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2층으로 적층된 구조로 형성될 수 있다. 베리어막(17)을 적층구조로 형성하는 이유는, 예컨대 Ti/TiN막의 적층구조로 형성된 경우 Ti막은 접착층(glue layer)으로 기능하는데, 그 이유는 TiN막의 접착성이 낮아 하부층과의 접착력이 감소하기 때문이다. 한편, 이러한 베리어막(17)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착될 수 있다.
도 3을 참조하면, 베리어막(17)이 형성된 전체 구조 상부에 구리 금속층(18)을 증착한다. 이때, 구리 금속층(18)은 비아홀(15) 및 트렌치(16) 내부에 보이드 (void)가 생성되지 않도록 증착하는 것이 바람직하다. 이로써, 구리 금속층(18)에 의해 비아홀(15) 및 트렌치(16)가 매립된다. 그라고, 이러한 구리 금속층(18)은 CVD, PVD, ALD, 무전해 도금 또는 전기 도금법(electroplating)으로 증착할 수 있다.
그런 다음, 구리 금속층(18)을 CMP 공정으로 평탄화할 수도 있는데, 이는 도 4에서 실시되는 후속 금속이온주입공정시 이온주입 타겟(taget)을 일정하게 가져가게 하기 위함이다.
한편, 구리 금속층(18) 증착 전에 트렌치(16) 및 비아홀(15) 내부에 시드층(미도시)을 PVD, CVD 또는 ALD 방식으로 증착할 수 있는데, 이 시드층은 구리 및 구리 합금막일 수 있으며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다.
도 4를 참조하면, 금속이온주입공정(metal implant)을 실시하여 구리 금속층(18) 내에 캡핑층(19) 형성을 위한 금속을 주입한다. 이때, 캡핑층(19) 형성을 위한 금속주입공정은 도 5에서 실시되는 평탄화 공정과 제2 층간 절연막(14)의 높이를 고려하여 금속이온주입 타겟(target)을 설정하는 것이 바람직하다. 한편, 금속이온주입공정시 주입되는 금속이온으로는 Al, Mg, Zn, Sn, Cr, Ti 등이 될 수 있으며, 이외에 모든 금속이온이 가능하다. 예컨대, Ti의 경우 상기 금속이온주입공정은 소스 가스로 TiClx를 이용하여 150eV 이상의 높은 이온주입 에너지에서 실시된다.
도 5를 참조하면, 평탄화 공정을 실시하여 구리 금속층(18)을 평탄화하여 트렌치(16)가 매립되는 구리 금속배선이 형성된다. 이때, 평탄화 공정은 에치백(etch back) 또는 CMP 공정으로 실시할 수도 있다. 이로써, 캡핑층(19) 형성을 위한 금속이 외부로 노출되게 된다.
그런 다음, 열처리 공정을 실시한다. 열처리 공정을 통해 구리배선의 결정립 크기를 증가시켜 저항을 낮추는 동시에 캡핑층(19) 형성을 위한 금속을 산화시켜 구리배선의 산화 방지를 위한 캡핑층(19)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 금속이온주입공정을 이용하여 구리 금속배선 상에 캡핑층을 안정적으로 형성함으로써 이온주입되는 금속이온의 양과 분포를 안정적으로 조절하는 것이 가능하여 캡핑층 형성 후에 구리 금속배선 내에 잔존하는 금속이온의 양을 최소화하여 구리 금속배선의 저항이 증가되는 것을 방지할 수 있다.

Claims (2)

  1. (a) 비아홀 및/또는 트렌치가 형성된 반도체 기판이 제공되는 단계;
    (b) 상기 비아홀 및/또는 트렌치가 매립되도록 구리 금속층을 증착하는 단계;
    (c) 금속이온주입공정을 실시하여 상기 구리 금속층 내에 금속을 주입하는 단계;
    (d) 주입된 상기 금속이 노출되도록 상기 구리 금속층을 평탄화하여 구리 금속배선을 형성하는 단계; 및
    (e) 열처리 공정을 통해 노출된 상기 금속을 산화시켜 캡핑층을 형성하는 단계를 포함하는 반도체 소자의 구리 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 금속이온주입공정은 Al, Mg, Zn, Sn, Cr 및 Ti 중 어느 하나의 금속이온을 이용하는 반도체 소자의 구리 금속배선 형성방법.
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