KR100850827B1

KR100850827B1 - 표시 장치

Info

Publication number: KR100850827B1
Application number: KR1020080002199A
Authority: KR
Inventors: 게이이찌 이나; 이찌로 시라끼; 무쯔미 나까지마; 게이스께 요시다; 소이찌 안도우
Original assignee: 샤프 가부시키가이샤
Priority date: 2004-01-29
Filing date: 2008-01-08
Publication date: 2008-08-06
Also published as: KR20080007414A; KR100846918B1; US20050168665A1; TWI253180B; KR20050077791A; TW200536125A; CN100451784C; US8253872B2; KR20070061505A; CN1648748A

Abstract

화소 전극이나 소스 버스 라인의 근방에, 실드 전극이 형성되어 있다. 실드 전극은, 게이트 버스 라인과 동층에 형성하거나, 소스 버스 라인과 동층에 형성할 수 있다. 실드 전극은, 주위가 절연체로 둘러싸여 있어도 되고, 소스 버스 라인 이외의 배선에 접속되어 있어도 된다. 이러한 실드 전극을 형성했으므로, 화소 전극과 소스 버스 라인 사이의 소스·드레인간 기생 용량을 저감할 수 있다.

화소 전극, 소스 버스 라인, 실드 전극, 절연체

Description

표시 장치{DISPLAY DEVICE}

본 발명은, 액정 표시 장치 등의 표시 장치에 관한 것이다.

다양한 정보를 표시하는 표시 장치로서, 예를 들면 액정 표시 장치가 이용되고 있다. 이러한 표시 장치는, 예를 들면, 도 37이나 도 40에 도시한 바와 같이, 게이트 버스 라인, 소스 버스 라인, 보조 용량 배선, 상기 게이트 버스 라인과 상기 소스 버스 라인으로 둘러싸인 영역 내이며 상기 소스 버스 라인과 중첩되도록 배치되어 상기 소스 버스 라인으로부터 데이터 신호를 수취하는 화소 전극, 및 상기 화소 전극에 대향하는 대향 전극을 갖고 있다.

이러한 것으로는, 예를 들면 미국 특허 공보 5,946,058(공개일 1999년 8월 31일), 미국 공개 특허 공보2002/0057391 A1(공개일 2002년 5월 16일) 등의 것을 예로 들 수 있다.

그러나, 종래의 구성에서는, 도 39에 도시한 바와 같이, 화소 전극(21)과 소스 버스 라인(18)이 중첩된 부분이 소스·드레인간 기생 용량(본 명세서에서는, 이후, Csd의 약칭도 이용함)을 형성하고 있다. 이 소스·드레인간 기생 용량은 세로 크로스토크, 플리커의 요인으로 되므로 바람직하지 못하다. 또한, 도 39에서, 검 은 화살표는 데이터 신호의 인가를 나타낸다.

또한, 종래의 구성에서는, 도 42에 도시한 바와 같이, 화소 전극과 소스 버스 라인이 중첩된 부분이 소스·드레인간 기생 용량(본 명세서에서는, 이후, Csd의 약칭도 이용함)을 형성하고 있다. 이들의 용량을 통하여 소스 버스 라인의 전위 변동에 의해 화소의 전위가 인입된다. 이 화소 전위의 인입량이 수평 라인마다 상이하기 때문에, 화소 전위의 인입량의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나, 균일한 표시를 얻을 수 없다. 또한, 도 42에서, 검은 화살표는 데이터 신호의 인가를 나타내고, 외곽선의 화살표는, G(녹)의 화소에 주목했을 때의 전위의 인입 작용을 나타낸다.

이 가로 줄무늬의 발생에 대하여 자세히 설명한다.

도 42는 델타 배열 표시 패널의 소스 버스 라인과 화소 전극, 소스·드레인간 기생 용량을 모식적으로 도시한 것이다.

여기서, 예를 들면 G의 화소에 주목하면, 도 42로부터도 알 수 있듯이 G의 화소에 인접하고 있는 소스 버스 라인은 G의 신호의 소스 버스 라인과, R이나 B의 신호의 소스 버스 라인이다. 이 G의 화소에 인접하는 소스 버스 라인이 R이나 B의 수평 라인마다 교대로 되어 있다. 즉, 수평 라인마다 R, G 라인 사이에 있는 G 화소와, G, B 라인 사이에 있는 G 화소의 2 종류의 G 화소가 배열되어 있게 된다.

구조상, 화소 전극과 소스 버스 라인은 절연막을 개재하여 서로 중첩하는 부분이 있기 때문에, 기생 용량인 소스·드레인간 기생 용량이 존재하고 있다. 그 중 자화소를 구동하고 있는 소스 버스 라인과의 용량(여기서는 G 라인과의 용량)을 Csd1, 자화소를 구동하고 있지 않은 소스 버스 라인과의 용량(여기서는 R, B 라인과의 용량)을 Csd2로 한다. 이들의 용량을 통하여 소스 버스 라인의 전위 변동에 의해 화소 G의 전위가 인입된다. 전술한 R, G 라인 사이에 있는 G 화소는 R, G 라인에 인입되고, G, B 라인 사이에 있는 G 화소는 G, B 라인에 인입된다. 이 중, G 라인에 의한 인입은 어느 쪽에도 공통적이지만, R 라인에 의한 인입과 B 라인에 의한 인입은 동일하다고는 할 수 없다. 이에 의해, G 화소의 액정 인가 전압은 수평 라인마다 상이하게 된다. 그것이 G 화소가 중간조 표시인 경우, 수평 라인마다의 줄무늬(가로 줄무늬)로 되어 보이게 된다. 이 현상은, 녹 화소 G뿐만 아니라, 적 화소 R 및 청 화소 B에서도 마찬가지로 발생한다.

예를 들면, R이 백 표시, G가 중간조 표시, B가 흑 표시인 경우, 가로 줄무늬가 현저하게 보인다.

본 발명의 목적은, 화소 전극과 소스 버스 라인 사이의 기생 용량을 저감 가능한 표시 장치를 제공하는 것에 있다.

본 발명의 다른 목적은, 화소 전위의 인입량의 수평 라인마다의 차를 저감하여 균일한 표시를 얻을 수 있는 표시 장치를 제공하는 것에 있다.

상기의 목적을 달성하기 위해, 본 발명에 따른 표시 장치는, 게이트 버스 라인과, 소스 버스 라인과, 해당 게이트 버스 라인과 해당 소스 버스 라인으로 둘러싸인 영역 내이며, 소스 버스 라인으로부터 데이터 신호를 수취하는 화소 전극을 갖는 표시 장치에 있어서, 상기 소스 버스 라인 및 상기 화소 전극과 접촉하지 않은 위치에, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감하는 실드 전극이 배치되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 소스 버스 라인 및 상기 화소 전극과 접촉하지 않은 위치에, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감하는 실드 전극이 배치되어 있다. 즉, 상기 실드 전극은, 상기 소스 버스 라인과 상기 화소 전극 사이의 전계를 차폐하는 방향으로 기능한다. 따라서, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감할 수 있다. 그렇기 때문에, 세로 크로스토크나 플리커를 저감할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실 드 전극이, 상기 소스 버스 라인의, 상기 화소 전극에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 소스 버스 라인의, 상기 화소 전극에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있다. 따라서, 기존의 제조 프로세스에 있어서, 게이트 버스 라인을 패터닝하는 공정에서, 패턴을 변경하기만 하는 간단한 변경으로, 실드 전극을 형성할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 공정을 간소화하여, 제조 코스트의 상승을 억제할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 게이트 버스 라인과 동층에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 게이트 버스 라인과 동층에 형성되어 있다. 따라서, 기존의 제조 프로세스에 있어서, 게이트 버스 라인을 패터닝하는 공정에서, 패턴을 변경하기만 하는 간단한 변경으로, 실드 전극을 형성할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 공정을 간소화하여, 제조 코스트의 상승을 억제할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이 반도체로 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이 반도체로 형성되어 있다. 따라서, 기존의 제조 프로세스에 있어서, 필요한 반도체를 패터닝하는 공정에서, 패턴을 변 경하기만 하는 간단한 변경으로, 실드 전극을 형성할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 공정을 간소화하여, 제조 코스트의 상승을 억제할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 소스 버스 라인과 동층에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 소스 버스 라인과 동층에 형성되어 있다. 따라서, 기존의 제조 프로세스에 있어서, 소스 버스 라인을 패터닝하는 공정에서, 패턴을 변경하기만 하는 간단한 변경으로, 실드 전극을 형성할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 공정을 간소화하여, 제조 코스트의 상승을 억제할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 소스 버스 라인과 상기 화소 전극 사이에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 소스 버스 라인과 상기 화소 전극 사이에 형성되어 있다. 따라서, 상기 실드 전극이 상기 소스 버스 라인과 상기 화소 전극 사이의 전계를 차폐하는 효과가 높아진다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 보다 현저하게 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실 드 전극이, 상기 화소 전극의, 상기 소스 버스 라인에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 화소 전극의, 상기 소스 버스 라인에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있다. 따라서, 상기 화소 전극의, 상기 소스 버스 라인에 대향하고 있는 면에는, 실드 전극을 배치할 필요가 없다. 그렇기 때문에, 상기의 구성에 의한 효과 외에, 상기 화소 전극의, 상기 소스 버스 라인에 대향하고 있는 면측에서의 설계의 자유도를 늘릴 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극의 전체 표면이 절연체에 둘러싸여 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극의 전체 표면이 절연체에 둘러싸여 있다. 이것은 즉, 표시 패널을 구성하는 층 형상 구조물 중에서, 실드 전극이, 주위의 도체(소스 버스 라인, 게이트 버스 라인, 보조 용량 배선, 화소 전극 등)로부터 떨어진 부유 섬 형상으로 되어 있다는 것이다. 또한, 예를 들면, 그라운드에 접속되어 있어도 된다. 따라서, 실드 전극과 소스 버스 라인 사이에 발생하는 전계 강도를 억제할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 소스 버스 라인을 구동하는 소스 드라이버에서의 부하를 억제할 수 있어, 소비 전력의 증가를 억제할 수 있다고 하는 효과를 발휘한다.

또한, 다른 배선에 접속하지 않으므로, 다른 배선과의 위치 관계의 자유도가 커진다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 설계의 자유 도를 크게 할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 소스 버스 라인 이외의 배선에 접속되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 소스 버스 라인 이외의 배선에 접속되어 있다. 그 결과, 실드 전극의 전위가 소스 버스 라인의 전위와 상이한 것이 보증되기쉽다. 예를 들면, 적어도 임의의 시간에, 혹은 항상, 소스 버스 라인의 전위와는 상이한, 다른 배선에 접속된다. 그와 같은 배선은, 소스 버스 라인의 전위가 일정한 기간에 일정 전위를 가지면 되고, 소스 버스 라인의 전위가 변화하는 것과 동일한 타이밍에서, 다양한 전위로 변화하는 것이어도 된다. 또한, 항상 일정 전위를 유지하는 배선이어도 된다. 따라서, 실드 전극과 소스 버스 라인 사이의 전계를 실드 전극이 부유 섬 형상인 경우보다 확실하게 강화시킬 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 보다 현저하게 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 게이트 버스 라인에 접속되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 상기 게이트 버스 라인에 접속되어 있다. 따라서, 실드 전극과 소스 버스 라인 사이의 전계를 실드 전극이 부유 섬 형상인 경우보다 확실하게 강화시킬 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 보다 현저하게 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 해당 표시 장치는 보조 용량 배선을 더 구비하고, 상기 실드 전극이, 상기 보조 용량 배선에 접속되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이, 보조 용량 배선에 접속되어 있다. 따라서, 실드 전극과 소스 버스 라인 사이의 전계를 실드 전극이 부유 섬 형상인 경우보다 확실하게 강화시킬 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 보다 현저하게 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

또한, 상기의 목적을 달성하기 위해, 본 발명에 따른 표시 장치는, 사행되게 오목부 영역을 구비하는 복수의 소스 버스 라인과, 해당 복수의 소스 버스 라인을 피복하는 절연막과, 해당 절연막 상에 형성되어, 상기 오목부 영역에 적어도 일부분이 배치되는 복수의 화소 전극을 포함하는 표시 장치에 있어서, 상기 복수의 화소 전극 중 하나의 화소 전극에 주목했을 때, 해당 하나의 화소 전극에 데이터 신호를 인가하지 않은 소스 버스 라인과 접촉하지 않고, 또한 상기 하나의 화소 전극과 접촉하지 않은 위치에, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감하는 실드 전극이 배치되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 복수의 화소 전극 중 하나의 화소 전극에 주목했을 때, 해당 하나의 화소 전극에 데이터 신호를 인가하지 않은 소스 버스 라인과 접촉하지 않고, 또한 상기 하나의 화소 전극과 접촉하지 않은 위치에, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감하는 실드 전극이 배치되어 있다. 즉, 상기 실드 전극은, 상기 소스 버스 라인과 상기 화소 전극 사이의 전계를 차폐하는 방향으로 기능한다. 따라서, 소스 버스 라인에 의한 화소 전위의 인입량의, 수평 라인마다의 차를 적게 할 수 있다. 그렇기 때문에, 소스 버스 라인에 의한 화소 전위의 인입량의 수평 라인마다의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나는 것을 억제하여, 균일한 표시를 얻을 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 소스 버스 라인의, 상기 화소 전극에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이 반도체로 형성되어 있다. 따라서, 기존의 제조 프로세스에 있어서, 필요한 반도체를 패터닝하는 공정에서, 패턴을 변경하기만 하는 간단한 변경으로, 실드 전극을 형성할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 공정을 간소화하여, 제조 코스트의 상승을 억제할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 상기 화소 전극의, 상기 소스 버스 라인에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극의 전체 표면이 절연체에 둘러싸여 있 다. 이것은 즉, 표시 패널을 구성하는 층 형상 구조물 중에서, 실드 전극이, 주위의 도체(소스 버스 라인, 게이트 버스 라인, 보조 용량 배선, 화소 전극 등)로부터 떨어진 부유 섬 형상으로 되어 있다는 것이다. 또한, 예를 들면, 그라운드에 접속되어 있어도 된다. 따라서, 실드 전극과 소스 버스 라인 사이에 발생하는 전계 강도를 억제할 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 소스 버스 라인을 구동하는 소스 드라이버에서의 부하를 억제할 수 있어, 소비 전력의 증가를 억제할 수 있다고 하는 효과를 발휘한다.

또한, 다른 배선에 접속하지 않으므로, 다른 배선과의 위치 관계의 자유도가 커진다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 설계의 자유도를 크게 할 수 있다고 하는 효과를 발휘한다.

상기의 구성에 의해, 상기 실드 전극이, 상기 소스 버스 라인 이외의 배선에 접속되어 있다. 그 결과, 실드 전극의 전위가 소스 버스 라인의 전위와 상이한 것이 보증되기쉽다. 예를 들면, 적어도 어떤 시간에, 혹은 항상, 소스 버스 라인의 전위와는 상이한, 다른 배선에 접속된다. 그와 같은 배선은, 소스 버스 라인의 전위가 일정한 기간에 일정 전위를 가지면 되고, 소스 버스 라인의 전위가 변화하는 것과 동일한 타이밍에서, 다양한 전위로 변화하는 것이어도 된다. 또한, 항상 일정 전위를 유지하는 배선이어도 된다. 따라서, 실드 전극과 소스 버스 라인 사이 의 전계를 실드 전극이 부유 섬 형상인 경우보다 확실하게 강화시킬 수 있다. 그렇기 때문에, 상기의 구성에 의한 효과 외에 추가적으로, 보다 현저하게 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이, 보조 용량 배선에 접속되어 있는 것을 특징으로 하고 있다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 실드 전극이 소스 버스 라인과 동층이며, 실드 전극의 하방에 보조 용량 배선이 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 실드 전극이 소스 버스 라인과 동층이며, 실드 전극의 하방에 보조 용량 배선이 있다. 따라서, 상기의 구성에 의한 효과 외에 추가적으로, 해당 보조 용량 배선도 실드 전극으로서 기능하기 때문에, 보다 효과적으로 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

상기의 과제를 해결하기 위해, 본 발명에 따른 표시 장치는, 사행되게 오목부 영역을 구비하는 복수의 소스 버스 라인과, 해당 복수의 소스 버스 라인을 피복하는 절연막과, 해당 절연막 상에 형성되어, 상기 오목부 영역에 적어도 일부분이 배치되는 복수의 화소 전극을 포함하는 표시 장치에 있어서, 상기 복수의 화소 전극 중 하나의 화소 전극에 주목했을 때, 상기 하나의 화소 전극과, 상기 하나의 화소 전극에 데이터 신호를 인가하는 제1 소스 버스 라인 사이에 형성되는 용량을 Csd1로 하고, 상기 하나의 화소 전극과, 상기 제1 소스 버스 라인과 인접하는 소스 버스 라인으로서 상기 하나의 화소 전극의 상기 제1 소스 버스 라인 배치측과는 반대측에 배치되는 제2 소스 버스 라인 사이에 형성되는 용량을 Csd2로 했을 때에, Csd2가 Csd1보다 작은 것을 특징으로 하고 있다.

상기의 구성에 의해, Csd2가 Csd1보다 작다. 따라서, Csd2가 Csd1 이상으로 되는 구성인 것에 비교하여 Csd2가 작아지는 경우, 소스 버스 라인에 의한 화소 전위의 인입량의, 수평 라인마다의 차를 적게 할 수 있다. 그렇기 때문에, 소스 버스 라인에 의한 화소 전위의 인입량의 수평 라인마다의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나는 것을 억제하여, 균일한 표시를 얻을 수 있다고 하 는 효과를 발휘한다.

상기의 과제를 해결하기 위해, 본 발명에 따른 표시 장치는, 사행되게 오목부 영역을 구비하는 복수의 소스 버스 라인과, 해당 복수의 소스 버스 라인을 피복하는 절연막과, 해당 절연막 상에 형성되어, 상기 오목부 영역에 적어도 일부분이 배치되는 복수의 화소 전극을 포함하는 표시 장치에 있어서, 상기 복수의 화소 전극 중 하나의 화소 전극에 주목했을 때, 상기 하나의 화소 전극에 데이터 신호를 인가하는 상기 제1 소스 버스 라인과 인접하는 소스 버스 라인으로서 상기 하나의 화소 전극의 상기 제1 소스 버스 라인 배치측과는 반대측에 배치되는 제2 소스 버스 라인이, 상기 하나의 화소 전극과 중첩되는 부위의, 수평 라인과 평행한 방향의 상기 제2 소스 버스 라인의 길이를 L2로 할 때, L2가, (소스 버스 라인 폭-상기 두개의 화소 전극간 거리)/2보다 작은 것을 특징으로 하고 있다.

상기의 구성에 의해, L2가, (소스 버스 라인 폭-상기 두개의 화소 전극간 거리)/2보다 작다. 따라서, 소스 버스 라인에 의한 화소 전위의 인입량의, 수평 라인마다의 차를 적게 할 수 있다. 그렇기 때문에, 소스 버스 라인에 의한 화소 전위의 인입량의 수평 라인마다의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나는 것을 억제하여, 균일한 표시를 얻을 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 복수의 소스 버스 라인은 각각, 하나의 색의 화소 전용인 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 복수의 소스 버스 라인은 각각, 하나의 색의 화소 전용이다. 이것은 예를 들면, 어떤 소스 버스 라인은 R(적) 전용이고, 어떤 소스 버스 라인은 B(청) 전용이고, 어떤 소스 버스 라인은 G(녹) 전용이라고 하는 것이고, 하나의 소스 버스 라인이 어느 때에는 R 용으로 되고, 어느 때에는 G 용으로 되지 않는다고 하는 것이다. 따라서, 상기의 구성에 의한 효과 외에 추가적으로, 보다 효과적으로 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

또한, 본 발명에 따른 표시 장치는, 상기의 구성 외에 추가적으로, 상기 소스 버스 라인은, 볼록부 영역에 대향하는 화소 전극에 데이터 신호를 공급하는 것인 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 소스 버스 라인은, 볼록부 영역에 대향하는 화소 전극에 데이터 신호를 공급하는 것이다. 따라서, 상기의 구성에 의한 효과 외에 추가적으로, 보다 효과적으로 소스 버스 라인과 화소 전극 사이의 용량을 저감할 수 있다고 하는 효과를 발휘한다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하의 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은, 첨부 도면을 참조한 다음 설명에서 명백하게 될 것이다.

이상, 본 발명에 따르면, 화소 전극과 소스 버스 라인 사이의 기생 용량을 저감하는 것이 가능한 표시 장치를 제공할 수 있다.

〔제1 실시예〕

본 형태에 따른 표시 장치는, 액정 표시 장치로서, 그 표시 화소부(10)는, 도 1 내지 도 3에 도시한 바와 같이, 게이트 버스 라인(15), 소스 버스 라인(18), 보조 용량 배선(16), 상기 게이트 버스 라인과 상기 소스 버스 라인으로 둘러싸인 영역 내이며 상기 소스 버스 라인으로부터 데이터 신호를 수취하는 화소 전극(21), 및 상기 화소 전극에 대향하는 대향 전극(도시 생략)을 갖고 있고, 액티브 매트릭스형의 액정 표시 장치이다. 상기 소스 버스 라인(18)은, 절연막을 사이에 두고 각 화소 전극(21)과 중첩되도록 배치할 수 있다. 참조 부호 25는 반사 전극이다.

도 2에서의 부위 A 내지 E는, 도 3, 도 4내의 부위 A 내지 E와 각각 대응하고 있다.

참조 부호 16은 보조 용량 배선이다.

참조 부호 13은 Si 반도체층으로, 보조 용량 배선(16), 드레인 전극(19), 게이트 전극(15a·15b), 소스 버스 라인(18)의 소스 전극과 각각 중첩되는 영역(13a·13b·13c·13d)을 갖고 있다.

소스 버스 라인(18)은 그 컨택트홀(18a)에서 Si 반도체층(13)과 접속되어 있다.

참조 부호 19는 드레인 전극이고, 컨택트홀(21a) 및 컨택트홀(19a)을 통하여 화소 전극(21 및 13c)과 각각 접속되어 있다.

여기서, 본 형태에서는, 실드 전극(31)이 화소 전극(21)이나 소스 버스 라 인(18)의 근방에 형성되어 있다. 실드 전극(31)은, 화소 전극(21)과 소스 버스 라인(18) 사이의 소스·드레인간 기생 용량(Csd)(이하, 단순히 기생 용량이라고 칭함)을 저감하기 위해 형성된 것이다.

실드 전극이란, 다른 전극간에서의 전계를 차폐하는 기능을 구비한 도전체 전반을 의미한다. 따라서, 실드 전극은 게이트 버스 라인이라고 한 전위를 부여하는 배선과 접속되어 있을 뿐만 아니라, 전위를 부여하는 배선과 접속되어 있지 않은 것(소위 플로팅 상태)도 포함하는 것이다. 또한, 여기서 말하는 도전체 전반에는, 예를 들면 금속막이라고 하는 양도체 외에, 예를 들면 P를 도핑한 n⁺ 반도체라고 하는 반도체를 포함한다.

전술한 바와 같이 화소 전극(21)은 소스 버스 라인(18)과 중첩되도록 배치되어 있으므로, 화상 표시를 위해 데이터 신호를 소스 버스 라인(18)에 인가하면, 화소 전극(21)과 소스 버스 라인(18) 사이에 전계가 발생하고, 그것에 의해, 화소 전극(21)과 소스 버스 라인(18)이 중첩된 부분에 기생 용량이 형성된다. 이미 설명한 바와 같이 이 기생 용량은 세로 크로스토크, 플리커의 요인으로 되므로 바람직하지 못하다. 그것에 대하여, 본 형태에서는, 화소 전극(21) 및 소스 버스 라인(18)에 접촉하지 않은(즉 절연된) 위치에, 도체 또는 반도체로 이루어지는 상기 실드 전극(31)을 배치한다. 이에 의해, 이 실드 전극(31)이 이 전계를 차폐하는 방향으로 기능하여, 상기 기생 용량을 저감한다.

즉, 소스 버스 라인(18)의 근방에서는, 화소 전극(21)과 소스 버스 라인(18) 사이에 있는 영역뿐만 아니라, 모든 방향으로, 소스 버스 라인(18)에 인가되는 신호에 의해 전계가 발생하고 있다. 소스 버스 라인(18)으로부터 봤을 때 화소 전극(21)과는 반대 방향에도 전계는 발생하고 있다. 그리고, 화소 전극(21)이 소스 버스 라인(18)의 근방에 존재함으로써, 이 전계도, 화소 전극(21)에 인가된다. 따라서, 이와 같이 전계가 발생하고 있는 위치에 상기 실드 전극(31)을 배치함으로써, 이 실드 전극(31)이, 상기한 바와 같이 소스 버스 라인(18)으로부터 화소 전극(21)에 인가되는 전계를 차폐할 수 있다. 이것은 즉, 화소 전극(21)과 소스 버스 라인(18) 사이의 용량을 저감하고 있다는 것이다. 즉, 주지한 바와 같이 일반적으로 용량은 2개의 도체에 대하여 전계가 존재할 수 있는 공간의 성질에 따라 영향받지만, 본 형태에서는 이 공간 내에 실드 전극(31)을 둠으로써, 이 공간을, 소스 버스 라인(18)으로부터 나온 전기력선이 화소 전극(21)에 들어가기 어려운 것으로 변화시켰다고 해도, 이것은 즉 용량을 저감한 것이 분명하다.

본 형태에서는, 도 2에 도시한 바와 같이, 실드 전극(31)은 소스 버스 라인(18)의 길이 방향(수평 라인과 직교하는 방향)을 따라 신장하는 평면 형상이고, 직사각형 형상을 이루고 있다.

본 형태에서는, 도 4에 도시한 바와 같이, 실드 전극(31)은, 소스 버스 라인(18)의, 화소 전극(21)에 대향하고 있는 면과는 반대의 면의 측(도 4에서, 하측)에 형성되어 있다. 여기서는, 실드 전극(31)은, 소스 버스 라인(18)의 하나 하층의 절연체인 층간 절연막(17)을 사이에 둔 위치에 형성되어 있다.

도 3, 도 4에 도시한 바와 같이 소스 버스 라인(18)은 2개의 화소 전극(21) 과 중첩되도록 배치되어 있다. 여기서는, 실드 전극(31)의 길이 방향(수평 라인과 직교하는 방향)의 중심은 소스 버스 라인(18)의 길이 방향의 중심과 일치하고 있다. 즉, 실드 전극(31)은, 소스 버스 라인(18)의 길이 방향의 중심을 지나 수평 라인과 직교하는 평면(도시 생략)(평면 S로 함)에 대하여, 좌우 대칭으로 되어 있다. 그 결과, 본 형태에서는, 소스 버스 라인(18)과, 어느 한 화소 전극(21) 사이의 기생 용량도, 동일하게 저감하도록 되어 있다.

또한, 본 형태에서는, 실드 전극(31)은 게이트 버스 라인(15)과 동층에 형성되어 있다. 또한, 본 형태에서는, 실드 전극(31)은 게이트 버스 라인(15)과 동일 재료로 형성되어 있다. 그 때문에, 새로운 재료를 준비할 필요가 없고, 그 만큼, 실드 전극(31)에 의한 제조 코스트의 상승을 억제할 수 있다.

또한, 본 형태에서는, 실드 전극(31)은 플로팅 배치되어 있다. 여기서, 플로팅 배치란, 실드 전극(31)을, 어떠한 전기 신호(전위)가 인가되는 부재로부터도 완전하게 절연된 상태로 되도록 배치하는 것으로, 전체 표면이 절연체로 둘러싸여 있는 것 같은 배치로 하는 것이다. 이것은 마치 절연체 내에서 부유하고 있는 「부유 섬」과 같은 구조이다. 또한, 실드 전극(31)은 그라운드에 접속되어 있어도 된다.

여기서, 실드 전극(31)과 소스 버스 라인(18) 사이에도 용량(이후, 실드 용량이라고 칭함)이 형성되게 되지만, 소스 드라이버(도시 생략)로부터 보면 이 용량도 부하의 하나로 된다. 그러나, 이와 같이 플로팅 배치로 하면, 이 용량이 그렇게 커지지 않아도 되도록 하는 것도 가능하므로, 그 만큼, 소비 전력을 억제할 수 있다.

또한, 이와 같이 플로팅 배치로 하면, 다른 배선과의 접속 방법을 생각할 필요가 없으므로, 그 만큼, 설계의 자유도를 크게 할 수 있다.

액정 표시 장치의 제조 방법에 대하여 설명한다. 본 형태의 구성의 경우의 제조 수순을 설명하기 전에, 우선 일반적인 구성인 경우의 수순에 대하여 설명한다.

도 3, 도 38에 도시한 바와 같이, 우선, 플라즈마 CVD법에 의해 절연성 기판으로서의 글래스 기판(11) 상에 베이스코트(12)로서 SiO₂를 두께 100㎚로 형성한다.

다음으로, 베이스코트(12) 상에, 플라즈마 CVD법에 의해 Si 반도체층(13)(예를 들면 실리콘층)을 두께 50㎚로 형성한다. 그 Si 반도체층(13)을 열 처리로 하여, 레이저 어닐링에 의해 Si 반도체층(13)의 결정화를 행한다. 또한, 그 Si 반도체층(13)을 평면 소정 형상으로 패터닝한다.

또한, 이 Si 반도체층(13) 상에, 플라즈마 CVD법에 의해 게이트 절연막(14)으로서 SiO₂를 두께 100㎚로 형성한다.

또한, 게이트 절연막(14) 상에, 도전성 물질로서, 막 두께 50㎚의 질화 탄탈막, 막 두께 370㎚의 텅스텐막으로 이루어지는 도전성 물질 GE를 스퍼터링법으로써 순차적으로 적층하고, 보조 용량 배선(16), 게이트 버스 라인(15)(게이트 전극(15a·15b)도 포함)으로 되는 소정 형상으로 패터닝한다. 또한, 이들의 도전성 물질 GE는, 질화 탄탈, 텅스텐의 재료 대신에, Ta, W, Ti, Mo, Al, Cu로부터 선발된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는, 화합물 재료로 형성할 수도 있다.

상기 Si 반도체층(13)에, 게이트 전극(15a·15b) 상으로부터 게이트 절연막(14)을 통해서 P(인)를 도핑하여, 게이트 전극(15a·15b) 양측의 Si 반도체층(13)을 n^- 영역이나 n⁺ 영역(트랜지스터의 소스 영역과 드레인 영역)으로 한다. 이에 의해 트랜지스터가 형성된다. 또한, 이것은 N 채널 형성의 경우이고, P 채널 형성의 경우에는 Si 반도체층(13)에 B(붕소)를 도핑한다.

또한, 열 처리를 행하여, Si 반도체층(13)에 첨가된 불순물 원소를 활성화 처리한다.

또한, 절연막으로서, CVD법에 의해 질화 실리콘막, 산화 실리콘막의 2층 구조로 이루어지는 층간 절연막(17)을 막 두께 950㎚로 형성한다.

계속해서, 트랜지스터부의 드레인 영역 및 소스 영역에 도달하는 컨택트홀부(18a·19a)를 게이트 절연막(14) 및 층간 절연막(17)에 각각 형성한다.

그 후, 도전성 물질 SE(여기서는 도전성 물질 SE와 소스 버스 라인은 동일 재료)로서, Ti, Al, Ti를 각각 100㎚, 500㎚, 100㎚의 각 막 두께로 스퍼터링법에 의해 순차적으로 적층하고, 이들을 소정 형상으로 패터닝하여 소스 버스 라인(18) 및 드레인 전극(19)을 형성한다.

이상의 적층 구조를 열 처리하여, 상기 Si 반도체층(13)을 수소화하는 공정 을 행한다. 이 수소화 공정은, 질화 실리콘막 등으로 이루어지는 층간 절연막(17)에 포함되는 수소에 의해 Si 반도체층(13)의 댕글링 본드를 종단하는 공정이다.

또한, 층간 절연막(17), 소스 버스 라인(18) 및 드레인 전극(19) 상에, 유기 절연 재료로 이루어지는 수지층(20)을 형성한다. 이 경우, 수지층(20)은 1.6㎛의 막 두께로 형성한다.

또한, 드레인 전극(19)에 도달하는 컨택트홀(21a)을 형성하고, 화소 전극(21)으로 되는 ITO(인듐 주석 산화물)를 스퍼터링법에 의해 막 두께 100㎚로 형성하고, 소정 형상으로 패터닝하여 매트릭스 형상으로 복수의 화소 전극(21)을 형성한다.

그 후, 이들의 화소 전극(21) 및 수지층(20) 상에 배향막(도시 생략)을 인쇄하고 소정 방향의 러빙 처리를 행하여, 본 실시예의 액티브 매트릭스 기판이 완성된다.

이 액티브 매트릭스 기판의 배향막측에 볼 형상 스페이서(도시 생략)를 산포하거나, 혹은 수지 절연막을 기둥 형상으로 형성한 후, 액티브 매트릭스 기판에 대향 기판(도시 생략)을 중합시켜, 액티브 매트릭스 기판과 대향 기판을 소정 간격으로 균일하게 접합한다. 이들 양 기판의 사이에 액정층을 협지시킨다. 이 대향 기판에는, 투명 전극인 대향 전극(도시 생략)이 형성되어 있고, 이 위에 배향막(도시 생략)을 인쇄한 후, 상기한 바와 마찬가지의 러빙 처리가 행해지고 있다. 이상에 의해 액티브 매트릭스 기판을 이용한 표시 장치로서의 액티브형 액정 표시 장치가 완성된다.

다음으로, 본 형태에서의 제조 방법에 대하여 설명한다. 또한, 상기의 일반적인 수순과 동일한 부분의 설명은 생략한다.

도 3, 도 4에 도시한 바와 같이, 상기 게이트 절연막(14)을 형성하고, 다음으로, 게이트 절연막(14) 상에, 상기 도전성 물질 GE를 스퍼터링법으로써 순차적으로 적층하고, 상기 마찬가지의 보조 용량 배선(16), 게이트 버스 라인(15)(게이트 전극(15a·15b)도 포함)과 함께, 실드 전극(31)으로 되는 소정 형상으로 패터닝한다.

이와 같이, 기존의 제조 프로세스를 이용하여, 단지 게이트 버스 라인(15)의 패터닝의 형상을 변경하는 것만으로, 실드 전극(31)을 형성할 수 있다. 그 때문에, 실드 전극(31)이라는 부재가 증가함에도 불구하고 그것에 의한 제조 코스트의 상승을 억제할 수 있다.

본 발명은, 톱 게이트 구조에도, 역스태거 구조에도 적용할 수 있다.

또한, 여기서는 스트라이프 배열의 예에 대하여 설명했지만, 델타 배열에도 적용할 수 있다.

도 5에 도시한 바와 같이, 실드 전극으로서, 참조 부호 31a·31b로 해도 된다. 이것은, 도 4에 도시하는 실드 전극(31)의, 길이 방향의 중심을 포함하는 부분만을 절제하여 단부를 포함하는 부분을 남긴 듯한 형상이다. 또한, 실드 전극(31a·31b)은 상기 평면 S에 대하여 좌우 대칭이라는 점은 상기와 동일하다

이러한 구성으로 하면, 실드 전극과 소스 버스 라인(18)이 중첩되어 있는 면적을 작게 할 수 있으므로, 그 만큼, 실드 용량을 저감할 수 있다.

또한, 다른 예로서, 플로팅 배치가 아니라, 도 6에 도시한 바와 같이, 실드 전극(31)을, 소스 버스 라인(18) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다. 컨택트홀(31h)에 의해 실드 전극(31)을 해당 배선에 접속하면 된다. 컨택트홀(31h)은, 실드 전극(31)을 형성하는 면에, 해당 배선에 도달하는 컨택트홀용의 홀을 형성해 두고, 실드 전극을 형성할 때의 패터닝을 적절하게 변경하면 제조 가능하다.

이러한 구성으로 하면, 실드 전극(31)의 전위가 소스 버스 라인(18)의 전위와 상이한 것이 보증되기쉽다. 따라서, 실드 전극(31)과 소스 버스 라인(18) 사이의 전계를 실드 전극이 부유 섬 형상인 경우보다 확실하게 강화시킬 수 있고, 보다 현저하게 소스 버스 라인(18)과 화소 전극(21) 사이의 용량을 저감할 수 있다.

예를 들면, 적어도 임의의 시간에, 혹은 항상, 소스 버스 라인의 전위와는 상이한, 다른 배선에 접속된다. 그와 같은 배선은, 소스 버스 라인의 전위가 일정한 기간에 일정 전위를 가지면 되고, 소스 버스 라인의 전위가 변화하는 것과 동일한 타이밍에서, 다양한 전위로 변화하는 것이어도 된다. 또한, 항상 일정 전위를 유지하는 배선이어도 된다.

또한, 도 7에 도시한 바와 같이, 실드 전극(31)이, 상기 소스 버스 라인(18) 이외의 임의의 배선의 하나로서의 보조 용량 배선(16)에 접속되어 있는 구성으로 해도 된다.

〔제2 실시예〕

본 형태에서는, 도 8, 도 9에 도시한 바와 같이, 소스 버스 라인(18)의 길이 방향(수평 라인과 직교하는 방향)의 중심은, 하나의 수평 라인 상에 있으며 주목 소스 버스 라인(18)에 가장 가까운 2개의 화소 전극(21) 사이의 거리의 중앙(중심 G로 함)과 일치하지 않고, 소스 버스 라인(18)과 중첩되는 면적이 2개의 화소 전극(21) 사이에서 상이한 구성으로 되어 있다. 소스 버스 라인(18)과 도면에서, 좌측의 화소 전극(21)이 중첩되는 면적이, 소스 버스 라인(18)과 도면에서, 우측의 화소 전극(21)이 중첩되는 면적보다도 작도록 하고 있다. 또한, 소스 버스 라인(18)과 도면에서, 좌측의 화소 전극(21)이 중첩되는 면적은 0이어도 된다.

그리고, 실드 전극(31)은 소스 버스 라인(18)과 동층에 형성되어 있고, 실드 전극(31)은, 소스 버스 라인(18)의 길이 방향을 따라, 소스 버스 라인(18)과 상기의 먼 쪽의 화소 전극(도면에서 좌측의 화소 전극(21))의 근방, 보다 상세히 설명하면, 수지층(20)을 사이에 두고 화소 전극(21)의 바로 아래에 배치되어 있다.

또한, 본 형태에서는, 실드 전극(31)은 소스 버스 라인(18)과 동일 재료로 형성되어 있다. 그 때문에, 새로운 재료를 준비할 필요가 없고, 그 만큼, 실드 전극(31)에 의한 제조 코스트의 상승을 억제할 수 있다.

또한, 본 형태에서는, 상기한 바와 같이 실드 전극(31)은 소스 버스 라인(18)과 동층에 형성되어 있다. 그 결과, 기존의 제조 프로세스를 이용하여, 단지 소스 버스 라인(18)의 패터닝의 형상을 변경하는 것만으로, 실드 전극(31)을 형성할 수 있다. 그 때문에, 실드 전극(31)이라는 부재가 증가함에도 불구하고 그것에 의한 제조 코스트의 상승을 억제할 수 있다.

또한, 본 형태에서는, 실드 전극(31)은 플로팅 배치되어 있다. 그 결과, 이 미 설명한 바와 같이, 실드 용량의 증대를 억제하고, 소비 전력을 억제할 수 있다. 또한, 설계의 자유도를 크게 할 수 있다.

그 외에는 도 2 내지 도 4를 이용하여 설명한 것과 마찬가지이므로 설명을 생략한다.

도 10에 도시한 바와 같이, 실드 전극으로서, 도 9의 실드 전극(31)과 마찬가지로 소스 버스 라인(18)과 동층에 형성된 실드 전극(31a)과, 게이트 버스 라인(15)과 동층에 형성된 실드 전극(31b)의 양방을 형성해도 된다.

또한, 이 도 10의 예에서는, 실드 전극(31b)의 길이 방향(수평 라인과 직교하는 방향)의 중심은 상기 중심 G와 일치하지 않고, 실드 전극(31b)과 중첩되는 면적이 2개의 화소 전극(21) 사이에서 상이한 구성으로 되어 있다. 그 상이한 방법은, 소스 버스 라인(18)과 화소 전극(21)과의 중첩 면적의 대소 관계와 반대이고, 실드 전극(31b)과 도 10에서, 좌측의 화소 전극(21)이 중첩되는 면적이, 실드 전극(31b)과 도 10에서, 우측의 화소 전극(21)이 중첩되는 면적보다도 크도록 하고 있다. 또한, 실드 전극(31b)과 도 10에서, 우측의 화소 전극(21)이 중첩되는 면적은 0이어도 된다.

그 결과, 실드 전극(31b)은, 소스 버스 라인(18)과, 소스 버스 라인(18)과의 중첩 면적이 큰 쪽의 화소 전극(21) 사이의 기생 용량보다도, 소스 버스 라인(18)과, 소스 버스 라인(18)과의 중첩 면적이 작은 쪽의 화소 전극(21) 사이의 기생 용량을, 보다 저감하도록 되어 있다.

또한, 다른 예로서, 플로팅 배치가 아니고, 도 6의 예에서 설명한 바와 마찬 가지로 도 11에 도시한 바와 같이, 실드 전극(31)이, 소스 버스 라인(18) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다.

〔제3 실시예〕

본 형태에서는, 도 12, 도 13에 도시한 바와 같이, 실드 전극(31)은 소스 버스 라인(18)과 화소 전극(21) 사이에 형성되어 있다. 그 때문에, 실드 전극(31)이 소스 버스 라인(18)과 화소 전극(21) 사이의 전계를 차폐하는 효과가 높아진다. 그렇기 때문에, 보다 현저하게 소스 버스 라인(18)과 화소 전극(21) 사이의 용량을 저감할 수 있다.

이러한 실드 전극(31)을 형성하기 위해서는, 전술한 제조 프로세스에서, 수지층(20)의 형성을 전반과 후반으로 분리하여, 전반과 후반의 사이에, 실드 전극(31)의 재료를 적층하면 된다.

실드 전극(31)은, 플로팅 배치해도 되고, 도 6의 예에서 설명한 바와 마찬가지로, 도 14에 도시한 바와 같이, 소스 버스 라인(18) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다.

그 외에는 도 2 내지 도 4를 이용하여 설명한 바와 마찬가지이므로 설명을 생략한다.

〔제4 실시예〕

본 형태에서는, 도 12, 도 15에 도시한 바와 같이, 실드 전극(31)은, 화소 전극(21)의, 소스 버스 라인(18)에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있다. 그 때문에, 화소 전극(21)의, 소스 버스 라인(18)에 대향하고 있는 면에 는, 실드 전극을 배치할 필요가 없다. 그렇기 때문에, 소스 버스 라인(18)에 대향하고 있는 면측에서의 설계의 자유도를 늘릴 수 있다.

이러한 실드 전극(31)을 형성하기 위해서는, 전술한 제조 프로세스에서, 화소 전극(21)을 형성한 후, 또한 전반과 후반으로 분리하여 절연막(22)을 형성하는 것으로 하고, 그 전반과 후반의 사이에, 실드 전극(31)의 재료를 적층하면 된다.

실드 전극(31)은, 플로팅 배치해도 되고, 도 6의 예에서 설명한 바와 마찬가지로, 소스 버스 라인(18) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다.

본 발명은, 액정 표시 장치에 의해 다양한 정보를 표시하는 용도에도 적용할 수 있다.

〔제5 실시예〕

본 형태에 따른 표시 장치는, 델타 배열로 컬러 표시를 행하는 액정 표시 장치로서, 그 표시 화소부(110)는, 도 16 내지 도 18에 도시한 바와 같이, 게이트 버스 라인(115), 소스 버스 라인(118), 보조 용량 배선(116), 상기 게이트 버스 라인과 상기 소스 버스 라인으로 둘러싸인 영역 내이며 상기 소스 버스 라인으로부터 데이터 신호를 수취하는 화소 전극(121), 및 상기 화소 전극에 액정층을 사이에 두고 대향하는 대향 전극(도시 생략)을 갖고 있고, 액티브 매트릭스형의 액정 표시 장치이다. 상기 소스 버스 라인(118)은, 절연막을 사이에 두고 각 화소 전극(121) 과 중첩되도록 배치될 수 있다. 참조 부호 125는 반사 전극이다.

여기서, 소스 버스 라인(118)은 사행됨으로써 볼록부 영역(118b)과 오목부 영역(118c)을 갖고 있다. 즉, 진행 방향(수평 라인과 직교하는 방향)을, 설명의 편의상, 여기서는 예를 들면 도 16에서, 하향으로 하면, 진행 방향을 향하여 우측(도 16에서, 좌측)으로 구부러졌을 때에는, 우측에 볼록부 영역(118b)이 생기고, 좌측에 오목부 영역(118c)이 생긴다. 진행 방향을 향하여 좌측(도 16중, 우측)으로 구부러졌을 때에는, 좌측에 볼록부 영역(118b)이 생기고, 우측에 오목부 영역(118c)이 생긴다. 그리고, 소스 버스 라인(118)은, 볼록부 영역(118b)에 대향하는 화소 전극(121)에만 데이터 신호를 인가한다. 즉, 도 16에서, 소스 버스 라인 S에 주목한 경우, 화소 전극(121) 중 A, D, E는 소스 버스 라인 S의 볼록부 영역(118b)에 위치하고, 화소 전극(121) 중 B, C, F는 소스 버스 라인 S의 오목부 영역(118c)에 위치하고 있다. 이 때문에 이 소스 버스 라인 S는 화소 전극(121) 중, A, D, E에 데이터 신호를 인가하고, 화소 전극(121) 중 B, C, F에는 데이터 신호를 인가하지 않는다.

도 17에서 부위 A 내지 E는, 도 18, 도 19에서 부위 A 내지 E와 각각 대응하고 있다.

참조 부호 116은 보조 용량 배선이다.

참조 부호 113은 Si 반도체층으로, 보조 용량 배선(116), 드레인 전극(119), 게이트 전극(115a·115b), 소스 버스 라인(118)의 소스 전극과 각각 중첩되는 영역(113a·113b·113c·113d)을 갖고 있다.

소스 버스 라인(118)은 그 컨택트홀(118a)에서 Si 반도체층(113)과 접속되어 있다.

참조 부호 119는 드레인 전극으로서, 컨택트홀(121a) 및 컨택트홀(119a)을 통하여 화소 전극(121 및 113c)과 각각 접속되어 있다.

여기서, 본 형태에서는, 실드 전극(131)이 화소 전극(121)이나 소스 버스 라인(118)의 근방에 형성되어 있다. 실드 전극(131)은, 화소 전극(121)과 소스 버스 라인(118) 사이의 소스·드레인간 기생 용량(Csd)(이하, 단순히 기생 용량이라고 칭함)을 저감하기 위해 형성된 것이다.

실드 전극이란, 다른 전극간에서의 전계를 차폐하는 기능을 구비한 도전체 전반을 의미한다. 따라서, 실드 전극은 게이트 버스 라인이라 하는 전위를 부여하는 배선과 접속되어 있는 것뿐만 아니라, 전위를 부여하는 배선과 접속되어 있지 않은 것(소위 플로팅 상태)도 포함하는 것이다. 또한, 여기서 말하는 도전체 전반에는, 예를 들면 금속막이라고 하는 양도체 외에, 예를 들면 P를 도핑한 n⁺ 반도체라고 하는 반도체를 포함한다.

전술한 바와 같이 화소 전극(121)은 소스 버스 라인(118)과 중첩되도록 배치되어 있으므로, 화상 표시를 위해 데이터 신호를 소스 버스 라인(118)에 인가하면, 화소 전극(121)과 소스 버스 라인(118) 사이에 전계가 발생하고, 그것에 따라, 화소 전극(121)과 소스 버스 라인(118)이 중첩된 부분에 기생 용량이 형성된다. 그것에 대하여, 본 형태에서는, 화소 전극(121) 및 소스 버스 라인(118)에 접촉하지 않는(즉 절연된) 위치에, 도체 또는 반도체로 이루어지는 상기 실드 전극(131)을 배치한다. 이에 의해, 이 실드 전극(131)이 이 전계를 차폐하는 방향으로 기능하여, 상기 기생 용량을 저감한다.

즉, 소스 버스 라인(118)의 근방에서는, 화소 전극(121)과 소스 버스 라인(118) 사이에 있는 영역뿐만 아니라, 모든 방향에, 소스 버스 라인(118)에 인가되는 신호에 의해 전계가 발생하고 있다. 소스 버스 라인(118)으로부터 봤을 때 화소 전극(121)과는 반대의 방향에도 전계는 발생하고 있다. 그리고, 화소 전극(121)이 소스 버스 라인(118)의 근방에 존재함으로써, 이 전계도, 화소 전극(121)에 인가되게 된다. 따라서, 이와 같이 전계가 발생하고 있는 위치에 상기 실드 전극(131)을 배치함으로써, 이 실드 전극(131)이, 상기한 바와 같이 소스 버스 라인(118)으로부터 화소 전극(121)에 인가되는 전계를 차폐할 수 있다. 이것은 즉, 화소 전극(121)과 소스 버스 라인(118) 사이의 용량을 저감하고 있다는 것이다. 즉, 주지한 바와 같이 일반적으로 용량은 2개의 도체에 대하여 전계가 존재할 수 있는 공간의 성질에 따라 영향받지만, 본 형태에서는 이 공간 내에 실드 전극(131)을 둠으로써, 이 공간을, 소스 버스 라인(118)으로부터 나온 전기력선이 화소 전극(121)에 들어가기 어려운 것으로 변화시켰다고 해도, 이것은 즉 용량을 저감한 것이 분명하다.

상기한 바와 같이 본 형태는 델타 배열로 컬러 표시를 행하는 액정 표시 장치로서, 이하 각 화소의 담당하는 색을 R(적), G(녹), B(청)이라고 칭한다. 또한, R, G, B의 데이터 신호를 인가하기 위한 소스 버스 라인을 각각 단순히 R 라인, G 라인, B 라인이라고 칭한다. 전술한 바와 같이, 구조상, 화소 전극(121)과 소스 버스 라인(118)은 절연막을 개재하여 서로 중첩되는 부분이 있기 때문에, 기생 용량인 소스·드레인간 기생 용량이 존재하고 있다. 그 중 자화소를 구동하고 있는 소스 버스 라인(118)과의 용량(여기서는 G 라인과의 용량)을 Csd1, 자화소를 구동하고 있지 않은 소스 버스 라인(118)과의 용량(여기서는 R, B 라인과의 용량)을 Csd2로 한다. 이들 용량을 통하여 소스 버스 라인(118)의 전위 변동에 의해 화소 G의 전위가 인입된다. 전술한 R, G 라인 사이에 있는 G 화소는 R, G 라인에 인입되고, G, B 라인 사이에 있는 G 화소는 G, B 라인에 인입된다. 이 중, G 라인에 의한 인입은 어느 쪽에도 공통적이지만, R 라인에 의한 인입과 B 라인에 의한 인입은 동일하다고는 한정할 수 없다. 즉, 가로 줄무늬의 원인은 R 라인에 의한 인입과 B 라인에 의한 인입의 차이다. 이 양자(R 라인과 B 라인)의 인입은, 소스·드레인간 기생 용량 Csd2를 통하여 행해진다. 따라서, Csd2를 작게 할 수 있으면 가로 줄무늬를 저감할 수 있게 된다. 이 관계는, G 화소뿐만 아니라 R, B의 화소에 주목한 경우에도 마찬가지고, Csd2를 저감함으로써, 델타 배열 등의 표시 패널에서 발생하는 가로 줄무늬를 저감할 수 있다.

이것을 식으로 나타내면 이하와 같이 된다.

Vpix=VsO+(Csd1/Cpix)×ΔVs1+(Csd2/Cpix)×ΔVs2

여기서,

Vpix : 인입 후의 화소 전극의 전위

Vs0 : 인입 전의 화소 전극의 전위(=데이터 신호를 인가하는 소스 라인으로 부터 TFT를 통하여 화소 전극에 인가된 전위)

Csd1 : 임의의 하나의 화소 전극과 그것에 데이터 신호를 인가하는 소스 버스 라인 사이의 기생 용량

Csd2 : 임의의 하나의 화소 전극과 그것에 데이터 신호를 인가하지 않은 소스 버스 라인 사이의 기생 용량

Cpix : 임의의 하나의 화소 전극에 걸리는 용량 전체(기생 용량, 보조 용량 등)의 합계

ΔVs1 : 임의의 하나의 화소 전극에 데이터 신호를 인가하는 소스 버스 라인의 전압 진폭

ΔVs2 : 임의의 하나의 화소 전극에 데이터 신호를 인가하지 않은 소스 버스 라인의 전압 진폭

이다. 가로 줄무늬를 저감하기 위해서는, 수평 라인마다의 Vpix의 차를 적게 하는 것이 필요하다. 우변의 제1항, 제2항은 수평 라인에 상관없이 거의 일정하다고 생각되어지는 한편, 제3항은 전술한 바와 같이 ΔVs2가 상이하기 때문에, 수평 라인마다 서로 다르다. 여기서, 제3항 중 Cpix, ΔVs2를 변화시킬 수는 없다고 생각되어진다. 따라서, Csd2를 작게 함으로써, 제3항의 수평 라인마다의 차를 적게 하고, 그것에 따라 수평 라인마다의 Vpix의 차를 적게 할 수 있다.

상기와 같이, 적어도 Csd2를 저감할 수 있으면, 수평 라인마다의 Vpix의 차를 적게 할 수 있고, 수평 라인마다의 화소 전위의 인입량의 차를 적게 할 수 있다. 여기서, 본 형태에서는, 상기한 바와 같은 실드 전극(131)을 배치함으로써, Csd2를 저감하고 있음과 함께, Csd1도 저감하고 있다. 그 경우에도, 수평 라인마다의 Vpix의 차를 적게 하고, 수평 라인마다의 화소 전위의 인입량의 차를 적게 할 수 있다.

본 형태에서는, 도 17에 도시한 바와 같이, 실드 전극(131)은 소스 버스 라인(118)의 길이 방향(수평 라인과 직교하는 방향)을 따라 신장하는 평면 형상이고, 직사각형 형상을 이루고 있다.

본 형태에서는, 도 19에 도시한 바와 같이, 실드 전극(131)은, 소스 버스 라인(118)의, 화소 전극(121)에 대향하고 있는 면과는 반대의 면의 측(도 19에서, 하측)에 형성되어 있다. 여기서는, 실드 전극(131)은, 소스 버스 라인(118)의 하나 하층의 절연체인 층간 절연막(117)을 사이에 둔 위치에 형성되어 있다.

도 18, 도 19에 도시한 바와 같이 소스 버스 라인(118)은 2개의 화소 전극(121)과 중첩되도록 배치되어 있다. 여기서는, 실드 전극(131)의 길이 방향(수평 라인과 직교하는 방향)의 중심은 소스 버스 라인(118)의 길이 방향의 중심과 일치하고 있다. 즉, 실드 전극(131)은, 소스 버스 라인(118)의 길이 방향의 중심을 지나 수평 라인과 직교하는 평면(도시 생략)(평면 S로 함)에 대하여, 좌우 대칭으로 되어 있다. 그 결과, 본 형태에서는, 소스 버스 라인(118)과, 어느 한 화소 전극(121) 사이의 기생 용량도, 동일하게 저감하도록 되어 있다.

또한, 본 형태에서는, 실드 전극(131)은 게이트 버스 라인(115)과 동층에 형성되어 있다. 또한, 본 형태에서는, 실드 전극(131)은 게이트 버스 라인(115)과 동일 재료로 형성되어 있다. 그 때문에, 새로운 재료를 준비할 필요가 없고, 그 만큼, 실드 전극(131)에 의한 제조 코스트의 상승을 억제할 수 있다.

또한, 본 형태에서는, 실드 전극(131)은 플로팅 배치되어 있다. 여기서, 플로팅 배치란, 실드 전극(131)을, 어떠한 전기 신호(전위)가 인가되는 부재로부터도 완전하게 절연된 상태로 되도록 배치하는 것이고, 전체 표면이 절연체로 둘러싸여 있는 배치로 하는 것이다. 이것은 마치 절연체 내에서 부유하고 있는 「부유 섬」과 같은 구조이다. 또한, 실드 전극(131)은 그라운드에 접속되어 있어도 된다.

여기서, 실드 전극(131)과 소스 버스 라인(118) 사이에도 용량(이후, 실드 용량이라고 칭함)이 형성되지만, 소스 드라이버(도시 생략)로부터 보면 이 용량도 부하의 하나로 된다. 그러나, 이와 같이 플로팅 배치로 하면, 이 용량이 그렇게 커지지 않아도 되도록 할 수도 있으므로, 그 만큼, 소비 전력을 억제할 수 있다.

액정 표시 장치의 제조 방법에 대하여 설명한다. 본 형태의 구성인 경우의 제조 수순을 설명하기 전에, 우선, 일반적인 구성인 경우의 수순에 대하여 설명한다.

도 18, 도 41에 도시한 바와 같이, 우선 플라즈마 CVD법에 의해 절연성 기판으로서의 글래스 기판(111) 상에 베이스코트(112)로서 SiO₂를 두께 100㎚로 형성한다.

다음으로, 베이스코트(112) 상에, 플라즈마 CVD법에 의해 Si 반도체층 (113)(예를 들면 실리콘층)을 두께 50㎚로 형성한다. 그 Si 반도체층(113)을 열 처리로 하고, 레이저 어닐링에 의해 Si 반도체층(113)의 결정화를 행한다. 또한, 그 Si 반도체층(113)을 평면 소정 형상으로 패터닝한다.

또한, 이 Si 반도체층(113) 상에, 플라즈마 CVD법에 의해 게이트 절연막(114)으로서 SiO₂를 두께 100㎚로 형성한다.

또한, 게이트 절연막(114) 상에, 도전성 물질로서, 막 두께 50㎚의 질화 탄탈막, 막 두께 370㎚의 텅스텐막으로 이루어지는 도전성 물질 GE를 스퍼터링법으로써 순차적으로 적층하고, 보조 용량 배선(116), 게이트 버스 라인(115)(게이트 전극(115a·115b)도 포함)으로 되는 소정 형상으로 패터닝한다. 또한, 이들의 도전성 물질 GE는, 질화 탄탈, 텅스텐의 재료 대신에, Ta, W, Ti, Mo, Al, Cu로부터 선발된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는, 화합물 재료로 형성할 수도 있다.

상기 Si 반도체층(113)에, 게이트 전극(115a·115b) 상으로부터 게이트 절연막(114)을 통해 P(인)를 도핑하여, 게이트 전극(115a·115b)의 양측의 Si 반도체층(113)을 n^- 영역이나 n⁺ 영역(트랜지스터의 소스 영역과 드레인 영역)으로 한다. 이것에 의해 트랜지스터가 형성된다. 또한, 이것은 N 채널 형성의 경우이고, P 채널 형성의 경우에는 Si 반도체층(113)에 B(붕소)를 도핑한다.

또한, 열 처리를 행하여, Si 반도체층(113)에 첨가된 불순물 원소를 활성화 처리한다.

또한, 절연막으로서, CVD법에 의해 질화 실리콘막, 산화 실리콘막의 2층 구조로 이루어지는 층간 절연막(117)을 막 두께 950㎚로 형성한다.

계속해서, 트랜지스터부의 드레인 영역 및 소스 영역에 도달하는 컨택트홀부(118a·119a)를 게이트 절연막(114) 및 층간 절연막(117)에 각각 형성한다.

그 후, 도전성 물질 SE(여기서는 도전성 물질과 소스 버스 라인은 동일 재료)로서, Ti, Al, Ti를 각각 100㎚, 500㎚, 100㎚의 각 막 두께로 스퍼터링법에 의해 순차적으로 적층하고, 이들을 소정 형상으로 패터닝하여 소스 버스 라인(118) 및 드레인 전극(119)을 형성한다.

이상의 적층 구조를 열 처리하여, 상기 Si 반도체층(113)을 수소화하는 공정을 행한다. 이 수소화 공정은, 질화 실리콘막 등으로 이루어지는 층간 절연막(117)에 포함되는 수소에 의해 Si 반도체층(113)의 댕글링 본드를 종단하는 공정이다.

또한, 층간 절연막(117), 소스 버스 라인(118) 및 드레인 전극(119) 상에, 유기 절연 재료로 이루어지는 수지층(120)을 형성한다. 이 경우, 수지층(120)은 1.6㎛의 막 두께로 형성한다.

또한, 드레인 전극(119)에 도달하는 컨택트홀(121a)을 형성하고, 화소 전극(121)으로 되는 ITO(인듐 주석 산화물)를 스퍼터링법에 의해 막 두께 100㎚로 형성하고, 소정 형상으로 패터닝하여 매트릭스 형상으로 복수의 화소 전극(121)을 형성한다.

그 후, 이들의 화소 전극(121) 및 수지층(120) 상에 배향막(도시 생략)을 인 쇄하여 소정 방향의 러빙 처리를 행하여, 본 실시예의 액티브 매트릭스 기판이 완성된다.

이 액티브 매트릭스 기판의 배향막측에 볼 형상 스페이서(도시 생략)를 산포하거나, 혹은 수지 절연막을 기둥 형상으로 형성한 후, 액티브 매트릭스 기판에 대향 기판(도시 생략)을 중합하여, 액티브 매트릭스 기판과 대향 기판을 소정 간격으로 균일하게 접합한다. 이들 양 기판의 사이에 액정층을 협지시킨다. 이 대향 기판에는, 투명 전극인 대향 전극(도시 생략)이 형성되어 있고, 이 위에 배향막(도시 생략)을 인쇄한 후, 상기한 바와 마찬가지의 러빙 처리가 행해지고 있다. 이상에 의해 액티브 매트릭스 기판을 이용한 표시 장치로서의 액티브형 액정 표시 장치가 완성된다.

이어서, 본 형태에서의 제조 방법에 대하여 설명한다. 또한, 상기의 일반적인 수순과 동일한 부분의 설명은 생략한다.

도 18, 도 19에 도시한 바와 같이, 상기 게이트 절연막(114)을 형성하고, 다음으로, 게이트 절연막(114) 상에, 상기 도전성 물질 GE를 스퍼터링법으로써 순차적으로 적층하고, 상기 마찬가지의 보조 용량 배선(116), 게이트 버스 라인(115)(게이트 전극(115a·115b)도 포함)과 함께, 실드 전극(131)으로 되는 소정 형상으로 패터닝한다.

이와 같이, 기존의 제조 프로세스를 이용하여, 단지 패터닝의 형상을 변경하는 것만으로, 실드 전극(131)을 형성할 수 있다. 그 때문에, 실드 전극(131)이라는 부재가 증가함에도 불구하고 그것에 의한 제조 코스트의 상승을 억제할 수 있 다.

본 발명은, 톱 게이트 구조에도 적용할 수 있고, 역스태거 구조에도 적용할 수 있다.

도 20에 도시한 바와 같이, 실드 전극으로서, 참조 부호 131a·131b로 해도 된다. 이것은, 도 19에 도시하는 실드 전극(131)의 긴 방향의 중심을 포함하는 부분을 절제한 듯한 형상이다. 또한, 실드 전극(131a·131b)은 상기 평면 S에 대하여 좌우 대칭이라는 점은 상기와 동일하다

이러한 구성으로 하면, 실드 전극과 소스 버스 라인(118)이 중첩되어 있는 면적을 작게 할 수 있으므로, 그 만큼, 실드 용량을 저감할 수 있다.

또한, 다른 예로서, 플로팅 배치가 아니고, 도 21에 도시한 바와 같이, 실드 전극(131)을, 소스 버스 라인(118) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다. 컨택트홀(131h)에 의해 해당 배선에 접속하면 된다. 컨택트홀(131h)은, 실드 전극(131)을 형성하는 면에, 해당 배선에 도달하는 컨택트홀용의 홀을 형성해 두고, 실드 전극을 형성할 때의 패터닝을 적절하게 변경하면 제조 가능하다.

이러한 구성으로 하면, 실드 전극(131)의 전위가 소스 버스 라인(118)의 전위와 상이한 것이 보증되기쉽다. 따라서, 실드 전극(131)과 소스 버스 라인(118) 사이의 전계를 실드 전극이 부유 섬 형상인 경우보다 확실하게 강화시킬 수 있고, 보다 현저하게 소스 버스 라인(118)과 화소 전극(121) 사이의 용량을 저감할 수 있다.

예를 들면, 적어도 임의의 시간에, 혹은 항상, 소스 버스 라인의 전위와는 상이한, 다른 배선에 접속된다. 그와 같은 배선은, 소스 버스 라인의 전위가 일정한 기간에 일정 전위를 가지면 되고, 소스 버스 라인의 전위가 변화하는 것과 동일한 타이밍에서, 다양한 전위로 변화하는 것이어도 된다.

또한, 항상 일정 전위를 유지하는 배선이어도 된다.

또한, 도 22에 도시한 바와 같이, 실드 전극(131)이, 상기 소스 버스 라인(118) 이외의 임의의 배선의 하나로서의 보조 용량 배선(116)에 접속되어 있는 구성으로 해도 된다.

〔제6 실시예〕

본 형태에서는, 도 23, 도 24에 도시한 바와 같이, 소스 버스 라인(118)의 길이 방향(수평 라인과 직교하는 방향)의 중심은, 하나의 수평 라인 상에 있으며 주목 소스 버스 라인(118)에 가장 가까운 2개의 화소 전극(121) 사이의 거리의 중앙(중심 G로 함)과 일치하지 않고, 소스 버스 라인(118)과 중첩되는 면적이 2개의 화소 전극(121)사이에서 상이한 구성으로 되어 있다. 소스 버스 라인(118)과 도 면에서, 좌측의 화소 전극(121)이 중첩되는 면적이, 소스 버스 라인(118)과 도면에서 우측의 화소 전극(121)이 중첩되는 면적보다도 작도록 하고 있다. 또한, 소스 버스 라인(118)과 도면에서, 좌측의 화소 전극(121)이 중첩되는 면적은 0이어도 된다.

그리고, 실드 전극(131)은 소스 버스 라인(118)과 동층에 형성되어 있고, 실드 전극(131)은, 소스 버스 라인(118)의 길이 방향을 따라, 소스 버스 라인(118)과 상기의 먼 쪽의 화소 전극(도면에서, 좌측의 화소 전극(121))의 근방, 보다 상세히 설명하면, 수지층(120)을 사이에 두고 화소 전극(121)의 바로 아래에 배치되어 있다.

또한, 본 형태에서는, 실드 전극(131)은 소스 버스 라인(118)과 동일 재료로 형성되어 있다. 그 때문에, 새로운 재료를 준비할 필요가 없고, 그 만큼, 실드 전극(131)에 의한 제조 코스트의 상승을 억제할 수 있다.

또한, 본 형태에서는, 상기한 바와 같이 실드 전극(131)은 소스 버스 라인(118)과 동층에 형성되어 있다. 그 결과, 기존의 제조 프로세스를 이용하여, 단지 소스 버스 라인(118)의 패터닝의 형상을 변경하는 것만으로, 실드 전극(131)을 형성할 수 있다. 그 때문에, 실드 전극(131)이라는 부재가 증가함에도 불구하고 그것에 의한 제조 코스트의 상승을 억제할 수 있다.

또한, 본 형태에서는, 실드 전극(131)은 플로팅 배치되어 있다. 그 결과, 이미 설명한 바와 같이, 실드 용량의 증대를 억제하고, 소비 전력을 억제할 수 있다. 또한, 설계의 자유도를 크게 할 수 있다.

그 외에는 도 17 내지 도 19를 이용하여 설명한 것과 마찬가지이므로 설명을 생략한다.

도 25에 도시한 바와 같이, 실드 전극으로서, 도 24의 실드 전극(131)과 마찬가지로 소스 버스 라인(118)과 동층에 형성된 실드 전극(131a)과, 게이트 버스 라인(115)과 동층에 형성된 실드 전극(131b)의 양방을 형성해도 된다.

또한, 이 도 25의 예에서는, 실드 전극(131b)의 길이 방향(수평 라인과 직교 하는 방향)의 중심은 상기 중심 G와 일치하지 않고, 실드 전극(131b)과 중첩되는 면적이 2개의 화소 전극(121) 사이에서 상이한 구성으로 되어 있다. 그 상이한 방법은, 소스 버스 라인(118)과 화소 전극(121)의 중첩 면적의 대소 관계와 반대이고, 실드 전극(131b)과 도 25에서, 좌측의 화소 전극(121)이 중첩되는 면적이, 실드 전극(131b)과 도 25에서, 우측의 화소 전극(121)이 중첩되는 면적보다도 크도록 하고 있다. 또한, 실드 전극(131b)과 도 25에서, 우측의 화소 전극(121)이 중첩되는 면적은 0이어도 된다.

그 결과, 실드 전극(131b)은, 소스 버스 라인(118)과, 소스 버스 라인(118)과의 중첩 면적이 큰 쪽의 화소 전극(121) 사이의 기생 용량보다도, 소스 버스 라인(118)과, 소스 버스 라인(118)과의 중첩 면적이 작은 쪽의 화소 전극(121) 사이의 기생 용량을, 보다 저감하도록 되어 있다.

또한, 다른 예로서, 플로팅 배치가 아니고, 도 21의 예에서 설명한 것과 마찬가지로, 도 26에 도시한 바와 같이, 실드 전극(131)이, 소스 버스 라인(118) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다.

〔제7 실시예〕

본 형태에서는, 도 27, 도 28에 도시한 바와 같이, 실드 전극(131)은 소스 버스 라인(118)과 화소 전극(121) 사이에 형성되어 있다. 그 때문에, 실드 전극(131)이 소스 버스 라인(118)과 화소 전극(121) 사이의 전계를 차폐하는 효과가 높아진다. 그렇기 때문에, 보다 현저하게 소스 버스 라인(118)과 화소 전극(121) 사이의 용량을 저감할 수 있다.

이러한 실드 전극(131)을 형성하기 위해서는, 전술한 제조 프로세스에서, 수지층(120)의 형성을 전반과 후반으로 나누어, 전반과 후반의 사이에, 실드 전극(131)의 재료를 적층하면 된다.

실드 전극(131)은, 플로팅 배치해도 되고, 도 21의 예에서 설명한 것과 마찬가지로, 도 29에 도시한 바와 같이, 소스 버스 라인(118) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다.

〔제8 실시예〕

본 형태에서는, 도 27, 도 30에 도시한 바와 같이, 실드 전극(131)은, 화소 전극(121)의, 소스 버스 라인(118)에 대향하고 있는 면과는 반대의 면의 측에 형성되어 있다. 그 때문에, 화소 전극(121)의, 소스 버스 라인(118)에 대향하고 있는 면에는, 실드 전극을 배치할 필요가 없다. 그렇기 때문에, 소스 버스 라인(118)에 대향하고 있는 면측에서의 설계의 자유도를 늘릴 수 있다.

이러한 실드 전극(131)을 형성하기 위해서는, 전술의 제조 프로세스에 있어서, 화소 전극(121)을 형성한 후, 또한 전반과 후반으로 분리하여 절연막(122)을 형성하는 것으로 하고, 그 전반과 후반의 사이에, 실드 전극(131)의 재료를 적층하면 된다.

실드 전극(131)은, 플로팅 배치해도 되고, 도 21의 예에서 설명한 것과 마찬가지로, 소스 버스 라인(118) 이외의 임의의 배선(전극을 포함)에 접속되어 있는 구성으로 해도 된다.

그 외에는 도 17 내지 도 19를 이용하여 설명한 바와 마찬가지이므로 설명을 생략한다.

〔제9 실시예〕

본 형태에서는, 도 31 및 도 32에 도시한 바와 같이, 소스 버스 라인(118)의 배치를, Csd1을 형성하는 쪽의 화소 전극(121)측(도 32에서 우측)으로 어긋나는 것에 의해, Csd2를 저감시킨다. 제5 실시예 내지 제8 실시예에서는, 실드 전극(131)을 배치함으로써, Csd2를 저감함과 함께 Csd1도 저감했지만, 전술한 바와 같이, 적어도 Csd2를 저감할 수 있으면, 수평 라인마다의 Vpix의 차를 적게 할 수 있고, 수평 라인마다의 화소 전위의 인입량의 차를 적게 할 수 있다.

보다 자세히 설명하면, 상기 색 중 임의의 하나(예를 들면 G)에 주목했을 때, 상기 하나의 화소 전극과, 상기 하나의 화소 전극에 데이터 신호를 인가하는 제1 소스 버스 라인 사이에 형성되는 용량을 Csd1로 하고, 상기 하나의 화소 전극과, 상기 제1 소스 버스 라인과 인접하는 소스 버스 라인으로서 상기 하나의 화소 전극의 상기 제1 소스 버스 라인 배치측과는 반대측에 배치되는 제2 소스 버스 라인 사이에 형성되는 용량을 Csd2로 했을 때에, Csd2가 Csd1보다 작은 구성으로 되어 있다.

이와 같이 하면, 화소 전극의 양측 모두 용량이 Csd1인 구성과 비교하여, Csd2를 저감할 수 있고, 그 만큼, 수평 라인마다의 줄무늬(가로 줄무늬)의 발생을 억제할 수 있다.

Csd2가 Csd1보다 작도록 하기 위해, 구체적으로 설명하면, 주목색용의 하나의 화소 전극에 데이터 신호를 인가하는 소스 버스 라인이 그 화소 전극과 중첩되는 면적을 S1로 하고, 상기 주목색용의 화소 전극에 데이터 신호를 인가하는 상기 소스 버스 라인이, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 화소 전극과, 중첩되는 면적을 S2로 할 때, S2가 S1보다 작도록 구성할 수 있다. 또한, S2는 0이어도 된다.

또한, 상기 하나의 화소 전극에 데이터 신호를 인가하는 상기 제1 소스 버스 라인과 인접하는 소스 버스 라인으로서 상기 하나의 화소 전극의 상기 제1 소스 버스 라인 배치측과는 반대측에 배치되는 제2 소스 버스 라인이, 상기 하나의 화소 전극과 중첩되는 부위의, 수평 라인과 평행한 방향의 상기 제2 소스 버스 라인의 길이를 L2로 할 때, L2가 (소스 버스 라인 폭-상기 두개의 화소 전극간 거리)/2보다 작은 구성으로 할 수도 있다.

상기 하나의 화소 전극에 데이터 신호를 인가하는 상기 제1 소스 버스 라인이, 상기 하나의 화소 전극과 중첩되는 부위의, 수평 라인과 평행한 방향의 상기 제1 소스 버스 라인의 길이를 L1로 하면, L1은 (소스 버스 라인 폭-상기 두개의 화소 전극간 거리)/2보다 커진다.

또한, 주목색용의 하나의 화소 전극에 데이터 신호를 인가하는 소스 버스 라인이 그 화소 전극과 중첩되는 부위의, 수평 라인과 평행한 방향의 길이를 L1로 하고, 상기 주목색용의 화소 전극에 데이터 신호를 인가하는 상기 소스 버스 라인이, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수 평 라인 상에 배치되어 있는 화소 전극과, 중첩되는 부위의, 수평 라인과 평행한 방향의 길이를 L2로 해도 된다.

도 33에 도시한 바와 같이, 도 19의 실드 전극(131)과 마찬가지의 것을 병존시켜도 된다. 또한, 이 때, 도 33에 도시한 바와 같이, 실드 전극(131)을, Csd1을 형성하는 쪽의 화소 전극(121)측(도 33에서, 우측)으로 어긋나도록 구성할 수 있다.

도 34에 도시한 바와 같이, 도 25의 실드 전극(131b)과 마찬가지의 실드 전극(131)을 병존시켜도 된다.

도 35에 도시한 바와 같이, 도 20의 실드 전극(131a·131b)과 마찬가지의 것을 병존시켜도 된다. 이 때, 도 35에 도시한 바와 같이, 실드 전극(131a·131b)을, Csd1을 형성하는 쪽의 화소 전극(121)측(도 35에서 우측)으로 어긋나도록 구성할 수 있다.

도 36에 도시한 바와 같이, 도 24의 실드 전극(131)과 마찬가지의 실드 전극(131a)과, 도 25의 실드 전극(131b)과 마찬가지의 실드 전극(131b)을 병존시켜도 된다. 이 때, 도 36에 도시한 바와 같이, 소스 버스 라인(118)을, Csd2를 형성하는 쪽의 화소 전극(121)측(도 36에서 좌측)과는 전혀 중첩되지 않도록 구성할 수 있다.

또한, 본 발명에 따른 표시 장치는, 게이트 버스 라인, 소스 버스 라인, 및 상기 게이트 버스 라인과 상기 소스 버스 라인으로 둘러싸인 영역 내이며 상기 소스 버스 라인과 중첩되도록 배치되어 상기 소스 버스 라인으로부터 색마다 데이터 신호를 수취하는 화소 전극을 갖는 표시 장치에 있어서, 상기 화소 전극 중 임의의 하나에 주목했을 때, 그 화소 전극에 데이터 신호를 인가하지 않은 소스 버스 라인과 접촉하지 않고, 또한 상기 화소 전극과 접촉하지 않은 위치에, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감하는 실드 전극이 배치되어 있도록 구성해도 된다.

상기의 구성에 의해, 상기 화소 전극 중 임의의 하나에 주목했을 때, 그 화소 전극에 데이터 신호를 인가하지 않은 소스 버스 라인과 접촉하지 않고, 또한 상기 화소 전극과 접촉하지 않은 위치에, 상기 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감하는 실드 전극이 배치되어 있다. 즉, 상기 실드 전극은, 상기 소스 버스 라인과 상기 화소 전극 사이의 전계를 차폐하는 방향으로 기능한다. 그 결과, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 상기 화소 전극과 소스 버스 라인 사이의 용량을 저감할 수 있다. 여기서, 주목색용의 소스 버스 라인과 상기 화소 전극 사이의 용량은, 수평 라인에 상관없이 일정하다. 따라서, 소스 버스 라인에 의한 화소 전위의 인입량의, 수평 라인마다의 차를 적게 할 수 있다. 그렇기 때문에, 소스 버스 라인에 의한 화소 전위의 인입량의 수평 라인마다의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나는 것을 억제하여, 균일한 표시를 얻을 수 있다.

또한, 본 발명에 따른 표시 장치는, 게이트 버스 라인, 소스 버스 라인, 및 상기 게이트 버스 라인과 상기 소스 버스 라인으로 둘러싸인 영역 내이며 상기 소스 버스 라인과 중첩되도록 배치되어 상기 소스 버스 라인으로부터 색마다 데이터 신호를 수취하는 화소 전극을 갖는 표시 장치에 있어서, 상기 색 중 임의의 하나에 주목했을 때, 주목색용의 하나의 화소 전극에 데이터 신호를 인가하는 소스 버스 라인이 그 화소 전극과 중첩되는 면적을 S1로 하고, 상기 주목색용의 화소 전극에 데이터 신호를 인가하는 상기 소스 버스 라인이, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 화소 전극과, 중첩되는 면적을 S2로 할 때, S2(0인 경우도 포함)가 S1보다 작도록 구성해도 된다.

상기한 구성에 의해, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감할 수 있다. 여기서, 주목색용의 소스 버스 라인과 상기 화소 전극 사이의 용량은, 수평 라인에 상관없이 일정하다. 따라서, 소스 버스 라인에 의한 화소 전위의 인입량의, 수평 라인마다의 차를 적게 할 수 있다. 그렇기 때문에, 소스 버스 라인에 의한 화소 전위의 인입량의 수평 라인마다의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나는 것을 억제하여, 균일한 표시를 얻을 수 있다.

또한, 본 발명에 따른 표시 장치는, 게이트 버스 라인, 소스 버스 라인, 및 상기 게이트 버스 라인과 상기 소스 버스 라인으로 둘러싸인 영역 내이며 상기 소스 버스 라인과 중첩되도록 배치되어 상기 소스 버스 라인으로부터 색마다 데이터 신호를 수취하는 화소 전극을 갖는 표시 장치에 있어서, 상기 색 중 임의의 하나에 주목했을 때, 주목색용의 하나의 화소 전극에 데이터 신호를 인가하는 소스 버스 라인이 그 화소 전극과 중첩되는 부위의, 수평 라인과 평행한 방향의 길이를 L1로 하고, 상기 주목색용의 화소 전극에 데이터 신호를 인가하는 상기 소스 버스 라인이, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 화소 전극과, 중첩되는 부위의, 수평 라인과 평행한 방향의 길이를 L2로 할 때, L2가, (소스 버스 라인 폭-상기 두개의 화소 전극간 거리)/2보다 작도록 구성해도 된다.

상기의 구성에 의해, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 소스 버스 라인과 상기 화소 전극 사이의 용량을 저감할 수 있다. 여기서, 주목색용의 소스 버스 라인과 상기 화소 전극 사이의 용량은, 수평 라인에 상관없이 일정하다. 따라서, 소스 버스 라인에 의한 화소 전위의 인입량의, 수평 라인마다의 차를 적게 할 수 있다. 그렇기 때문에, 소스 버스 라인에 의한 화소 전위의 인입량의 수평 라인마다의 차가 수평 라인마다의 휘도차(=가로 줄무늬)로서 나타나는 것을 억제하여, 균일한 표시를 얻을 수 있다.

또한, 본 발명에 따른 표시 장치는, 델타 배열에서, 실드 전극이, Csd1을 형성하는 소스 버스 라인과 Csd2를 형성하는 소스 버스 라인 중에서 적어도 Csd2를 형성하는 쪽의 소스 버스 라인과 중첩되도록 구성해도 된다.

또한, 본 발명에 따른 표시 장치는, 델타 배열에서, 화소 전극의 주위에 배치되고, Csd2를 형성하는 소스 버스 라인의 수평 라인에 평행한 방향으로 절단한 단면 중 적어도 1 개소의 화소 전극과 소스 버스 라인과의 대향 부분의 길이가, (소스 버스 라인 폭-Csd1을 형성하는 화소 전극과 Csd2를 형성하는 화소 전극 사이의 거리)/2보다 작도록 구성해도 된다.

또한, 본 발명에 따른 표시 장치는, 게이트 버스 라인, 소스 버스 라인, 보조 용량 배선, 상기 게이트 버스 라인과 소스 버스 라인으로 둘러싸인 영역 내이며 상기 게이트 버스 라인과 소스 버스 라인과의 교차부 근방에 배치된 박막 트랜지스터, 상기 트랜지스터에 접속된 화소 전극과 상기 화소 전극에 대향하는 대향 전극을 갖는 표시 장치에 있어서, 소스 버스 라인의 배치의 좌우 밸런스를 변화시켜, 소스·드레인간 기생 용량 중, 자화소를 구동하고 있지 않은 쪽의 소스 버스 라인·드레인간의 용량(Csd2)을 저감할 수 있는 배치로 되어 있도록 구성해도 된다.

즉, 소스 버스 라인의 위치를 Csd1측으로 어긋나 배치함으로써, 화소 전극과의 중첩 영역의 저감을 도모한다.

또한, 본 발명에 따른 표시 장치는, 게이트 버스 라인, 소스 버스 라인, 보조 용량 배선, 상기 게이트 버스 라인과 소스 버스 라인으로 둘러싸인 영역 내이며 상기 게이트 버스 라인과 소스 버스 라인과의 교차부 근방에 배치된 박막 트랜지스터, 상기 트랜지스터에 접속된 화소 전극과 상기 화소 전극에 대향하는 대향 전극을 갖는 표시 장치에 있어서, 소스 버스 라인의 근방에 실드 전극을 배치하고, 소스 버스 라인·드레인간의 용량(Csd)을 저감할 수 있는 배치로 하도록 구성해도 된다.

즉, 소스 버스 라인 근방에 다른 전극을 배치함으로써, 전계를 차폐한다.

또한, 발명의 상세한 설명의 항에서 기재한 구체적인 실시 양태, 또는 실시 예는, 어디까지나, 본 발명의 기술적 내용을 분명히 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.

도 1은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 평면도.

도 2는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성하여 플로팅 배치한 구성을 도시하는 평면도.

도 3은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 단면도.

도 4는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 5는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 6은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성하여 소스 버스 라인 이외의 임의의 전극에 접속 배치한 구성을 도시하는 평면도.

도 7은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성하여 보조 용량 배선에 접속 배치한 구성을 도시하는 평면도.

도 8은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 소스 버스 라인과 동일 재료로 형성하여 플로팅 배치한 구성을 도시하는 평면도.

도 9는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 소스 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 10은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극의 하나는 소스 버스 라인과 동일 재료로 형성하고, 다른 하나의 실드 전극은 게이트 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 11은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 소스 버스 라인과 동일 재료로 형성하여 소스 버스 라인 이외의 임의의 전극에 접속 배치한 구성을 도시하는 평면도.

도 12는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성하여 플로팅 배치한 구성을 도시하는 평면도.

도 13은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성한 구성을 도시하는 단면도.

도 14는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성하여 소스 버스 라인 이외의 임의의 전극에 접속 배치한 구성을 도시하는 평면도.

도 15는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성한 구성을 도시하는 단면도.

도 16은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 평면도.

도 17은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성하여 플로팅 배치한 구성을 도시하는 평면도.

도 18은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 단면도.

도 19는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 20은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 21은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성하여 소스 버스 라인 이외의 임의의 전극에 접속 배치한 구성을 도시하는 평면도.

도 22는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 게이트 버스 라인과 동일 재료로 형성하여 보조 용량 배선에 접속 배치한 구성을 도시하는 평면도.

도 23은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 소스 버스 라인과 동일 재료로 형성하여 플로팅 배치한 구성을 도시하는 평면도.

도 24는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 소스 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 25는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극의 하나는 소스 버스 라인과 동일 재료로 형성하고, 다른 하나의 실드 전극은 게이트 버스 라인과 동일 재료로 형성한 구성을 도시하는 단면도.

도 26은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 소스 버스 라인과 동일 재료로 형성하여 소스 버스 라인 이외의 임의의 전극에 접속 배치한 구성을 도시하는 평면도.

도 27은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성하여 플로팅 배치한 구성을 도시하는 평면도.

도 28은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성한 구성을 도시하는 단면도.

도 29는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성하여 소스 버스 라인 이외의 임의의 전극에 접속 배치한 구성을 도시하는 평면도.

도 30은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 실드 전극을 임의의 재료로 형성한 구성을 도시하는 단면도.

도 31은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 소스 버스 라인을 화소 전극간의 중심으로부터 어긋나게 하여 배치한 구성을 도시하는 평면도.

도 32는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 소스 버스 라인을 화소 전극간의 중심으로부터 어긋나게 하여 배치한 구성을 도시하는 단면도.

도 33은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 소스 버스 라인을 화소 전극간의 중심으로부터 어긋나게 하여 배치한 구성을 도시하는 단면도.

도 34는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 소스 버스 라인을 화소 전극간의 중심으로부터 어긋나게 하여 배치한 구성을 도시하는 단면도.

도 35는 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 소스 버스 라인을 화소 전극간의 중심으로부터 어긋나게 하여 배치한 구성을 도시하는 단면도.

도 36은 본 발명에 따른 액정 표시 장치의 표시 패널의 구성예를 도시하는 것으로, 소스 버스 라인을 화소 전극간의 중심으로부터 어긋나게 하여 배치한 구성을 도시하는 단면도.

도 37은 종래의 액정 표시 장치의 표시 패널의 구성예를 도시하는 평면도.

도 38은 종래의 액정 표시 장치의 표시 패널의 구성예를 도시하는 단면도.

도 39는 소스·드레인간 기생 용량이 생성되는 양태를 도시하는 모식도.

도 40은 종래의 액정 표시 장치의 표시 패널의 구성예를 도시하는 평면도.

도 41은 종래의 액정 표시 장치의 표시 패널의 구성예를 도시하는 단면도.

도 42는 소스·드레인간 기생 용량이 생성되는 양태를 도시하는 모식도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 표시 화소부

13 : Si 반도체층

15 : 게이트 버스 라인

16 : 보조 용량 배선

18 : 소스 버스 라인

19 : 드레인 전극

21 : 화소 전극

25 : 반사 전극

Claims

사행되게 오목부 영역을 구비하는 복수의 소스 버스 라인과, 해당 복수의 소스 버스 라인을 피복하는 절연막과, 해당 절연막 상에 형성되고, 상기 오목부 영역에 적어도 일부분이 배치되는 복수의 화소 전극을 포함하는 표시 장치로서,

상기 복수의 화소 전극 중 하나의 화소 전극에 주목했을 때,

상기 하나의 화소 전극과, 상기 하나의 화소 전극에 데이터 신호를 인가하는 제1 소스 버스 라인 사이에 형성되는 용량을 Csd1로 하고,

상기 하나의 화소 전극과, 상기 제1 소스 버스 라인과 인접하는 소스 버스 라인으로서 상기 하나의 화소 전극의 상기 제1 소스 버스 라인 배치측과는 반대측에 배치되며, 상기 하나의 화소 전극에 데이터 신호를 인가하지 않는 제2 소스 버스 라인 사이에 형성되는 용량을 Csd2로 했을 때, Csd2가 Csd1보다 작고,

상기 소스 버스 라인은 볼록부 영역에 대향하는 화소 전극에 데이터 신호를 공급하고,

Csd1이 수평 라인에 상관없이 일정한 표시 장치.
사행되게 오목부 영역을 구비하는 복수의 소스 버스 라인과, 해당 복수의 소스 버스 라인을 피복하는 절연막과, 해당 절연막 상에 형성되고, 상기 오목부 영역에 적어도 일부분이 배치되는 복수의 화소 전극을 포함하는 표시 장치로서,

상기 복수의 화소 전극 중 하나의 화소 전극에 주목했을 때,

상기 하나의 화소 전극에 데이터 신호를 인가하는 제1 소스 버스 라인과 인접하는 소스 버스 라인으로서 상기 하나의 화소 전극의 상기 제1 소스 버스 라인 배치측과는 반대측에 배치되며, 상기 하나의 화소 전극에 데이터 신호를 인가하지 않는 제2 소스 버스 라인이, 상기 하나의 화소 전극과 중첩되는 부위의, 수평 라인과 평행한 방향의 상기 제2 소스 버스 라인의 길이를 L2로 할 때, L2가 (소스 버스 라인 폭-2개의 화소 전극간 거리)/2보다 작고,

상기 소스 버스 라인은 볼록부 영역에 대향하는 화소 전극에 데이터 신호를 공급하고,

상기 하나의 화소 전극에 데이터 신호를 인가하는 상기 제1 소스 버스 라인이 상기 하나의 화소 전극과 겹치는 부위의, 수평 라인과 평행한 방향의 상기 제1 소스 버스 라인의 길이를 L1으로 하는 때, L1이 (소스 버스 라인 폭-상기 2개의 화소 전극간 거리)/2보다 크고,

L1이 수평 라인에 상관없이 일정한 표시 장치.
제1항에 있어서,

상기 복수의 소스 버스 라인은 각각 하나의 색의 화소 전용인 표시 장치.
제2항에 있어서,

상기 복수의 소스 버스 라인은 각각 하나의 색의 화소 전용인 표시 장치.
제1항에 있어서, Csd2이 0인 표시 장치.
제1항에 있어서,

주목색용의 하나의 화소 전극에 데이터 신호를 인가하는 소스 버스 라인이 그 화소 전극과 겹치는 면적을 S1으로 하고,

상기 주목색용의 하나의 화소 전극에 데이터 신호를 인가하는 상기 소스 버스 라인이, 주목색과 상이한 색용의 화소 전극으로서 상기 주목색용의 화소 전극과 동일한 수평 라인 상에 배치되어 있는 화소 전극과 겹치는 면적을 S2로 하는 때,

S2가 S1보다 작은 표시 장치.
제6항에 있어서,

주목색용의 소스 버스 라인과 상기 주목색용의 화소 전극과의 사이의 용량이 수평 라인에 상관없이 일정한 표시 장치.
제7항에 있어서, S1이 수평 라인에 상관없이 일정한 표시 장치.
제6항에 있어서, S2가 0인 표시 장치.
제2항에 있어서, L2가 0인 표시 장치.