JPS6150183A - 表示装置 - Google Patents

表示装置

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JPS6150183A
JPS6150183A JP59171531A JP17153184A JPS6150183A JP S6150183 A JPS6150183 A JP S6150183A JP 59171531 A JP59171531 A JP 59171531A JP 17153184 A JP17153184 A JP 17153184A JP S6150183 A JPS6150183 A JP S6150183A
Authority
JP
Japan
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circuit
data address
shield electrode
island
bus line
Prior art date
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Granted
Application number
JP59171531A
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English (en)
Other versions
JPH0521234B2 (ja
Inventor
泰史 大川
沖 賢一
三浦 照信
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS6150183A publication Critical patent/JPS6150183A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデータ・アドレス回路とアクティブ・
マトリクス回路と表示媒体とが一体化されたモジュール
型と呼ばれる表示装置の改良に関する。
(従来の技術〕 前記種類の表示装置に於いては、その表示媒体自体が発
光することに依って表示を行うものであればその発光に
より、また、受光することに依って表示を行うものであ
れば外光により前記データ・アドレス回路のリーク電流
が増大して動作不良を引き起こすので、前記データ・ア
ドレス回路上″にシールド電極を設けている。尚、通常
、データ・アドレス回路は多段のシフト・レジスタから
なっている。
第3図は従来の表示装置に於けるデータ・アドレス回路
部分近傍を表す要部切断側面図である。
図に於いて、lはシリコン(Si)などからなる基板、
2は二酸化シリコン(SiO2)などからなる絶縁膜、
3は電源バス・ライン、4乃至6は基板1に作り込まれ
た半導体素子の配線、7は接地バス・ライン、8は二酸
化シリコンなどからなる絶縁膜、9はシールド電極をそ
れぞれ示している。尚、電源バス・ライン3、配線4乃
至6、接地バス・ライン7、シールド電極9は、通常、
アルミニウム(Al)で作られる。
〔発明が解決しようとする問題点〕
一般に、半導体装置に於ける絶縁膜にはピン・ホールが
形成され易く、また、段差の部分では亀裂が入り易い。
前記従来の表示装置に於いても、絶縁膜2の段差部分、
例えば破線の円で囲んだ部分に亀裂が入った場合、その
上に形成したシールド電極9が該亀裂内に侵入して他の
配線などとの間に短絡を生ずる。面、シールド電極9を
フローティングにすることも行われているが、短絡が複
数個所で発生した場合には、やはり、回路は動作不良を
起こすことになる。
C問題点を解決するための手段〕 本発明の表示装置では、アクティブ・マトリクス回路を
アドレスする為のデータ・アドレス回路と、該データ・
アドレス回路を任意に分割した各所定部分を覆い且つフ
ローティング状態に保たれた島状のシールド電極とを備
えた構成に成っている。
〔作用〕
前記構成に依ると、仮に、シールド電極と他の電極など
との間に短絡を生じても、シールド電極が短絡した配線
の電位にクランプされるだけであり、動作不良を生ずる
回路の範囲はご(限定されたものとなるか、或いは、動
作不良は全く発生しないかの何れかであって、異なる電
源バス・ライン間や信号バス・ライン間、或いは、接地
バス・ライン間の短絡などは殆ど生じない。
〔実施例〕
第1図は本発明一実施例を表す要部切断側面図であり、
第3図に関して説明した部分と同部分は同記号で指示し
である。
図に於いて、10は信号バス・ライン、11乃至13は
基板1に作り込まれた半導体素子の配線、14及び15
は島状のシールド電極をそれぞれ示している。
図から判るように、本実施例に於けるシールド電極14
及び15は、従来のもののように回路全面を覆うのでは
なく、回路の必要な部分のみ、例えば、シールドが必要
なトランジスタの部分のみを覆うようにしである。
第2図は本発明の他の実施例を表す要部平面図であり、
第1図及び第3図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、Ql及びQ2はトランジスタを示している
この図によれば、島状のシールド電極14及び15の形
状及び配置が更に明瞭である。
この実施例では、トランジスタQ1及びQ2の部分のみ
にシールド電極14及び15が形成されていて、特に、
シールドが不要で且つ短絡が生じた際には回路全体の不
良を招来し易いバス・ラインとは成るべく交差しないよ
うな配置になっている。
〔発明の効果〕
本発明の表示装置では、アクティブ・マトリクス回路を
アドレスする為のデータ・アドレス回路と、該データ・
アドレス回路を任意に分割した各所定部分を覆い且つフ
ローティング状態に保たれた島状のシールド電極とを備
えてなる構成になっている。
このような構成を採ることに依り、島状のシールド電極
とその下の回路との間に短絡が発生しても、該島状のシ
ールド電極は短絡を生じた回路の電位にクランプされる
のみであって、他の回路と干渉して動作不良を発生する
ことはなく、また、短絡が発生する確率自体が低くなる
【図面の簡単な説明】
第1図は本発明一実施例の要部切断側面図、第2図は他
の実施例の要部平面図、第3図は従来例の要部切断側面
図をそれぞれ表している。 図に於いて、1はシリコンなどからなる基板、2は二酸
化シリコンなどからなる絶縁膜、3は電源バス・ライン
、4乃至6は基板1に作り込まれた半導体素子の配線、
7は接地バス・ライン、8は二酸化シリコンからなる絶
縁膜、9はシールド電極、10は信号バス・ライン、1
1乃至13は基vi1に作り込まれた半導体素子の配線
、14及び15は島状のシールド電極、Ql及びQ2は
トランジスタをそれぞれ示している。 特許出願人   冨士通株式会社 代理人弁理士  相 谷 昭 司 代理人弁理士  渡 邊 弘 − 第1図 第3図 一只q

Claims (1)

    【特許請求の範囲】
  1. アクティブ・マトリクス回路をアドレスする為のデータ
    ・アドレス回路と、該データ・アドレス回路を任意に分
    割した各所定部分を覆い且つフローティング状態に保た
    れた島状のシールド電極とを備えてなることを特徴とす
    る表示装置。
JP59171531A 1984-08-20 1984-08-20 表示装置 Granted JPS6150183A (ja)

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JP59171531A JPS6150183A (ja) 1984-08-20 1984-08-20 表示装置

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JP59171531A JPS6150183A (ja) 1984-08-20 1984-08-20 表示装置

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Publication Number Publication Date
JPS6150183A true JPS6150183A (ja) 1986-03-12
JPH0521234B2 JPH0521234B2 (ja) 1993-03-23

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ID=15924848

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JPH0521234B2 (ja) 1993-03-23

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