KR100850088B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판의 소자분리영역에 STI 방법에 의해 트렌치 상부 측면이 노출되도록 리세스된 소자분리막을 형성하는 공정과, 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트 측면과 상기 트렌치의 노출된 측면에 각각 제 1 및 제 2 스페이서를 형성하는 공정과, 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 반도체기판 및 층간절연층 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 포함한다. 따라서, 접촉홀 형성시 오정렬이 발생되어도 콘택 스파이킹을 방지하여 플러그의 접촉 저항 및 소자 특성이 저하되는 것을 방지할 수 있다.
STI, 콘택홀, 오정렬, 스페이서, 콘택 스파이킹

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 반도체기판 32 : 트렌치
33 : 소자분리막 35 : 게이트절연막
37 : 게이트 39 : 제 1 스페이서
40 : 제 2 스페이서 41 : 불순물영역
43 : 층간절연층 45 : 접촉홀
47 : 플러그 49 : 금속 배선
51 : 질화막 53 : 포토레지스트 패턴
55 : 스페이서 57 : 식각정지막
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 비트라인 콘택을 위한 콘택홀의 오정렬(misalign)에 의해 플러그가 STI(Shallow Trench Isolation) 절연막에 침범하는 하는 것을 방지하는 반도체장치의 제조방법에 관한 것이다.
먼저, 도 1a 내지 도 1c를 참조하면, 종래 기술에 따른 반도체장치의 제조방법을 설명하는 공정도가 도시된다.
도 1a를 참조하면, 반도체기판(11)의 소자분리영역에 트렌치(12)를 형성하고, 이 트렌치(12)를 산화실리콘으로 채워 액티브 영역을 한정하는 소자분리막(13)을 형성한다.
그리고, 반도체기판(11)의 액티브 영역 상에 게이트절연막(15)을 개재시켜 게이트(17)를 형성하고, 이 게이트(17) 측면에 스페이서(19)를 형성한다. 그리고, 반도체기판(11)의 액티브 영역에 반도체기판(11)과 다른 도전형의 불순물을 도핑하여 소오스 및 드레인영역으로 사용되는 불순물영역(21)을 형성한다.
도 1b를 참조하면, 반도체기판(11) 상에 산화실리콘을 증착하여 층간절연층(23)을 형성한 후 포토리쏘그래피 방법으로 불순물영역(21)을 노출시켜 접촉홀(25)을 형성한다.
도 1c를 참조하면, 층간절연층(23) 상에 텅스텐 등의 금속을 접촉홀(25)을 채우도록 증착한다. 그리고, 텅스텐 등의 금속을 화학-기계적 연마(CMP) 등의 방법으로 층간절연층(23)이 노출되게 연마하여 접촉홀(25) 내에 불순물영역(21)과 접촉 되어 전기적으로 연결되는 플러그(27)를 형성한다.
그리고, 층간절연층(23) 상에 알루미늄 등의 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(27)와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선(29)을 형성한다.
상술한 종래 기술에 따른 반도체장치의 제조방법은 마스크 공정시 오정렬되어 접촉홀에 의해 소자분리막이 노출될 수 있다. 이러한 경우에 소자분리막의 모서리 부분이 식각되는데, 이때, 소자분리막은 반도체기판의 계면을 따라 식각율이 빠르게 식각된다.
이에, 접촉홀 내에 플러그를 형성할 때 플러그를 형성하는 텅스텐 등의 금속이 소자분리막과 반도체기판의 계면을 따라 확산되는 콘택 스파이킹(contact spiking)이 발생된다.
따라서, 종래 기술에서 있어서 콘택 스파이킹은 플러그의 접촉 저항 및 소자 특성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 접촉홀 형성시 오정렬이 발생되어도 콘택 스파이킹을 방지하여 플러그의 접촉 저항 및 소자 특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체장치 제조방법은 반도체기판의 소자분리영역에 STI 방법에 의해 트렌치 상부 측면이 노출되도 록 리세스된 소자분리막을 형성하는 공정과, 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트 측면과 상기 트렌치의 노출된 측면에 각각 제 1 및 제 2 스페이서를 형성하는 공정과, 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 반도체기판 및 층간절연층 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 포함한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 반도체장치 제조방법은 반도체기판의 소자분리영역에 STI 방법에 의해 소자분리막을 형성하는 공정과, 상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트 및 소자분리막을 덮도록 질화막을 형성하고 상기 질화막 상의 상기 소자분리막과 대응하는 부분을 덮는 포토레지스트 패턴을 형성하는 공정과, 상기 질화막을 에치백하여 상기 게이트 측면에 스페이서를 형성하면서 상기 소자분리막 상에 식각억제층을 형성하는 공정과, 상기 포토레지스트 패턴을 제거하고 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과, 상기 반도체기판 및 층간절연층 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 포함한다.
이하, 본 발명에 따른 반도체 장치의 제조방법은 첨부도면을 참조하여 다음과 같이 상세하게 설명된다.
도 2a 내지 도 2d를 참조하면, 본 발명의 제1 실시예에 따른 반도체장치 제조 방법을 설명하는 공정도가 도시된다.
먼저, 도 2a에 도시된 바와 같이, 반도체기판(31)의 소자분리 영역에 STI 방법을 이용하여 액티브 영역을 한정하는 소자분리막(33)을 형성한다. 보다 상세히 말해서, 반도체 기판(31) 상에 패드산화막(도시되지 않음) 및 패드질화막(도시되지 않음)을 증착 형성하고, 포토레지스트(도시하지 않음)를 도포한 후 노광 및 현상에 의해 패드질화막의 소자분리영역과 대응하는 부분을 노출시킨다. 포토레지스트를 마스크로 이용하여 패드질화막 및 패드산화막을 순차적으로 패터닝한 후, 계속해서 반도체 기판(31)을 반응성 이온 식각(RIE) 등의 이방성 식각 방법으로 식각하여 반도체 기판(31)의 액티브 영역에 트렌치(32)를 형성한다. 그 다음, 패드질화막 상에 산화실리콘 등의 절연물질로 트렌치(32) 내부를 채우도록 증착한 후 화학 기계 연마법(Chemical Machanical Polishing: CMP)을 이용하여 트렌치(32) 내에 소자분리막(33)을 형성한다. 이때, 소자분리막(33)을 트렌치(32)의 상부 측면이 노출되게 리세스 식각하여 형성한다.
이후, 도 2b에 도시된 바와 같이, 반도체기판(31)의 액티브 영역 상에 게이트절연막(35)을 개재시켜 게이트(37)를 형성한다.
그리고, 반도체기판(31) 상에 소자분리막(33)과 식각 선택비가 다른 절연물질, 예를 들면, 질화실리콘을 게이트(37) 및 소자분리막(33)을 덮도록 증착하고 반응성 이온 식각(RIE) 방법으로 에치백하여 게이트(37) 측면에 제 1 스페이서(39)를 형성한다. 또한, 소자분리막(33) 상의 트렌치(32) 측면에도 제 2 스페이서(40)가 형성된다.
그리고, 반도체기판(31)의 액티브 영역에 반도체기판(31)과 다른 도전형의 불순물을 도핑하여 소오스 및 드레인 영역으로 사용되는 불순물영역(41)을 형성한다.
그 다음 도 2c에 도시된 바와 같이, 반도체기판(31) 상에 산화실리콘을 증착하여 층간절연층(43)을 형성한 후 포토리쏘그래피 방법으로 불순물 영역(41)을 노출시켜 접촉홀(45)을 형성한다. 본 발명의 제1 실시예에 있어서, 제 2 스페이서(40)를 형성하는 질화실리콘은 층간절연층(43)을 형성하는 산화실리콘과 식각 선택비가 다르다. 그래서, 층간절연층(43)을 식각하여 접촉홀(45)을 형성할 때 오정렬이 발생되어도 제 2 스페이서(40)에 의해 소자분리막(33)이 식각되는 것을 방지할 수 있다.
도 2d를 참조하면, 층간절연층(43) 상에 텅스텐 등의 금속 물질을 접촉홀(45)의 내부에 증착하여 접촉홀(45)을 채운다. 이때, 소자분리막(33)이 노출되거나 식각되지 않으므로 텅스텐 등의 금속이 반도체기판(31)과 소자분리막(33)의 계면을 따라 확산되는 콘택 스파이킹을 방지할 수 있다.
그리고, 텅스텐 등의 금속 물질을 화학기계적 연마(CMP) 등의 방법으로 층간절연층(43)이 노출되게 연마하여 접촉홀(45) 내에 불순물영역(41)과 접촉되어 전기적으로 연결되는 플러그(47)를 형성한다.
그리고, 층간절연층(43) 상에 알루미늄 등의 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(47)와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선(49)을 형성한다.
도 3a 내지 도 3b는 본 발명의 제2 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 3a를 참조하면, 도 2a와 같이 반도체기판(31)의 소자분리 영역에 STI 방법에 의해 트렌치(32)를 채우는 소자분리막(33)을 형성하고, 반도체기판(31)의 액티브 영역 상에 게이트 절연막(35)을 개재시켜 게이트(37)를 형성한다.
반도체기판(32) 상에 소자분리막(33)과 식각 선택비가 다른 절연물질, 예를 들면, 질화실리콘을 게이트(37) 및 소자분리막(33)을 덮도록 증착하고 하여 질화막(51)을 형성한다. 그리고, 질화막(51) 상에 포토레지스트를 도포하고 노광 및 현상에 의해 소자분리막(33)과 대응하는 부분에 포토레지스트 패턴(53)을 형성한다.
이후, 도 3b에 도시된 바와 같이, 질화막(51)을 반응성 이온 식각(RIE) 방법으로 에치백하여 게이트(37) 측면에 스페이서(55)를 형성한다. 이때, 질화막(51)은 포토레지스트 패턴(53)에 의해 소자분리막(33) 상에도 잔류되어 식각정지막(57)을 형성한다.
포토레지스트 패턴(53)을 제거한 후 반도체기판(31)의 액티브 영역에 반도체기판(31)과 다른 도전형의 불순물을 도핑하여 소오스 및 드레인 영역으로 사용되는 불순물영역(41)을 형성한다.
그 다음 도 3c 및 도 3d에서 진행되는 공정은 전술한 제1 실시예의 도 2c 및 도 2d와 동일하다. 다시 설명하면, 도 3c에 도시된 바와 같이, 반도체기판(31) 상에 산화실리콘을 증착하여 층간절연층(43)을 형성한 후 포토리쏘그래피 방법으로 불순물 영역(41)을 노출시켜 접촉홀(45)을 형성한다. 전술한 제1 실시예와 마찬가지로, 제2 실시예에 있어서, 식각정지막(57)를 형성하는 질화실리콘은 층간절연층(43)을 형성하는 산화실리콘과 식각 선택비가 다르다. 그래서, 층간절연층(43)을 식각하여 접촉홀(45)을 형성할 때 오정렬이 발생되어도 식각정지막(57)에 의해 소자분리막(33)이 식각되는 것을 방지할 수 있다.
그 다음 도 3d에 도시된 바와 같이, 층간절연층(43) 상에 텅스텐 등의 금속 물질을 접촉홀(45)의 내부에 증착하여 접촉홀(45)을 채운다. 이때, 소자분리막(33)이 노출되거나 식각되지 않으므로 텅스텐 등의 금속이 반도체기판(31)과 소자분리막(33)의 계면을 따라 확산되는 콘택 스파이킹을 방지할 수 있다.
그리고, 텅스텐 등의 금속 물질을 화학기계적 연마(CMP) 등의 방법으로 층간절연층(43)이 노출되게 연마하여 접촉홀(45) 내에 불순물영역(41)과 접촉되어 전기적으로 연결되는 플러그(47)를 형성한다.
그리고, 층간절연층(43) 상에 알루미늄 등의 도전성 금속을 증착하고 포토리쏘그래피 방법으로 플러그(47)와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선(49)을 형성한다.
상술한 바와 같이 본 발명은 소자분리막을 리세스 식각하여 트렌치의 상부 측면을 노출시켜서 게이트의 측면에 제 1 스페이서를 형성할 때, 노출된 트렌치의 상부 측면에 제 2 스페이서를 형성한다. 이에 의해, 층간절연층에 접촉홀 형성시 오정렬이 발생되어도 플러그 형성시 접촉 저항 및 소자 특성을 저하시키는 콘택 스파이킹을 방지할 수 있다.
따라서, 본 발명은 접촉홀 형성시 오정렬이 발생되어도 콘택 스파이킹을 방지하여 플러그의 접촉 저항 및 소자 특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체기판의 소자분리영역에 STI 방법에 의해 소자분리막을 형성하는 공정과,
    상기 반도체기판의 액티브 영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과,
    상기 반도체기판 상에 상기 게이트 및 소자분리막을 덮도록 질화막을 형성하고 상기 질화막 상의 상기 소자분리막과 대응하는 부분을 덮는 포토레지스트 패턴을 형성하는 공정과,
    상기 질화막을 에치백하여 상기 게이트 측면에 스페이서를 형성하면서 상기 소자분리막 상에 식각억제층을 형성하는 공정과,
    상기 포토레지스트 패턴을 제거하고 상기 반도체기판의 액티브 영역에 상기 반도체기판과 다른 도전형의 불순물을 도핑하여 불순물영역을 형성하는 공정과,
    상기 반도체기판 상에 층간절연층을 형성하고 상기 불순물영역을 노출시켜 접촉홀을 형성하는 공정과,
    상기 접촉홀 내에 플러그를 형성하는 공정을 포함하는 반도체장치의 제조방법.
  5. 삭제
  6. 청구항 4에 있어서,
    상기 층간절연층 상에 도전성 금속을 증착하고 상기 플러그와 접촉되게 패터닝하여 비트라인으로 사용되는 금속 배선을 형성하는 공정을 더 포함하는 반도체 장치의 제조방법.
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