KR20100079175A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 이를 위하여 본 발명은, 게이트 전극 상부에 형성되는 콘택 플러그가 미스얼라인된 경우 소자의 리키지 및 쇼트가 발생하는 종래 방법과는 달리, 게이트 전극 상부의 버퍼 산화막 및 살리사이드 방지막을 제거한 후에, 그 상부에 라이너 절연막을 형성하고, 그 상부에 층간 절연막을 형성하며, 이를 패터닝한 후 금속 물질을 매립하여 콘택 플러그를 형성함으로써, 형성된 콘택 플러그가 미스얼라인된 경우에도 소자의 리키지 및 쇼트 발생을 방지할 수 있는 것이다.
살리사이드(Salicide : Self Aligned silicide) 공정, 게이트 전극, 미스얼라인(misalign)
Description
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 게이트 전극 상부에 콘택 플러그의 미스얼라인에 따른 리키지를 방지하는데 적합한 반도체 소자 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자가 고집적화됨에 따라 트랜지스터의 불순물 확산층, 즉 소오스/드레인 영역의 접합(junction)이 점점 얕아져가는 추세에 있으며, 얕은 접합 추세는 불순물 확산층의 저항을 증가시켜 고밀도 소자의 동작에 치명적인 영향을 미치고 있다. 이에 따라 불순물 확산층 상에 내화성 금속 물질을 증착한 후 이를 실리사이드화함으로써 불순물 확산층의 저항을 감소시키는 살리사이드(Salicide : Self Aligned silicide) 공정이 연구되고 있다.
이러한 살리사이드 공정은 콘택 플러그와 게이트 전극 사이의 접촉 저항을 감소시키는 역할을 수행하지만 리키지(leakage)에는 취약하기 때문에, 리키지가 중요한 CIS(CMOS image sensor)의 픽셀 영역(pixel region), 전력 관리 등의 측면에 서는 논-실리사이드(non-silicide) 공정을 사용한다.
한편, 도 1a 내지 도 1b는 종래에 따라 게이트 전극을 포함하는 반도체 소자를 제조하는 과정을 나타내는 공정 순서도이다.
도 1a를 참조하면, 소자 분리막(도시 생략됨)이 형성된 이 후, 활성 영역의 반도체 기판(100) 상에 게이트 산화막(102)을 증착하고, 그 위에 폴리 실리콘층(104)을 증착하며, 이들을 패터닝하여 게이트 전극을 형성한 후에, 게이트 전극이 형성된 반도체 기판(100)에 버퍼 산화막(106)을 형성하고, 이러한 버퍼 산화막(106)에 따라 임플런트 공정을 수행하여 LDD 영역(도시 생략됨)을 형성한 후, 게이트 전극 측면에 스페이서(spacer, 108)를 형성하며, 그 상부에 임플런트 공정을 통해 소오스/드레인 영역(110a, 110b)을 형성한다. 여기에서, 소오스/드레인 영역(110a, 110b)은 고농도의 이온이 주입되는 영역을 의미한다.
그리고, 도 1b에 도시한 바와 같이 게이트 전극 및 소오스/드레인 영역(110a, 110b)을 포함하는 반도체 기판(100) 상부 전면에 예를 들면, 산화막 등을 이용하여 살리사이드 방지막(112)을 형성한 후에, 그 상부에 라이너 절연막(114)을 형성한다.
이 후, 살리사이드 방지막(112) 및 라이너 절연막(114)이 형성된 반도체 기판(100) 상부에 층간 절연막을 형성한 후에, 층간 절연막의 특정 영역에 콘택 플러그를 형성하기 위한 소정 크기의 콘택홀을 먼저 형성한 후에, 이러한 콘택홀을 포함하는 층간 절연막의 상부에 콘택 플러그를 형성하는 금속 물질(예를 들면, 텅스텐, 구리 등)이 증착되며, 층간 절연막이 드러나도록 상부 전면을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 평탄화하여 콘택 플러그를 형성한다.
하지만, 종래에 상술한 바와 같은 반도체 소자를 제조하는 과정에서 도 2에 도시한 바와 같이 게이트 전극 사부에 콘택 플러그(118)가 미스얼라인(misalign)되는 경우가 빈번히 발생하게 되고, 이러한 경우 콘택 플러그(118)를 형성하는데 사용되는 예를 들면, 텅스텐(W) 등이 'A'와 같이 반도체 기판(100)까지 내려와 리키지 원인으로 작용하거나 전기적 쇼트(short)가 발생하여 트랜지스터 불량이 나타나는 문제점이 있다.
이에 따라, 본 발명은 논 실리사이드 영역에 형성되는 게이트 전극 상부의 버퍼 산화막과 살리사이드 방지막을 제거한 후에 라이너 절연막을 형성함으로써, 게이트 전극 상부에 형성되는 콘택 플러그의 미스얼라인에 따른 리키지 및 쇼트 현상을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
일 관점에서 본 발명은, 반도체 기판의 상부에 형성되는 게이트 전극과, 상기 게이트 전극이 형성된 상기 반도체 기판의 상부 표면에 형성되며, 게이트 전극 정의 영역에서 상기 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 제거된 버퍼 산화막과, 상기 버퍼 산화막의 측면에 형성되는 스페이서와, 상기 게이트 전극, 버퍼 산화막 및 스페이서의 상부 표면에 형성되며, 상기 게이트 전극 정의 영역에서 상기 기 설정된 깊이까지 제거된 살리사이드 방지막과, 상기 기 설정된 깊이까지 제거된 부분을 매립하여 상기 게이트 전극, 스페이서, 버퍼 산화막 및 살리사이드 방지막의 상부에 형성되는 라이너 절연막을 포함하는 반도체 소자를 제공한다.
다른 관점에서 본 발명은, 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 상기 반도체 기판의 상부 표면에 버퍼 산화막을 형성하는 단계와, 상기 형성된 버퍼 산화막의 상기 게이트 전극의 측면에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 상기 반도체 기판의 상부 전면에 살리사이드 방지막을 형성하는 단계와, 게이트 전극 형성 영역의 상기 버퍼 산화막 및 살리사이드 방지막을 상기 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 식각하는 단계와, 상기 기 설정된 깊이까지 식각된 부분을 매립하여 상기 반도체 기판의 상부 표면에 라이너 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은, 게이트 전극 상부에 형성되는 콘택 플러그가 미스얼라인된 경우 소자의 리키지 및 쇼트가 발생하는 종래 방법과는 달리, 게이트 전극 상부의 버퍼 산화막 및 살리사이드 방지막을 제거한 후에, 그 상부에 라이너 절연막을 형성하 고, 그 상부에 층간 절연막을 형성하며, 이를 패터닝한 후 금속 물질을 매립하여 콘택 플러그를 형성함으로써, 형성된 콘택 플러그가 미스얼라인된 경우에도 소자의 리키지 및 쇼트 발생을 미연에 방지할 수 있으며, 이에 따라 소자 수율을 향상시킬 수 있다.
본 발명은, 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극이 형성된 반도체 기판의 상부 표면에 버퍼 산화막을 형성하며, 형성된 버퍼 산화막의 게이트 전극의 측면에 스페이서를 형성한 후에, 스페이서가 형성된 반도체 기판의 상부 전면에 살리사이드 방지막을 형성하고, 게이트 전극 형성 영역의 버퍼 산화막 및 살리사이드 방지막을 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 식각하며, 기 설정된 깊이까지 식각된 부분을 매립하여 반도체 기판의 상부 표면에 라이너 절연막을 형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.
도 3은 본 발명의 실시 예에 따라 게이트 전극을 포함하는 반도체 소자를 나타낸 도면으로, 본 발명의 실시 예에 따른 반도체 소자는, 반도체 기판(300)의 상 부에 형성되는 게이트 산화막(302) 및 폴리실리콘층(304)을 포함하는 게이트 전극과, 게이트 전극이 형성된 반도체 기판(300)의 상부 표면에 형성되며, 게이트 전극 정의 영역에서 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 제거된 버퍼 산화막(306)과, 버퍼 산화막(306)의 측면에 형성되는 스페이서(308) 등을 포함할 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자는, 게이트 전극, 버퍼 산화막(306) 및 스페이서(308)의 상부 표면에 형성되며, 게이트 전극 정의 영역에서 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 제거된 살리사이드 방지막(312)과, 기 설정된 깊이까지 제거된 부분을 매립하여 게이트 전극, 스페이서(308), 버퍼 산화막(306) 및 살리사이드 방지막(312)의 상부에 형성되는 라이너 절연막(314) 등을 포함할 수 있다.
여기에서, 버퍼 산화막(306) 및 살리사이드 방지막(312)에서 제거되는 기 설정된 깊이는, 대략 200Å - 300 Å의 범위를 가질 수 있으며, 라이너 절연막(314)은, 예를 들면, PMD(pre metal dielectric) 등을 이용하여 대략 300Å - 350 Å의 두께로 형성될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따라 게이트 전극을 포함하는 반도체 소자를 제조하는 과정을 나타낸 공정 순서도이다.
도 4a를 참조하면, 소자 분리막(도시 생략됨)이 형성된 이 후, 활성 영역의 반도체 기판(300) 상에 게이트 산화막(302)을 증착하고, 그 위에 폴리 실리콘층(304)을 증착하며, 이들을 패터닝하여 게이트 전극을 형성한 후에, 게이트 전극 이 형성된 반도체 기판(100)에 버퍼 산화막(306)을 형성하고, 이러한 버퍼 산화막(106)에 따라 임플런트 공정을 수행하여 LDD 영역(도시 생략됨)을 형성한 후, 게이트 전극 측면에 예를 들면, 질화막 등을 이용하여 스페이서(308)를 형성하며, 그 상부에 임플런트 공정을 통해 소오스/드레인 영역(310a, 310b)을 형성한다. 여기에서, 소오스/드레인 영역(310a, 310b)은 고농도의 이온이 주입되는 영역을 의미한다.
그리고, 게이트 전극 및 소오스/드레인 영역(310a, 310b)을 포함하는 반도체 기판(300)의 상부 전면에 예를 들면, 산화막 등을 이용하여 살리사이드 방지막(312)을 형성한 후에, 살리사이드 방지막(312)이 형성된 반도체 기판(300) 상부에 게이트 전극 형성 영역에서 게이트 전극의 상부를 제거하기 위한 포토 레지스트 패턴(314)을 형성한 후에, 도 4b에 도시한 바와 같이 형성된 포토 레지스트 패턴(314)에 따라 예를 들면, 건식 식각 공정 등을 통해 게이트 전극 형성 영역에서 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 버퍼 산화막(306) 및 살리사이드 방지막(312)을 식각한다. 이러한 건식 식각 공정을 통해 버퍼 산화막(306)과 살리사이드 방지막(312)은 폴리 실리콘층(304)의 상부 표면으로부터 기 설정된 깊이, 예를 들면, 대략 200Å - 300 Å의 깊이까지 제거될 수 있다.
이어서, 포토 레지스트 패턴(314)을 소정의 애싱 공정을 통해 제거하고, 그 상부에 라이너 절연막(316)을 형성한다. 여기에서, 라이너 절연막(316)은 예를 들면, PMD(pre metal dielectric) 등을 이용하여 대략 300Å - 350 Å의 두께로 형성될 수 있으며, 이에 따라 제거된 깊이를 매립할 수 있다.
이 후, 라이너 절연막(316)이 형성된 반도체 기판(300) 상부에 층간 절연막을 형성한 후에, 층간 절연막의 특정 영역에 콘택 플러그를 형성하기 위한 소정 크기의 콘택홀을 먼저 형성한 후에, 이러한 콘택홀을 포함하는 층간 절연막의 상부에 콘택 플러그를 형성하는 금속 물질(예를 들면, 텅스텐, 구리 등)이 증착되며, 층간 절연막이 드러나도록 상부 전면을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 평탄화하여 콘택 플러그를 형성한다.
한편, 도 5는 본 발명의 실시 예에 따라 제조된 반도체 소자에서 게이트 전극 상부에 형성되는 콘택 플러그가 미스얼라인된 것을 예시한 도면으로, 층간 절연막(318) 상에 형성된 콘택 플러그(320)가 미스얼라인된 경우 라이너 절연막(316)이 반도체 기판(300)까지 내려오는 것을 방지하는 것을 알 수 있으며, 이에 따라 리키지, 쇼트 등의 소자 결함을 미연에 방지할 수 있다.
따라서, 게이트 전극 상부의 버퍼 산화막과 살리사이드 방지막을 제거한 후에 그 상부에 라이너 절연막을 형성함으로써, 이 후 게이트 전극 상부에 형성되는 콘택 플러그가 미스얼라인된 경우에도 소자의 리키지 및 쇼트를 방지할 수 있다.
이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1a 내지 도 1b는 종래에 따라 게이트 전극을 포함하는 반도체 소자를 제조하는 과정을 나타내는 공정 순서도,
도 2는 종래의 반도체 소자에서 게이트 전극 상부에 형성되는 콘택 플러그가 미스얼라인된 것을 예시한 도면,
도 3은 본 발명의 실시 예에 따라 게이트 전극을 포함하는 반도체 소자를 나타낸 도면,
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따라 게이트 전극을 포함하는 반도체 소자를 제조하는 과정을 나타낸 공정 순서도,
도 5는 본 발명의 실시 예에 따라 제조된 반도체 소자에서 게이트 전극 상부에 형성되는 콘택 플러그가 미스얼라인된 것을 예시한 도면.
Claims (10)
- 반도체 기판의 상부에 형성되는 게이트 전극과,상기 게이트 전극이 형성된 상기 반도체 기판의 상부 표면에 형성되며, 게이트 전극 정의 영역에서 상기 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 제거된 버퍼 산화막과,상기 버퍼 산화막의 측면에 형성되는 스페이서와,상기 게이트 전극, 버퍼 산화막 및 스페이서의 상부 표면에 형성되며, 상기 게이트 전극 정의 영역에서 상기 기 설정된 깊이까지 제거된 살리사이드 방지막과,상기 기 설정된 깊이까지 제거된 부분을 매립하여 상기 게이트 전극, 스페이서, 버퍼 산화막 및 살리사이드 방지막의 상부에 형성되는 라이너 절연막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 기 설정된 깊이는, 200Å - 300 Å의 범위인 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 라이너 절연막은, PMD(pre metal dielectric)인 반도체 소자.
- 제 3 항에 있어서,상기 라이너 절연막은, 300Å - 350 Å의 두께인 반도체 소자.
- 반도체 기판 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극이 형성된 상기 반도체 기판의 상부 표면에 버퍼 산화막을 형성하는 단계와,상기 형성된 버퍼 산화막의 상기 게이트 전극의 측면에 스페이서를 형성하는 단계와,상기 스페이서가 형성된 상기 반도체 기판의 상부 전면에 살리사이드 방지막을 형성하는 단계와,게이트 전극 형성 영역의 상기 버퍼 산화막 및 살리사이드 방지막을 상기 게이트 전극의 상부 표면으로부터 기 설정된 깊이까지 식각하는 단계와,상기 기 설정된 깊이까지 식각된 부분을 매립하여 상기 반도체 기판의 상부 표면에 라이너 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제조 방법은,상기 버퍼 산화막을 형성하는 단계 이후에 상기 형성된 버퍼 산화막을 이용하여 LDD 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제조 방법은,상기 스페이서를 형성하는 단계 이후에 상기 형성된 스페이서를 이용하여 소오스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 기 설정된 깊이는, 200Å - 300 Å의 범위인 반도체 소자의 제조 방법.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 라이너 절연막은, PMD(pre metal dielectric)을 이용하여 형성되는 반도체 소자의 제조 방법.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 라이너 절연막은, 300Å - 350 Å의 두께로 형성되는 반도체 소자의 제조 방법.
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| KR1020080137591A KR20100079175A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자 및 그 제조 방법 |
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|---|---|
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ID=42640307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080137591A KR20100079175A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220020529A (ko) * | 2020-08-12 | 2022-02-21 | 매그나칩 반도체 유한회사 | 반도체 소자 |
| US11430863B2 (en) | 2020-04-02 | 2022-08-30 | Magnachip Semiconductor, Ltd. | Semiconductor device and manufacturing method of semiconductor device |
-
2008
- 2008-12-30 KR KR1020080137591A patent/KR20100079175A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11430863B2 (en) | 2020-04-02 | 2022-08-30 | Magnachip Semiconductor, Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US11996444B2 (en) | 2020-04-02 | 2024-05-28 | Magnachip Semiconductor, Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| KR20220020529A (ko) * | 2020-08-12 | 2022-02-21 | 매그나칩 반도체 유한회사 | 반도체 소자 |
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