KR980012244A

KR980012244A - 반도체장치의 제조방법

Info

Publication number: KR980012244A
Application number: KR1019960029326A
Authority: KR
Inventors: 김형섭
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1998-04-30

Abstract

트렌치 소자분리 방법과 샐리사이드 공정을 함께 적용하는 반도체장치의 제조방법에 대해 기재되어 있다. 이 방법은 반도체기판의 비활성영역에 트렌치에 매립된 소자분리막을 형성하는 단계, 소자분리막의 표면을 식각하여 리세스(recess)시키는 단계, 반도체기판의 활성영역에 게이트전극을 형성하는 단계, 결과물 상에 절연물질을 증착한 후 이방성식각하여 게이트전극의 측벽 및 소자분리막이 리세스된 부위의 트렌치의 내벽에 스페이서를 형성하는 단계, 게이트전극 양측의 반도체기판에 소오스/드레인을 형성하는 단계, 결과물 상에 내화성금속을 증착하는 단계, 내화성금속의 표면을 열처리하여 실리사이드를 형성하는 단계, 및 미반응된 내화성금속을 제거하는 단계를 포함하는 것을 특징으로 한다. 따라서, 트렌치 소자분리막의 표면을 식각하여 리세스하여 드러난 트렌치의 내벽에 얇은 스페이서를 형성한 후 샐리사이드 공정을 진행함으로써, 트렌치 에지부위에서의 실리사이드의 과도성장을 억제하여 접합 누설전류를 방지할 수 있다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 샐리사이드 공정과 트랜치 소자분리 공정을 함께 적용한 반도체장치의 제조방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라, 빠른 동작속도를 요구하는 소자가 계속적으로 개발되고 있다. 특히, 에스램(SRAM) 또는 논리 소자(Logic device) 등의 빠른 동작속도를 요구하는 소자에서는 게이트와 소오스/드레인의 면저항(sheet resistance)과 콘택저항을 낮추기 위하여, 비저항이 낮은 물질로서 금속과 실리콘의 열처리 화합물인 실리사이드(silicide) 물질을 사용하는 추세에 있으며, 특히 사진식각 공정이 필요없는 샐리사이드(Self Aligned Silicide; salicide) 공정이 널리 사용되고 있다. 한편, 고집적 소자에서는 소자의 집적도를 높이기 위하여 트렌치 소자분리 방법과 샐리사이드 공정을 병합하여 적용하는 경우가 많은데, 첨부된 도면을 참조하여 간략히 설명하기로 한다.

도 1a 내지 도 1d는 종래의 샐리사이드 공정을 설명하기 위하여 도시된 단면도들이다.

도 1a를 참조하면, 먼저 반도체기판(2)의 비활성영역에 통상의 트렌치 소자분리 공정을 적용하여 소자분리막(4)을 형성한 후, 활성영역의 반도체기판 상에 게이트절연막(6)을 개재한 폴리실리콘 게이트전극(8)을 형성한다.

도 1b를 참조하면, 게이트전극이 형성된 결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 게이트전극의 측벽에 스페이서(10)를 형성한다. 이어서, 상기 스페이서(10) 및 게이트전극(8)을 이온주입 마스크로 사용하여 상기 반도체기판에 불순물이온을 주입함으로써 게이트전극 양측의 반도체기판에 소오스/드레인(12)을 형성한다.

도 1c를 참조하면, 소오스/드레인이 형성된 결과물 상에 티타늄(Ti) 또는 코발트(Co)와 같은 내화성 금속(14)을 증착한다.

도 1d를 참조하면, 내화성 금속의 표면을 열처리하여 티타늄실리사이드(TiSi₂) 또는 코발트실리사이드(CoSi₂)와 같은 내화성 금속 실리사이드(14a)를 형성한다.

이 때, 실리콘 성분이 있는 곳에서만 실리사이드가 형성되므로, 소오스/드레인의 상부와 폴리실리콘으로 이루어진 게이트전극의 상부에서만 실리사이드가 형성된다. 따라서, 미반응된 티타늄 또는 코발트를 제거하면 게이트전극과 소오스/드레인 상부에만 실리사이드가 형성되므로, 추가의 사진식각 공정없이 원하는 곳에서만 샐리사이드를 형성할 수 있다.

상기한 종래의 샐리사이드 공정과 트렌치 소자분리 공정을 함께 적용한 방법에 따르면, 스페이서(10)를 형성하기 위하여 절연물질을 증착한 후 이방성식각을 실시할 때, 과도식각이 일어나 도 1b에 도시된 바와 같이, 트렌치에 매몰된 산화막의 표면이 리세스(recess)된다. 이 상태에서 샐리사이드 공정을 진행하면, 도 1d의 확대도에 도시된 바와 같이, 실리사이드와 소오스/드레인 사이의 길이가 트렌치 에지부분에서 리세스된 길이만큼 짧아지게 된다. 따라서, 소자의 집적도를 높이기 위하여 소오스/드레인의 깊이를 얇게 형성하였을 경우 접합 누설전류가 급격히 증가하는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 공정의 추가없이 트렌치 에지부위에 스페이서를 형성함으로써, 후속 샐리사이드 공정 진행시 트렌치 에지부위에서의 접합 누설전류를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.

제1a도 내지 제1d도는 종래의 샐리사이드 공정을 설명하기 위하여 도시된 단면도들이다.

제2a도 내지 제2d도는 본 발명에 따른 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

상기 과제를 이루기 위하여 본 발명에 따른 반도체장치의 제조방법은, 반도체기판의 비활성영역에 트렌치에 매립된 소자분리막을 형성하는 단계; 상기 소자분리막의 표면을 식각하여 리세스(recess)시키는 단계; 상기 반도체기판의 활성영역에 게이트전극을 형성하는 단계; 결과물 상에 절연물질을 증착한 후 이방성식각하여 상기 게이트전극의 측벽 및 상기 소자분리막이 리세스된 부위의 트렌치의 내벽에 스페이서를 형성하는 단계; 상기 게이트전극 양측의 반도체기판에 소오스/드레인을 형성하는 단계; 결과물 상에 내화성금속을 증착하는 단계; 상기 내화성금속의 표면을 열처리하여 실리사이드를 형성하는 단계; 및 미반응된 내화성금속을 제거하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 트렌치 소자분리막의 표면을 식각하여 리세스하여 드러난 트렌치의 내벽에 얇은 스페이서를 형성한 후 샐리사이드 공정을 진행함으로써, 트렌치 에지부위에서의 실리사이드의 과도성장을 억제하여 접합 누설전류를 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

도 2a를 참조하면, 먼저 반도체기판(22)의 비활성영역에 통상의 트렌치 소자분리 공정을 적용하여 소자분리막(24)을 형성한 후, 활성영역의 반도체기판 상에 게이트절연막(26)을 개재한 폴리실리콘 게이트전극(28)을 형성한다. 이 때, 상기 소자분리막을 형성한 후 상기 소자분리막의 표면을 습식식각 또는 건식식각하여 도시되는 것처럼 미리 리세스되도록 한다.

도 2b를 참조하면, 게이트전극이 형성된 결과물 상에 실리콘산화막 또는 실리콘질화막과 같은 절연물질을 증착한 후 이방성식각을 실시하면, 상기 게이트전극의 측벽 뿐만아니라(참조번호 30a), 상기 소자분리막이 리세스된 트렌치의 내벽에도 얇은 스페이서(30b)가 형성된다. 이어서, 상기 스페이서 및 게이트전극을 이온주입 마스크로 사용하여 상기 반도체기판에 불순물이온을 주입함으로써 게이트전극 양측의 반도체기판에 소오스/드레인(32)을 형성한다.

도 2c를 참조하면, 소오스/드레인이 형성된 결과물 상에 티타늄(Ti) 또는 코발트(Co)와 같은 내화성 금속(34)을 증착한다.

도 2d를 참조하면, 상기 내화성 금속의 표면을 열처리하여 티타늄실리사이드(Tisi₂) 또는 코발트실리사이드(CoSi₂)와 같은 내화성 금속 실리사이드(34a)를 형성한 후, 미반응된 티타늄 또는 코발트를 제거하면 게이트전극과 소오스/ 드레인 상부에만 실리사이드가 형성된다. 도시된 바와 같이 트렌치 에지부위에 형성된 스페이서(30b)에 의해 실리사이드의 과다성장을 억제할 수 있다. 따라서, 트렌치 에지 부위에서의 접합 누설전류를 방지할 수 있다.

상술한 본 발명에 의한 반도체장치의 제조방법에 따르면, 트렌치 소자분리막의 표면을 식각하여 리세스하여 드러난 트렌치의 내벽에 얇은 스페이서를 형성한 후 샐리사이드 공정을 진행함으로써, 트렌치 에지부위에서의 실리사이드의 과도성장을 억제하여 접합 누설전류를 방지할 수 있다.

Claims

반도체기판의 비활성영역에 트렌치에 매립된 소자분리막을 형성하는 단계; 상기 소자분리막의 표면을 식각하여 리세스(recess)시키는 단계; 상기 반도체기판의 활성영역에 게이트전극을 형성하는 단계; 결과물 상에 절연물질을 증착한 후 이방성식각하여 상기 게이트전극의 측벽 및 상기 소자분리막이 리세스된 부위의 트렌치의 내벽에 스페이서를 형성하는 단계; 상기 게이트전극 양측의 반도체기판에 소오스/ 드레인을 형성하는 단계; 결과물 상에 내화성금속을 증착하는 단계; 상기 내화성금속의 표면을 열처리하여 실리사이드를 형성하는 단계 및 미반응된 내화성금속을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임