KR100734670B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 소오스/드레인을 패터닝할 때 오정렬에 기인하는 반대 타입 도우즈의 오버랩 발생과 소오스/드레인에 연결되는 콘택을 형성할 때 오정렬에 기인하는 콘택 스파이크의 발생을 차단할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 게이트 전극을 형성한 후에 이온 주입 공정을 통해 소오스/드레인을 형성하고, 층간 절연막을 선택적으로 제거하여 콘택을 형성하는 종래 방식과는 달리, 섀로우 트랜치 분리막을 형성하기 전에 섀로우 트랜치 분리막의 영역 폭을 정의하는 패턴의 장벽층을 형성하고, 이후에 섀로우 트랜치 분리막, 게이트 전극 및 소오스/드레인 영역으로 된 트랜지스터와 콘택을 순차 형성하며, 장벽층이 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에서 서로간을 물리적으로 이격시키도록 구성함으로써, 소오스/드레인 영역의 패터닝 오정렬에 기인하는 반대 타입 도우즈의 도핑을 확실하게 차단하고, 콘택 패터닝 오정렬에 기인하는 콘택 스파이크의 발생을 효과적으로 방지함으로써, 반도체 소자의 제품 신뢰도를 더욱 증진시킬 수 있는 것이다.
섀로우 트랜치 분리막, 콘택 오정렬, 콘택 스파이크
Description
도 1은 섀로우 트랜치 분리막을 갖는 종래 반도체 소자의 단면 구조도,
도 2는 종래 방법에 따라 소오스/드레인을 패터닝할 때 오정렬에 의해 도우즈가 오버랩된 실험 결과를 촬상한 사진,
도 3은 종래 방법에 따라 콘택을 패터닝할 때 오정렬에 의해 콘택 스파이크가 발생한 실험 결과를 촬상한 사진,
도 4는 본 발명의 바람직한 실시 예에 따른 섀로우 트랜치 분리막을 갖는 반도체 소자의 단면 구조도,
도 5a 내지 5f는 본 발명의 바람직한 실시 예에 따른 섀로우 트랜치 분리막을 갖는 반도체 소자를 제조하는 주요 과정을 순차적으로 도시한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
402 : 반도체 기판 408 : 장벽층
412 : 섀로우 트랜치 분리막 414 : 게이트 전극
418 : 소오스/드레인 영역 420 : 살리사이드
422 : 층간 절연막 424 : 콘택
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 섀로우 트랜치 분리막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자에는 트랜지스터, 커패시터 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 제한된 면적 내에 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는 데, 이러한 셀들은 서로 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 셀들 간의 전기적인 분리를 위한 방편으로써는 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(Local Oxidation of Silicon : LOCOS) 방법과 트랜치를 식각하여 절연물질로 매립하는 트랜치 분리(trench isolation) 방법이 잘 알려져 있다. 여기에서, 트랜치 분리 방법은 셀(또는 단위 소자)간의 간격이 더욱 미세해지는 고집적 반도체 소자에 보다 적합한 방법이다.
도 1은 섀로우 트랜치 분리막을 갖는 종래 반도체 소자의 단면 구조도이다.
도 1을 참조하면, 종래의 반도체 소자는 반도체 기판(102) 내의 소정 위치에 단위 소자간 분리를 위한 섀로우 트랜치 분리막(104)이 형성되고, 이웃하는 섀로우 트랜지 분리막(104) 사이에 게이트 전극(106)과 소오스/드레인 영역(108)으로 된 트랜지스터가 형성되며, 게이트 전극(106)과 소오스/드레인 영역(108)의 상부에 실리사이드(110)가 형성된다.
또한, 종래의 반도체 소자는 섀로우 트랜치 분리막(104)과 트랜지스터의 상 부에 후막의 층간 절연막(112)이 형성되고, 소오스/드레인 영역(108)과 물리적(전기적)으로 연결되는 콘택(114)이 층간 절연막(112)의 내부를 관통하는 형태로 형성되며, 콘택(114)의 상부에는 임의의 패턴으로 된 금속 배선(116)이 형성되는 구조를 갖는다.
따라서, 상술한 바와 같은 구조를 갖는 종래 반도체 소자는 반도체 기판(102)에 섀로우 트랜지 분리막(104)을 형성하고, 게이트 전극(106)과 소오스/드레인 영역(108)을 순차 형성하며, 층간 절연막(112)과 콘택(114) 및 금속 배선(116)을 순차 형성하는 일련의 과정들을 통해 제조된다.
한편, 종래의 반도체 소자는 게이트 전극(106)을 형성한 후에 이온 주입 공정을 통해 소오스/드레인 영역(108)을 형성할 때 오정렬(miss alignment)에 기인하여, 일 예로서 도 2에 도시된 바와 같이, 반대 타입의 도우즈 도핑(도 1의 B)이 발생하는 문제가 발생할 수 있으며, 이러한 문제는 결국 누설 전류의 발생의 야기시킴으로써 반도체 소자의 신뢰도를 저하시키는 요인으로 작용하고 있다.
즉, 도 2는 종래 방법에 따라 소오스/드레인 영역을 패터닝할 때 오정렬에 의해 도우즈가 오버랩된 실험 결과를 촬상한 사진으로서, 본 발명의 발명자는 이러한 실험 결과를 통해 이온 주입 공정을 통해 소오스/드레인 영역을 형성할 때, 오정렬이 발생하는 경우 반대 타입의 도우즈가 도핑될 수 있음을 분명하게 알 수 있었다.
또한, 종래의 반도체 소자는 섀로우 트랜치 분리막(104)과 트랜지스터를 형성한 후 후막의 층간 절연막(112)을 형성하고, 층간 절연막(112)의 일부를 선택적 으로 제거하여 콘택(114)을 형성하는데, 이때 콘택 형성 과정에서 오정렬이 발생할 경우, 일 예로서 도 3에 도시된 바와 같이, 콘택 스파이크(spike)(A)가 발생하는 문제가 있으며, 이러한 콘택 스파이크는 결국 반도체 소자의 특성을 열화시키는 요인으로 작용하게 된다.
도 3은 종래 방법에 따라 콘택을 패터닝할 때 오정렬에 의해 콘택 스파이크가 발생한 실험 결과를 촬상한 사진으로서, 본 발명의 발명자는 이러한 실험 결과를 통해 콘택을 패터닝할 때, 오정렬이 발생하는 경우 소자의 특성 열화를 야기시키는 콘택 스파이크가 발생할 수 있음을 분명하게 알 수 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 소오스/드레인을 패터닝할 때 오정렬에 기인하는 반대 타입 도우즈의 오버랩 발생을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소오스/드레인에 연결되는 콘택을 형성할 때 오정렬에 기인하는 콘택 스파이크의 발생을 차단할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
삭제
상기 목적을 달성하기 위하여 본 발명은, 섀로우 트랜치 분리막과 게이트 전극 및 소오스/드레인 영역으로 된 트랜지스터를 포함하는 반도체 소자를 제조하는 방법으로서, 반도체 기판상에 패드 질화막을 형성하는 과정과, 상기 패드 질화막의 일부를 선택 제거하여 상기 섀로우 트랜치 분리막의 영역 폭을 정의하는 장벽층 영역을 형성하는 과정과, 상기 노출된 장벽층 영역에 장벽층 물질을 매립하여 상기 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에서 서로간을 물리적으로 이격시키는 장벽층을 형성하는 과정과, 상기 섀로우 트랜치 분리막의 영역 폭의 상부만을 노출시키는 섀로우 트랜치용 마스크 패턴을 형성하는 과정과, 상기 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 통해 상기 영역 폭의 하부에 있는 상기 반도체 기판의 일부를 선택 제거함으로써 상기 섀로우 트랜치 분리막을 형성하는 과정과, 이웃하는 섀로우 트랜치 분리막 사이의 위치에 게이트 전극과 소오스/드레인 영역으로 된 트랜지스터를 형성하는 과정과, 상기 소오스/드레인 영역에 연결되는 콘택을 형성하는 과정을 포함하는 반도체 소자의 제조 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술은, 게이트 전극을 형성한 후에 이온 주입 공정을 통해 소오스/드레인을 형성하고, 층간 절연막을 선택적으로 제거하여 콘택을 형성하는 전술한 종래 방식과는 달리, 섀로우 트랜치 분리막을 형성하기 전에 섀로우 트랜치 분리막의 영역 폭을 정의하는 패턴의 장벽층을 형성하고, 이후에 섀로우 트랜치 분리막, 게이트 전극 및 소오스/드레인 영역으로 된 트랜지스터와 콘택을 순차 형성 하며, 장벽층이 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에서 서로간을 물리적으로 이격시키도록 구성함으로써, 소오스/드레인 영역의 패터닝 오정렬에 기인하는 반대 타입 도우즈의 도핑을 차단하고, 콘택 패터닝 오정렬에 기인하는 콘택 스파이크의 발생을 방지한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 4는 본 발명의 바람직한 실시 예에 따른 섀로우 트랜치 분리막을 갖는 반도체 소자의 단면 구조도이다.
도 4를 참조하면, 본 발명의 반도체 소자는 반도체 기판(402) 내의 소정 위치에 단위 소자간 분리를 위한 섀로우 트랜치 분리막(412)이 형성되고, 이웃하는 섀로우 트랜지 분리막(412) 사이에 게이트 전극(414)과 소오스/드레인 영역(418)으로 된 트랜지스터가 형성되며, 게이트 전극(414)과 소오스/드레인 영역(418)의 상부에 실리사이드(420)가 형성된다.
또한, 본 발명의 반도체 소자는 섀로우 트랜치 분리막(412)과 트랜지스터의 상부에 후막의 층간 절연막(422)이 형성되고, 소오스/드레인 영역(418)과 물리적(전기적)으로 연결되는 콘택(424)이 층간 절연막(422)의 내부를 관통하는 형태로 형성되며, 콘택(424)의 상부에는 임의의 패턴으로 된 금속 배선(426)이 형성되는 구조를 갖는다.
한편, 본 발명의 반도체 소자는 섀로우 트랜치 분리막(412)과 소오스/드레인 영역(418)이 대면하는 위치의 경계 부분에 소정의 크기를 갖는 장벽층(408)이 형성되는 구조를 갖는데, 이러한 장벽층(408)은 섀로우 트랜치 분리막(412)을 형성하기 전에 섀로우 트랜치 분리막(412)의 영역 폭을 정의하는 패턴 형태로 형성되며, 바람직하게는 옥시데이션 공정을 통해 형성된다.
따라서, 본 발명의 반도체 소자는 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에서 서로간을 물리적으로 이격시키는 소정 크기의 장벽층을 형성해 두기 때문에 소오스/드레인 영역을 형성(패터닝)할 때 어느 정도의 오정렬(miss alignment)이 설혹 발생하더라도 장벽층을 통해 반대 타입의 도우즈가 도핑되는 것을 효과적으로 차단할 수 있으며, 이를 통해 신뢰도가 높은 반도체 소자를 실현할 수 있다.
또한, 본 발명의 반도체 소자는 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에 장벽층을 형성해 두었기 때문에 콘택 형성 과정에서 어느 정도의 오정렬이 설혹 발생하더라도, 일 예로서 도 3에 도시된 바와 같이, 콘택 스파이크(spike)(A)가 발생하는 것을 효과적으로 차단할 수 있으며, 이를 통해 고신뢰도의 반도체 소자를 실현할 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본 발명의 반도체 소자를 일련하는 공정들을 통해 제조하는 과정에 대하여 설명한다.
도 5a 내지 5f는 본 발명의 바람직한 실시 예에 따른 섀로우 트랜치 분리막을 갖는 반도체 소자를 제조하는 주요 과정을 순차적으로 도시한 공정 순서도이다.
도 5a를 참조하면, 소자간 분리를 위한 트랜치를 형성하고자하는 반도체 기판(402)상에 예컨대 CVD 등의 방법을 통해 수천 Å(예컨대, 1500Å 내지 2500Å) 정도의 두께 범위를 갖는 패드 질화막(404)을 형성한다.
다시, 포토 리소그라피 공정을 수행하여 임의의 패턴, 즉 후술하는 공정을 통해 형성될 섀로우 트랜치 분리막의 영역 폭을 정의하는 패턴을 마스크 패턴(406)을 패드 질화막(406) 상에 형성하며, 마스크 패턴(406)을 식각 장벽층으로 하는 식각 공정을 수행함으로써, 후속하는 공정을 통해 형성될 섀로우 트랜치 분리막의 영역 폭을 정의하는 장벽층 영역(즉, 반도체 기판(402)의 상부 일부를 선택적으로 노출시키는 장벽층 영역)을 형성한다.
이어서, 옥시데이션 공정을 실시함으로서, 장벽층 영역에 장벽층(408)을 형성(장벽층 물질 매립)한 후 잔류하는 마스크 패턴(406)을 제거하고, 다시 포토 리소그라피 공정을 수행함으로써, 일 예로서 도 5b에 도시된 바와 같이, 임의의 패턴, 즉 섀로우 트랜치 분리막을 형성하고자 하는 영역에 있는 패드 질화막(404)의 상부만을 선택적으로 노출시키는 패턴 구조를 갖는 마스크 패턴(410)(즉, 섀로우 트랜치용 마스크 패턴)을 형성한다.
다음에, 마스크 패턴(410)을 식각 장벽층으로 하는 건식 식각 공정을 수행하여 패드 질화막(404)과 반도체 기판(402)의 일부를 선택적으로 제거하여 트랜치를 형성한 후 후속하는 갭필 공정을 실시함으로써, 일 예로서 도 5c에 도시된 바와 같이, 반도체 기판(402)에 섀로우 트랜치 분리막(412)을 완성한다. 여기에서, 반도체 기판(402)에 섀로우 트랜치 분리막(412)을 형성하는 일련의 과정들은, 이미 이 기술분야에 널리 알려진 공지이므로, 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.
도 5d를 참조하면, 이웃하는 섀로우 트랜치 분리막(412) 사이의 목표 위치에 임의의 패턴으로 된 측벽 스페이서를 갖는 게이트 전극(414)을 형성한다. 여기에 서, 게이트 전극을 형성하는 일련의 과정들 또한, 이미 이 기술분야에 널리 알려진 공지이므로, 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.
또한, 본 발명에서는 반도체 기판(402) 상에 게이트 전극(414)을 형성한 후에 옥시데이션(열처리) 공정을 실시하는데, 이러한 열처리 공정에 의해 장벽층(408)이 섀로우 트랜치 분리막(412)의 하부 측으로 확산된다. 여기에서, 열처리 공정을 통해 장벽층(408)을 섀로우 트랜치 분리막(412)의 하부 측으로 확산시키는 것은 후속하는 공정을 통해 반도체 기판(402)의 소정 영역에 형성되어질 소오스/드레인 영역과 섀로우 트랜치 분리막(412)이 물리적으로 확실하게 이격되도록 하기 위해서이다.
이어서, 포토 리소그라피 공정을 수행함으로서, 일 예로서 도 5e에 도시된 바와 같이, 임의의 패턴, 즉 게이트 전극(414)과 후술하는 공정을 통해 형성될 소오스/드레인 영역만을 선택적으로 노출시키는 패턴 구조를 갖는 마스크 패턴(416)을 반도체 기판(402)의 전면에 형성한다.
다음에, 마스크 패턴(416)과 게이트 전극(414)을 주입 차단층으로 하는 N+ 타입 또는 P+ 타입의 이온 주입 공정을 실시함으로써, 반도체 기판(402) 내에 소오스/드레인 영역(418)을 형성하며, 이를 통해 게이트 전극(414)과 소오스/드레인 영역(418)으로 된 트랜지스터를 완성한다.
이때, 마스크 패턴(416)과 게이트 전극(414)을 주입 차단층으로 하는 이온 주입 공정을 실시할 때, 마스크 패턴(416)에서 오정렬이 발생하는 경우 반대 타입의 도우즈가 도핑될 수도 있는데, 본 발명에서는 섀로우 트랜치 분리막(412)과 소 오스/드레인 영역(418)이 대면하는 경계 위치에 서로간을 물리적으로 이격시키는 장벽층(408)을 형성해 미리 두었기 때문에 이온 주입 공정을 통해 소오스/드레인 영역(418)을 형성할 때 어느 정도의 오정렬이 설혹 발생하더라도 장벽층(408)을 통해 반대 타입의 도우즈가 도핑되는 것을 확실하게 차단할 수 있으며, 이를 통해 신뢰도가 높은 반도체 소자의 제조를 실현할 수 있다.
다음에, 섀로우 트랜치 분리막(412)과 트랜지스터가 형성된 반도체 기판(402)의 소정 위치에 선택적으로 실리사이드를 형성, 즉 게이트 전극(414)의 상부와 소오스/드레인 영역(418)의 상부에만 선택적으로 실리사이드(420)를 형성하고, 이어서 APCVD 등과 같은 증착 공정을 수행하여 반도체 기판(402)의 전면에 트랜지스터를 완전히 매립하는 형태로 후막(예컨대, 수천 Å)의 층간 절연막(422)을 형성한다. 여기에서, 선택적인 실리사이드(420)와 층간 절연막(422)을 형성하는 일련의 과정들은, 이미 이 기술분야에 널리 알려진 공지이므로, 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.
이어서, 도시 생략된 임의의 패턴으로 된 마스크 패턴을 이용하는 선택적인 식각 공정을 실시하여 층간 절연막(422)의 일부를 선택 제거함으로써 콘택홀, 즉 소오스/드레인 영역(418)의 상부를 노출시키는 콘택홀을 형성하고, 이와같이 형성된 콘택홀에 전도성 물질을 매립하는 갭필 공정을 실시함으로써, 일 예로서 도 5f에 도시된 바와 같이, 소오스/드레인 영역(418)에 전기적으로 연결되는 구조는 갖는 콘택(424)을 형성한다.
이때, 콘택(424)의 형성을 위한 콘택홀을 정의(패터닝)할 때, 마스크 패턴의 오정렬이 발생할 수 있고, 이와 같이 마스크 패턴의 오정렬이 발생하는 경우 콘택 하부에서, 일 예로서 도 3에 도시한 바와 같이, 콘택 스파이크가 발생할 수가 있는데, 본 발명에서는 섀로우 트랜치 분리막(412)과 소오스/드레인 영역(418)이 대면하는 경계 위치에 서로간을 물리적으로 이격시키는 장벽층(408)을 형성해 미리 두었기 때문에 콘택홀 형성 과정에서 어느 정도의 오정렬이 설혹 발생하더라도 콘택(424) 하부에서 콘택 스파이크가 발생하는 것을 확실하게 방지할 수 있으며, 이를 통해 신뢰도가 높은 반도체 소자의 제조를 실현할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 게이트 전극을 형성한 후에 이온 주입 공정을 통해 소오스/드레인을 형성하고, 층간 절연막을 선택적으로 제거하여 콘택을 형성하는 전술한 종래 방식과는 달리, 섀로우 트랜치 분리막을 형성하기 전에 섀로우 트랜치 분리막의 영역 폭을 정의하는 패턴의 장벽층을 형성하고, 이후에 섀로우 트랜치 분리막, 게이트 전극 및 소오스/드레인 영역으로 된 트랜지스터와 콘택을 순차 형성하며, 장벽층이 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에서 서로간을 물리적으로 이격시키도록 구성함으로써, 소오스/드레인 영역의 패터닝 오정렬에 기인하는 반대 타입 도우즈의 도핑을 확실하게 차단 하고, 콘택 패터닝 오정렬에 기인하는 콘택 스파이크의 발생을 효과적으로 방지함으로써, 반도체 소자의 제품 신뢰도를 더욱 증진시킬 수 있다.
Claims (6)
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- 섀로우 트랜치 분리막과 게이트 전극 및 소오스/드레인 영역으로 된 트랜지스터를 포함하는 반도체 소자를 제조하는 방법으로서,반도체 기판상에 패드 질화막을 형성하는 과정과,상기 패드 질화막의 일부를 선택 제거하여 상기 섀로우 트랜치 분리막의 영역 폭을 정의하는 장벽층 영역을 형성하는 과정과,상기 노출된 장벽층 영역에 장벽층 물질을 매립하여 상기 섀로우 트랜치 분리막과 소오스/드레인 영역이 대면하는 경계 위치에서 서로간을 물리적으로 이격시키는 장벽층을 형성하는 과정과,상기 섀로우 트랜치 분리막의 영역 폭의 상부만을 노출시키는 섀로우 트랜치용 마스크 패턴을 형성하는 과정과,상기 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 통해 상기 영역 폭의 하부에 있는 상기 반도체 기판의 일부를 선택 제거함으로써 상기 섀로우 트랜치 분리막을 형성하는 과정과,이웃하는 섀로우 트랜치 분리막 사이의 위치에 게이트 전극과 소오스/드레인 영역으로 된 트랜지스터를 형성하는 과정과,상기 소오스/드레인 영역에 연결되는 콘택을 형성하는 과정을 포함하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 장벽층은, 옥시데이션 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 방법은, 상기 게이트 전극을 형성한 후에 상기 장벽층을 확산시키기 위한 옥시데이션 공정을 실시하는 과정을 더 포함하는 것을 특징으로 하는 반도체 소 자의 제조 방법.
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