KR20100076752A - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 고종횡비를 갖는 콘택홀을 안정적으로 형성할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 도전층이 형성된 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 복수의 도전패턴을 형성하는 단계; 상기 제1절연막 상에 상기 도전패턴을 덮는 제2절연막을 형성하는 단계; 상기 도전패턴 사이의 상기 제1 및 제2절연막을 관통하여 상기 도전층과 접하는 복수의 제1콘택플러그를 형성하는 단계; 상기 제2절연막을 리세스하여 상기 제1콘택플러그의 일부를 상기 제2절연막 위로 돌출시키는 단계; 돌출된 상기 제1콘택플러그 측벽에 식각방지막을 형성하는 단계; 상기 제2절연막 상에 제3절연막을 형성하는 단계 및 상기 제3절연막을 관통하여 상기 제1콘택플러그와 접하는 제2콘택플러그를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 식각방지막을 형성함으로써, 오정렬이 발생하더라도 도전패턴과 제2콘택플러그 사이에 쇼트가 발생하는 것을 방지할 수 있는 효과가 있다.
콘택플러그, 콘택홀, 쇼트, 종횡비

Description

반도체 장치 제조방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 고종횡비(high aspect ratio)를 갖는 콘택홀(contact hole)를 구비하는 반도체 장치 제조방법에 관한 것이다.
최근에는 반도체 장치의 디자인 룰(Desion Rule)이 작아짐에 따라 콘택홀(contact hole)의 선폭(Critical Dimension, CD)은 점점 더 작아지고, 깊이는 점점 더 깊어지고 있다. 이에 따라, 주변(peri)영역의 금속배선용 콘택홀(예컨대, M1C)과 같이 고종횡비(high aspect ratio)를 갖는 콘택홀을 안정적으로 형성하는 것이 매우 어렵다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치를 도시한 단면도이다. 여기서는 주변영역의 금속배선용 콘택홀을 예시하여 도시하였다.
도 1a를 참조하여 종래기술에 따른 콘택홀 형성공정을 살펴보면, 도전층(12)이 형성된 기판(11) 상에 제1절연막(13)을 형성한 후, 제1절연막(13) 상에 비트라 인패턴(16)을 형성한다. 여기서, 도전층(12)은 게이트전극, 접합영역일 수 있으며, 비트라인패턴(16)은 비트라인(14)과 비트라인하드마스크막(15)이 적층된 적층구조물이다.
다음으로, 제1절연막(13) 상에 비트라인패턴(16)을 덮는 제2절연막(17) 및 제3절연막(18)을 순차적으로 형성한 후, 제3절연막(18) 상에 포토리소그파리(photo lithography) 공정을 통해 하드마스크패턴(미도시)을 형성한다.
다음으로, 하드마스크패턴을 식각장벽(etch barrier)으로 제1, 제2 및 제3절연막(13, 17, 18)을 식각하여 콘택홀(19)을 형성한 후, 콘택홀(19)에 도전물질을 매립하여 콘택플러그(20)를 형성한다.
하지만, 종래기술은 제1, 제2 및 제3절연막(13, 17, 18)을 한번에 식각하여 콘택홀(19)을 형성하기 때문에 식각마진 부족으로 인해 도면부호 'B'와 같이 콘택낫오픈(contact not open)이 발생하는 문제점이 있다. 또한, 반도체 장치의 집적도가 증가함에 따라 포토리소그라피 공정마진이 감소하여 오정렬(misalign)이 발생할 경우, 도면부호 'A'와 같이 콘택홀(19)에 인접한 비트라인(17)과 콘택플러그(20) 사이에 쇼트(short)가 발생하는 문제점이 있다.
상술한 문제점을 해결하기 위하여 도 1b에 도시된 바와 같이, 콘택홀(19)을 2회에 걸쳐 형성하는 방법이 제안되었다. 즉, 제1 및 제2절연막(13, 17)을 관통하는 제1콘택플러그(20A)를 형성한 후에 제2절연막(17) 상에 제3절연막(18)을 형성한 다음, 제3절연막(18)을 관통하여 제1콘택플러그(20A)와 접하는 제2콘택플러그(20B)를 형성하는 방법이 제안되었다.
하지만, 상술한 방법은 제2콘택플러그(20B)를 위한 제2콘택홀(19B) 형성공정시 오버레이(overlay) 마진부족으로 인해 제2절연막(17) 및 비트라인하드마스크막(15)이 손실되면서 도면부호 'C'와 같이 비트라인(15)과 제2콘택플러그(20B) 사이에 쇼트가 발생하는 문제점이 있다.
이를 해결하기 위하여 도 1c에 도시된 바와 같이, 콘택홀(19)을 2회에 걸쳐 형성하되, 제1콘택플러그(20A)를 와인글라스 형태로 형성하여 제1 및 제2콘택플러그(20A, 20B) 사이의 오버레이 마진을 향상시키는 방법이 제안되었다.
하지만, 상술한 방법은 제1콘택플러그(20A)를 와인글라스 형태로 형성하기 위한 공정과정이 복잡하여 반도체 장치의 생산성이 저하되는 문제점이 있다. 또한, 반도체 장치의 집적도가 증가함에 따라 도면부호 'D'와 같이 인접한 제1콘택플러그(20A) 사이에 쇼트가 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고종횡비를 갖는 콘택홀을 안정적으로 형성할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 도전층이 형성된 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 복수의 도전패턴을 형성하는 단계; 상기 제1절연막 상에 상기 도전패턴을 덮는 제2절연막을 형성하는 단계; 상기 도전패턴 사이의 상기 제1 및 제2절연막을 관통하여 상기 도전층과 접하는 복수의 제1콘택플러그를 형성하는 단계; 상기 제2절연막을 리세스하여 상기 제1콘택플러그의 일부를 상기 제2절연막 위로 돌출시키는 단계; 돌출된 상기 제1콘택플러그 측벽에 식각방지막을 형성하는 단계; 상기 제2절연막 상에 제3절연막을 형성하는 단계 및 상기 제3절연막을 관통하여 상기 제1콘택플러그와 접하는 제2콘택플러그를 형성하는 단계를 포함한다.
상기 식각방지막을 형성하는 단계는, 돌출된 상기 제1콘택플러그를 포함하는 구조물 전면에 식각방지막용 절연막을 형성하는 단계 및 전면식각공정을 실시하여 상기 식각방지막용 절연막을 돌출된 상기 제1콘택플러그 측벽에 잔류시키는 단계를 포함할 수 있다.
또한, 상기 식각방지막은 상기 제2절연막 상에서 돌출된 상기 제1콘택플러그 사이를 매립하도록 형성할 수 있다. 구체적으로, 상기 식각방지막을 형성하는 단계는, 돌출된 상기 제1콘택플러그를 포함하는 구조물 전면에 식각방지막용 절연막을 형성하는 단계 및 상기 제1콘택플러그의 상부면이 노출되는 조건으로 평탄화공정을 실시하는 단계를 포함할 수 있다. 이때, 상기 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
상기 제2절연막을 리세스하는 단계는, 상기 도전패턴의 상부면을 노출시키는 조건으로 실시할 수 있다.
상기 제1, 제2 및 제3절연막은 동일 물질로 형성할 수 있으며, 상기 제1, 제2 및 제3절연막은 산화막을 포함할 수 있다. 그리고, 상기 식각방지막은 질화막을 포함할 수 있다.
상기 도전패턴은 비트라인패턴을 포함할 수 있고, 상기 도전층은 게이트전극, 접합영역을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 고종횡비를 갖는 콘택홀을 2회에 걸쳐 형성함으로써, 콘택홀과 인접한 도전패턴 사이에 쇼트가 발생하는 것을 방지할 수 있는 효과가 있다. 또한, 콘택홀 형성공정시 콘택낫오픈이 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 식각방지막을 형성함으로써, 제2콘택홀 형성공정시 오버레 이 마진부족으로 인해 오정렬이 발생하더라도 도전패턴과 제2콘택플러그 사이에 쇼트가 발생하는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 주변(peri)영역의 금속배선용 콘택홀(예컨대, M1C)과 같이 고종횡비(high aspect ratio)를 갖는 콘택홀을 안정적으로 형성할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해 본 발명은 콘택홀(또는 콘택플러그)을 2회에 걸쳐 형성하되, 제1콘택홀에 매립되는 제1콘택플러그의 일부를 절연막 위로 돌출시킨 후, 돌출된 제1콘택플러그 측벽에 식각방지막을 형성하는 것을 기술적 원리로 한다.
도 2a 내지 도 2c는 본 발명이 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다. 여기서는, 주변영역의 금속배선용 콘택홀(예컨대, M1C) 형성과정을 예시하여 설명한다.
도 2a에 도시된 바와 같이, 도전층(42)의 형성된 기판(41) 상에 제1절연막(43)을 형성한다. 이때, 도전층(42)은 게이트전극, 접합영역(예컨대, 소스 및 드레인영역)등을 포함할 수 있다.
제1절연막(43)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 이들 중 산화막으로 형성하는 것이 바람직하다.
다음으로, 제1절연막(43) 상에 복수의 도전패턴(46)을 형성한다. 이때, 도전패턴(46)은 도전막(44)과 하드마스크막(45)이 순차적으로 적층된 적층막으로 형성할 수 있다. 여기서, 도전패턴(46)은 비트라인패턴(Bit Line pattern)일 수 있다.
다음으로, 제1절연막(43) 상에 도전패턴(46)을 덮는 제2절연막(47)을 형성한다. 이때, 제2절연막(47)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 공정단순화를 위해 제1절연막(43)과 동일한 물질로 형성하는 것이 바람직히다. 따라서, 제2절연막(47)은 산화막으로 형성하는 것이 바람직하다.
다음으로, 제2절연막(47) 상에 포토리소그라피 공정을 통해 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 제1 및 제2절연막(43, 47)을 식각하여 도전층(42)의 상부면을 노출시키는 제1콘택홀(48)을 형성한다.
여기서, 본 발명은 제1 및 제2절연막(43, 47)을 식각하여 제1콘택홀(48)을 형성함으로써, 콘택홀 형성공정시 콘택낫오픈이 발생하는 것을 방지함과 동시에 콘택홀에 인접한 도전패턴(46)이 노출되는 것을 방지할 수 있다.
다음으로, 제1콘택홀(48)에 도전물질을 매립하여 도전패턴(46) 사이의 제1 및 제2절연막(43, 47)을 관통하여 도전층(42)과 접하는 제1콘택플러그(49)를 형성 한다. 이때, 제1콘택플러그(49)는 실리콘막 또는 금속성막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있고, 금속성막으로는 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN), 텅스텐실리사이드(WSi) 등을 사용할 수 있다.
다음으로, 제2절연막(47)을 리세스(recess)하여 제1콘택플러그(49)의 일부를 제2절연막(47) 위로 돌출시킨다. 이때, 리세스공정은 전면식각법 예컨대, 에치백공정(etchback)을 사용하여 실시할 수 있으며, 도전패턴(46)의 하드마스크막(45) 상부면이 노출되는 조건으로 실시할 수 있다.
이하, 리세스된 제2절연막(47)의 도면부호를 '47A'로 변경하여 표기한다.
도 2b에 도시된 바와 같이, 돌출된 제1콘택플러그(49) 측벽에 식각방지막(50)을 형성한다. 이때, 식각방지막(50)은 후속 제2콘택홀 형성공정시 오정렬(misalign) 또는 오버레이(overlay) 마진부족으로 인해 도전패턴(46)의 도전막(44)이 노출되는 것을 방지하는 역할을 수행한다.
식각방지막(50)은 제1 및 제2절연막(43, 47)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 식각방지막(50)은 질화막으로 형성할 수 있으며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
여기서, 식각방지막(50)은 도면에 도시된 바와 같이, 돌출된 제1콘택플러그(49) 측벽에 스페이서 형태로 형성하거나, 또는 제2절연막(47A) 상에 돌출된 제1콘택플러그(49) 사이를 매립하도록 형성할 수 있다. 전자의 경우, 식각방지막용 절 연막을 구조물 전면에 증착한 후에 전면식각공정 예컨대, 에치백공정을 실시하여 식각방지막(50)을 형성할 수 있다. 후자의 경우, 식각방지막용 절연막을 구조물 전면에 증착한 후에 제1콘택플러그(49)의 상부면이 노출되는 조건으로 평탄화공정을 실시하여 식각방지막(50)을 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 2c에 도시된 바와 같이, 제2절연막(47A) 상에 제3절연막(51)을 형성한다. 제3절연막(51)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 이때, 제3절연막(51)은 식각방지막(50)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 제3절연막(51)은 산화막으로 형성하는 것이 바람직하다. 이로써, 제1, 제2 및 제3절연막(43, 47, 51)은 서로 동일한 물질로 형성할 수 있다.
다음으로, 제3절연막(51) 상에 포토리소그라피 공정을 통해 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽으로 제3절연막(51)을 식각하여 제1콘택플러그(49)의 상부면을 노출시키는 제2콘택홀(52)을 형성한다.
여기서, 도면부호 'E'와 같이 제2콘택홀(52)을 형성공정시 오정렬이 발생하더라도 식각방지막(50)에 의해 도전패턴(46)의 도전막(44)이 노출되는 것을 방지할 수 있다.
다음으로, 제2콘택홀(52)에 도전물질을 매립하여 제2콘택플러그(53)를 형성한다.
이와 같이, 본 발명은 고종횡비를 갖는 콘택홀을 2회에 걸쳐 형성함으로써, 콘택홀과 인접한 도전패턴(46) 사이에 쇼트가 발생하는 것을 방지할 수 있다. 또한, 콘택홀 형성공정시 콘택낫오픈이 발생하는 것을 방지할 수 있다.
또한, 본 발명은 식각방지막(50)을 형성함으로써, 제2콘택홀(52) 형성공정시 오버레이 마진부족으로 인해 오정렬이 발생하더라도 도전패턴(46)과 제2콘택플러그(53) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
41 : 기판 42 : 도전층
43 : 제1절연막 44 : 도전막
45 : 하드마스크막 46 : 도전패턴
47, 47A : 제2절연막 48 : 제1콘택홀
49 : 제1콘택플러그 50 : 식각방지막
51 : 제3절연막 52 : 제2콘택홀
53 : 제2콘택플러그

Claims (11)

  1. 도전층이 형성된 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 복수의 도전패턴을 형성하는 단계;
    상기 제1절연막 상에 상기 도전패턴을 덮는 제2절연막을 형성하는 단계;
    상기 도전패턴 사이의 상기 제1 및 제2절연막을 관통하여 상기 도전층과 접하는 복수의 제1콘택플러그를 형성하는 단계;
    상기 제2절연막을 리세스하여 상기 제1콘택플러그의 일부를 상기 제2절연막 위로 돌출시키는 단계;
    돌출된 상기 제1콘택플러그 측벽에 식각방지막을 형성하는 단계;
    상기 제2절연막 상에 제3절연막을 형성하는 단계; 및
    상기 제3절연막을 관통하여 상기 제1콘택플러그와 접하는 제2콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 식각방지막을 형성하는 단계는,
    돌출된 상기 제1콘택플러그를 포함하는 구조물 전면에 식각방지막용 절연막을 형성하는 단계; 및
    전면식각공정을 실시하여 상기 식각방지막용 절연막을 돌출된 상기 제1콘택플러그 측벽에 잔류시키는 단계
    를 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 식각방지막은 상기 제2절연막 상에서 돌출된 상기 제1콘택플러그 사이를 매립하도록 형성하는 반도체 장치 제조방법.
  4. 제3항에 있어서,
    상기 식각방지막을 형성하는 단계는,
    돌출된 상기 제1콘택플러그를 포함하는 구조물 전면에 식각방지막용 절연막을 형성하는 단계; 및
    상기 제1콘택플러그의 상부면이 노출되는 조건으로 평탄화공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    상기 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시하는 반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 제2절연막을 리세스하는 단계는,
    상기 도전패턴의 상부면을 노출시키는 조건으로 실시하는 반도체 장치 제조방법.
  7. 제1항에 있어서,
    상기 제1, 제2 및 제3절연막은 동일 물질로 형성하는 반도체 장치 제조방법.
  8. 제1항 또는 제7항에 있어서,
    상기 제1, 제2 및 제3절연막은 산화막을 포함하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 식각방지막은 질화막을 포함하는 반도체 장치 제조방법.
  10. 제1항에 있어서,
    상기 도전패턴은 비트라인패턴을 포함하는 반도체 장치 제조방법.
  11. 제1항에 있어서,
    상기 도전층은 게이트전극, 접합영역을 포함하는 반도체 장치 제조방법.
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