KR100744070B1 - 반도체 소자의 제조 방법 - Google Patents

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KR100744070B1 KR1020060025149A KR20060025149A KR100744070B1 KR 100744070 B1 KR100744070 B1 KR 100744070B1 KR 1020060025149 A KR1020060025149 A KR 1020060025149A KR 20060025149 A KR20060025149 A KR 20060025149A KR 100744070 B1 KR100744070 B1 KR 100744070B1
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 금속배선막의 매립불량을 해소하여 콘택저항을 낮추는 반도체 소자의 제조 방법에 관한 것이다. 종래의 콘택플러그 형성시, 콘택플러그 물질인 텅스텐막의 과도식각으로 인해 상기 콘택플러그와 접하기 위해 콘택홀에 일부 매립되는 금속배선막(알루미늄막)의 매립불량에 대한 문제점을 본 발명에서는 상기 콘택홀의 입구를 콘택홀의 내부보다 넓게 형성하여 상기 매립불량에 대한 문제점을 해결하는 반도체 소자의 제조 방법을 제공한다.
알루미늄막, 텅스텐막, 매립불량, 키홀, 콘택플러그

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2는 도 1b의 알루미늄막 매립불량을 보여주는 전자현미경 사진.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
301 : 제1 산화막 302 : 제1 질화막
303 : 제2 산화막 304 : 제2 질화막
306a : 스페이서 307 : 베리어 메탈막
308 : 콘택플러그(텅스텐막) 309 : 금속배선(알루미늄막)
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 금속배선 형성 공정에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가됨에 따라, 도전층간을 연결시키기 위한 콘택홀의 사이즈 역시 집적도와 비례하여 감소된다. 그러나, 현재의 고집적화된 반도체 소자의 금속배선의 재료로는 알루미늄을 포함하는 금속막이 주로 사용되는데, 이러한 알루미늄을 포함하는 금속막은 좁은 공간에 매립특성이 매우 열악하다. 이에따라, 종래에는 콘택홀 또는 비아홀 내에만 공간 매립 특성이 우수한 도전층을 충진시켜서 상하 도전층간을 연결시키는 플러그 방식이 제안되었다. 이러한 플러그로는 도전 특성이 비교적 우수하며, 공간 매립 특성이 우수한 텅스텐막이 주로 이용된다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
우선, 도 1a에 도시된 바와 같이, 소정의 하부층이 형성된 기판 상에 층간절연막(101)을 증착하고, 평탄화한다. 그리고, 상기 층간절연막(101)을 일부 식각하여 콘택홀을 형성하고, 콘택홀이 형성된 기판 상에 베리어 메탈막(104)을 증착한다.
이어서, 베리어 메탈(104)이 증착된 기판에 텅스텐막(105)을 증착하여, 상기 콘택홀을 텅스텐막(105)으로 매립하는데, 이때 텅스텐막(105)이 충분히 매립되지 못해 키홀(103, key hole)이 형성된다.
다음으로, 도 1b에 도시된 바와 같이, 상기 층간절연막(101) 상부에 증착된 텅스텐막(105)을 제거하기 위해 에치백(etch back) 공정을 수행하는데, 이때, 상기 키홀(103)로 인한 과도 식각이 유발되어, 도 1b와 같이 텅스텐막(105)이 다량 소모된다.
이어서, 텅스텐막(105)에 대한 에치백 공정이 이루어진 기판 상에 알루미늄막(106)을 증착하고, 평탄화하여 금속배선을 형성한다.
그런데, 알루미늄막(106) 증착시, 상기 텅스텐막(105)의 다량 소모로 인한 콘택홀의 깊이가 깊어지고, 콘택홀의 기울기도 직각이기 때문에 매립불량(107)이 발생하게 되고, 이는 콘택 저항을 증가시켜 제품 특성을 저하시키는 요인으로 작용한다.
이는 도 2를 참조하면 더욱 명확해 지는 것으로써, 알루미늄막(106)의 매립불량(A)을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 금속배선막의 매립불량을 해소하여 콘택저항을 낮추는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 소정의 공정이 완료된 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막의 일부를 식각하여 제1 콘택홀을 형성하는 단계, 상기 제1 콘택홀의 양측벽에 스페이서를 형성하고, 동시에 나머지 상기 층간절연막을 식각하여 제2 콘택홀을 형성하는 단계, 상기 제1 콘택홀, 상기 스페이서 및 상기 제2 콘택홀에 의해 입구가 넓고 라운드 형태가 된 최종 콘택홀의 내부를 일부 매립하는 텅스텐플러그를 형성하는 단계 및 상기 텅스텐플러그 상에 알루미늄 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
우선, 도 3a에 도시된 바와 같이, 소정의 하부층이 형성된 기판 상에 층간절연막으로써, 제1 산화막(301), 제1 질화막(302), 제2 산화막(303) 및 제2 질화막(304)이 순차적으로 증착한다. 이때, 상기 소정의 하부층은 일반적인 반도체 소자 제조 공정에 따른 트랜지스터, 웰 및 소자분리막 등을 포함한다.
이어서, 상기 층간절연막(101) 상에 제1 콘택홀을 형성하기 위한 포토레지스트(305)를 증착하고, 노광 및 현상 공정을 통해 콘택홀 형성 예정영역 상부의 상기 층간절연막중, 제2 질화막(304)을 노출시킨다. 그리고, 패터닝된 상기 포토레지스트(305)를 식각장벽으로 상기 제2 산화막(303) 및 제2 질화막(304)을 식각하여 제1 콘택홀(310)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 제1 콘택홀(310)이 형성된 기판 상에 스페이서용 질화막(306)을 증착한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 스페이서용 질화막(306)을 에치백(etch back)하여 상기 제1 콘택홀(310)의 양측벽에 스페이서(306a)를 형성하고, 상기 스페이서(306a)의 바닥면 에지에 정렬되도록 상기 제1 질화막(302)과 제1 산화막(301)을 식각하여 제2 콘택홀(311)을 형성한다.
이로써, 제1 콘택홀(310), 스페이서(306a) 및 제2 콘택홀(311)에 의해 입구가 넓고 라운드 형태가 된 최종 콘택홀이 형성된다.
다음으로, 도 3d에 도시된 바와 같이, 제2 콘택홀(311)이 형성된 기판 상에 베리어 메탈막(307)을 증착하고, 상기 제2 콘택홀(311)의 바닥면에 증착된 상기 베리어 메탈막(307)을 제거한다.
이어서, 최종 콘택홀 즉, 상기 제1 콘택홀(310)과 제2 콘택홀(311)에 텅스텐막을 증착하고, 이에 대해 에치백하여 콘택플러그(308)를 형성한다. 이때, 종래와 동일하게 텅스텐막 에치백시 과도 식각이 발생한다.
이어서, 콘택플러그(308)와 접하도록 금속배선으로써 알루미늄막(309)을 증착한다. 이때, 상기 제1 콘택홀(310)의 양측벽에 형성된 상기 스페이서(306a)에 의해 콘택홀(310, 311)의 입구가 내부보다 넓게되어 상기 알루미늄막(309) 증착시 종래와 같은 매립불량이 발생하지 않게 된다.
전술한 바와 같이 종래의 콘택플러그 형성시, 콘택플러그 물질인 텅스텐막의 과도식각으로 인해 상기 콘택플러그와 접하기 위해 콘택홀에 일부 매립되는 금속배선막(알루미늄막)의 매립불량에 대한 문제점을 본 발명에서는 상기 최종 콘택홀의 입구를 콘택홀의 내부보다 넓게 형성하여 상기 매립불량에 대한 문제점을 해결한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 금속배선으로 사용되는 알루미늄막의 매립불량에 대한 문제점을 해결하여 콘택저항을 낮춘다.
따라서, 상기 낮은 콘택저항으로 인해 반도체 소자의 성능을 향상시킬 수 있는 효과를 획득한다.

Claims (7)

  1. 소정의 공정이 완료된 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막의 일부를 식각하여 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀의 양측벽에 스페이서를 형성하고, 동시에 나머지 상기 층간절연막을 식각하여 제2 콘택홀을 형성하는 단계;
    상기 제1 콘택홀, 상기 스페이서 및 상기 제2 콘택홀에 의해 입구가 넓고 라운드 형태가 된 최종 콘택홀의 내부를 일부 매립하는 텅스텐플러그를 형성하는 단계; 및
    상기 텅스텐플러그 상에 알루미늄 금속배선을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 스페이서는,
    상기 제1 콘택홀을 포함한 전면에 스페이서용 물질층을 형성하는 단계; 및
    상기 스페이서용 물질층을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 스페이서용 물질층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 층간절연막은 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막의 순서로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 콘택홀은 상기 제2 질화막과 제2 산화막을 식각하여 형성하고, 상기 스페이서 형성시, 상기 제1 질화막 및 제1 산화막이 동시에 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015589A (ko) * 1993-11-15 1995-06-17 문정환 반도체 장치의 금속배선시 콘택홀 형성방법
KR20000004334A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 금속배선 형성방법

Patent Citations (2)

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