KR100825325B1 - 한정된 결함 특성을 가진 실리콘 반도체 웨이퍼의 제조방법 및 이러한 결함 특성을 가진 실리콘 반도체 웨이퍼 - Google Patents

한정된 결함 특성을 가진 실리콘 반도체 웨이퍼의 제조방법 및 이러한 결함 특성을 가진 실리콘 반도체 웨이퍼 Download PDF

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Abstract

본 발명은, 초크랄스키법을 이용하여 실리콘 단결정을 인상한 다음 처리하여 반도체 웨이퍼를 형성하는 단계를 포함하는 실리콘 반도체 웨이퍼의 제조 방법으로서, 임계 크기보다 큰 크기의 집적된 베이컨시 결함이 상기 단결정에 형성되도록 상기 단결정을 인상하는 동안 인상 속도 V와 성장 프런트에서의 축 방향 온도 구배 G의 비 V/G를 제어하고, 전자 부품과 관련된 상기 반도체 웨이퍼의 영역에 있는 상기 집적된 베이컨시 결함은, 상기 영역에서의 크기가 상기 임계 크기를 초과하지 않도록, 상기 부품의 제조 시 수축되는 것을 특징으로 하는 실리콘 반도체 웨이퍼의 제조 방법에 관한 것이다.
본 발명은 또한, 전자 부품과 관련된 영역에, 집적된 베이컨시 결함을 가진 실리콘 반도체 웨이퍼로서, 상기 집적된 베이컨시 결함은, 적어도 부분적으로 산화물층이 없고 크기가 50 nm 미만인 내면을 가진 실리콘 반도체 웨이퍼에 관한 것이다.
실리콘 반도체 웨이퍼, 베이컨시 결함, 희생적 산화물층, 임계 크기

Description

한정된 결함 특성을 가진 실리콘 반도체 웨이퍼의 제조 방법 및 이러한 결함 특성을 가진 실리콘 반도체 웨이퍼{PROCESS FOR PRODUCING SILICON SEMICONDUCTOR WAFERS WITH DEFINED DEFECT PROPERTIES, AND SILICON SEMICONDUCTOR WAFERS HAVING THESE DEFECT PROPERTIES}
도 1은 희생적 산화 처리가 행해지지 않은 테스트 웨이퍼에 대한 GOI 측정 결과를 나타내는 도면이다.
도 2, 도 3 및 도 4는 사전에 희생 산화 처리되어 표시된 두께를 가진 산화물층이 생성된 테스트 웨이퍼에 대한 동일한 GOI 측정 결과를 나타내는 도면이다.
도 5는 평균 결함 크기가 방사상 위치에 의존하는 양상을 나타내는 그래프이다.
도 6은 결함 크기와 결함 밀도의 관계를 나타내는 그래프이다.
도 7은 방사상 위치와 V/G 비의 관계를 나타내는 그래프이다.
본 발명은 집적된 베이컨시 결함(vacancy defect)의 측면에서 한정된 결함 특성을 가진 실리콘 반도체 웨이퍼의 제조 방법에 관한 것이다. 본 발명은 또한 이러한 결함 특성을 가진 실리콘 반도체 웨이퍼에 관한 것이다.
단결정 실리콘은 성장된 결함을 가질 수 있으며, 이러한 결함은 실리콘에 집적되는 전자 부품의 기능을 방해하거나 심지어는 그러한 소자의 기능 고장을 야기할 수도 있으므로 바람직하지 않다는 것은 알려져 있는 사실이다. 이러한 형태의 결함은 특히 점 결함의 집적물이며, 이와 관련하여 베이컨시와 실리콘 인터스티셜(interstitial)은 구별된다. 이러한 형태의 점 결함이 과포화 수준에 도달하면, 이들 점 결함은 모여서 집적물을 형성하는 경향이 있다. 집적된 베이컨시 결함(보이드(void))은 흔히 문헌에서 COP(crystal originated particle) 결함, LPD(light point defect), LLS(localized light scatterer), LSTD(laser scanning tomography defect) 또는 FPD(flow pattern defect)라 지칭된다. 실리콘 인터스티셜은, 집적물이 그 크기 때문에 전위 형태로 제2 결함을 이미 형성한 경우에는 A 결함(A-소용돌이-결함) 또는 Lpit(대형 에치 피트)라 지칭되고, 이러한 제2 결함이 발생되지 않은 경우에는 B 결함이라 지칭된다.
또한 점 결함은 단결정의 제조 시 형성되는 것으로 알려져 있으며, 이와 관련하여 인상 속도(pulling rate) V와, 결정의 성장 프런트(growth front)에서의 축 방향 온도 구배 G의 비 V/G가 한정 파라미터(defining parameter)이다. 상기 비 V/G가 오늘날 약 0.134 mm2min-1K-1이라고 간주되는 임계값 ξc보다 클 경우, 베이컨시 형태의 점 결함이 대부분인 반면, 상기 비 V/G가 임계값 ξc보다 작을 경우, 실리콘 인터스티셜이 대부분이다. 단결정을 냉각하는 동안, 이미 형성된 점 결함은 과포화 수준에 도달하고, 누적되어 더 큰 그룹을 형성할 수 있다. 집적된 베이컨시 결함의 크기는, 단결정이 약 1,100℃로부터 낮은 온도로 냉각되는 냉각 속도 q에 의해, 구체적으로는 냉각 속도가 증가될수록 그 크기가 감소되는 반면, 이들 결함의 밀도는 증가되도록 결정적인 영향을 받는 것으로 알려져 있다. 냉각 속도 q는 축 방향 온도 구배 G에 대략 정비례하기 때문에, 단결정을 인상하는 동안, 그리고 축 방향 온도 구배 G를 알고 있을 경우, 비율 V/G를 적절히 제어함으로써 집적된 점 결함의 크기에 영향을 줄 수도 있다. 형성되는 집적된 베이컨시 결함의 크기에 대해 결론을 도출할 수 있다. 집적된 베이컨시 결함의 형태는 일반적으로 8면체이다. 이러한 형태의 결함의 구체적 크기는 결함 체적에 대응하는 구(sphere)의 체적으로 설명된다.
단결정의 에지로부터 방출되는 복사열은 축 방향 온도 구배 G를 단결정의 에지 방향으로 상승시킨다. 이와 같이 축 방향 온도 구배 G가 단결정의 방사상 위치(radial position) r에 의존하고 전술한 집적화 베이컨시 결함의 크기가 축 방향 온도 구배 G에 의존하는 직접적인 결과로서, 이들 결함의 크기는 단도체 웨이퍼의 베이컨시 구역에서 일정하지 않고, 반도체 웨이퍼의 중심으로부터 에지 방향으로 감소하는 한편, 결함의 밀도는 동일한 방향으로 증가된다.
축 방향 온도 구배 G는 컴퓨터 코드(예컨대, 벨기에의 FEMAGSoft S.A. 제품인 FEMAG)를 이용하여 정확하게 계산할 수 있으며, 이는 인상 속도를 제어함으로써 V/G 비를 제어할 수 있음을 의미한다. 동시에, 축 방향 온도 구배 G를 알면, 결합된 베이컨시의 방사상 분포 및 그에 따라 집적된 베이컨시 결함의 평균 크기의 방 사상 변동을 계산할 수 있다. 보론코프(Voronkov)에 의해 개발된 식(Voronkov, V.V. 및 Falster, R. (1999) J. Appl . Phys., 86, (11) 5975 및 voronkov, V.V. 및 Falster, R. (1998) J. Crystal Growth, 194 76)이 이들 계산의 이론적 기초를 이룬다. 이들 식에 의해, 예를 들면, 결합된 베이컨시의 농도, 집적된 베이컨시의 농도 및 이들 집적물의 크기에 관해 실험적으로 입증 가능한 예측을 할 수 있다.
전자 부품의 집적화 밀도가 증가되고 이와 결부되어 부품의 형성에 사용된 구조물의 크기가 감소될 때, 집적된 베이컨시 결함이 문제가 되기 시작하는 것은 이들 결함의 크기가 부품의 외형 크기의 영역에 있을 경우이다.
이 문제를 해결하기 위해, 요구되는 점 결함의 과포화에 도달되어 있지 않으므로, 집적된 점 결함이 형성되지 않는 방식으로 V/G 비를 제어하는 것이 이미 제안되었다. 그러나, 이 형태의 제어는, 특히 직경이 200 mm 이상인 실리콘 반도체 웨이퍼를 제조할 때, 축 방향 온도 구배 G가 방사상 위치 r에 의존하고 V/G가 변동될 수 있는 좁은 프로세스 창(process window)만을 이용할 수 있기 때문에, 실현하는 데 상당한 어려움이 있다. Voronkov 식에 기초한 정확한 계산에 의해 입증된 바와 같이, 베이컨시가 농후한 구역에 베이컨시의 집적화가 없는 V/G 범위는 매우 좁으며, 따라서 기술적으로 접근할 수 없다. 동일한 고찰이 Si 인터스티셜 농후측에 대한 B 결함에도 적용된다. 보다 큰 V/G 범위에 의해서 Lpit의 형성만을 피할 수 있는데, 그 이유는 이를 위해 인터스티셜 집적물의 결정적 크기(critical size)가 초과되어야 하기 때문이다.
상기 문제를 해결하는 또 다른 방법은 표면에 근접한 영역에서 반도체 웨이퍼를 열처리함으로써 집적된 베이컨시 결함을 용해시키는 방법이다. 이 형태의 열처리도 마찬가지로 복잡하며, 특히 산화성 분위기에서 수행될 경우에는 충분히 실현될 수 없다(Ji Wook Seo 및 Young Kwan Kim, Journal of The Electrochemical Society, 149 (7) G379-G383 (2002)). 종래 기술에서 언급된 최근 의견에 따르면, 열처리 시 2단계 메커니즘이 작용된다; 제1 단게에서, 산화물층이 집적된 베이컨시 결함의 내면으로부터 제거된다. 이것은 산소가 표면에 근접한 영역으로부터 확산되는 것을 필요로 하며, 그 결과 존재하는 산소의 과포화가 해소된다. 그런 후에만 실리콘 인터스티셜과의 재조합 및 베이컨시의 확산에 의해 집적된 베이컨시 결함이 용해될 수 있다. 반도체 웨이퍼 상의 열적 산화물층의 제조가 실리콘 인터스티셜의 형성을 촉진하지만, 이를 달성하기 위한 반도체 웨이퍼의 산화성 열처리는, 아르곤과 같은 비산화성 분위기에서의 열처리에 비해 바람직하지 않은 것으로 생각되는데, 그 이유는 제1 단계에서 요구되는 집적된 베이컨시 결함의 내면으로부터 산화물층을 제거하는 데 방해되기 때문이다.
본 발명의 목적은, 집적된 베이컨시 결함을 제거할 필요성 및 그와 관련된 난점을 회피하면서도 상기 형태의 결함의 존재가, 후속 공정 단계에서 형성하기 위해 계속해서 반도체 웨이퍼가 처리되는 전자 부품의 기능성에 위험을 야기하지 않는 방법을 제공하는 것이다.
본 발명은, 초크랄스키법을 이용하여 실리콘 단결정을 인상하는 단계 및 반 도체 웨이퍼를 형성하도록 처리하는 단계를 포함하고, 임계 크기(critical size)보다 큰 크기의 집적된 베이컨시 결함이 상기 단결정에 형성되도록 상기 단결정을 인상하는 동안 인상 속도 V와 성장 프런트에서의 축 방향 온도 구배 G의 비 V/G를 제어하고, 전자 부품과 관련된 상기 반도체 웨이퍼의 영역에 있는 상기 집적된 베이컨시 결함은, 상기 영역에서의 크기가 상기 임계 크기를 초과하지 않도록, 상기 부품의 제조 시 수축되는 것을 특징으로 하는 실리콘 반도체 웨이퍼의 제조 방법에 관한 것이다.
본 발명은 또한, 전자 부품과 관련된 영역에 집적된 베이컨시 결함을 가진 실리콘 반도체 웨이퍼로서, 상기 집적된 베이컨시 결함은, 적어도 부분적으로 산화물층이 없고 크기가 50 nm 미만인 내면을 가진 실리콘 반도체 웨이퍼에 관한 것이다.
본 발명은, 집적된 베이컨시 결함은 임계 크기보다 큰 전자 부품에 대해 역효과만을 가질 수 있고, 이들 결함의 크기는 연속된 내측 산화물층이 형성되지 않았다고 할 때 전자 부품의 제조를 저하시킨다는 사실의 발견을 기초로 한다. 전자 부품의 제조는 일반적으로 열처리를 수반하며, 상기 열처리 공정에서 인터스티셜이 형성되며, 인터스티셜은 집적된 베이컨시 결함의 크기를 축소시키는 효과를 가질 수 있다. 이러한 효과를 가진 열처리는 특히, 게이트 산화물이 제조되는 산화성 열처리이다.
충분히 높은 열처리 온도가 주어졌을 때, 집적된 베이컨시 결함은, 이들 결함이 열역학적으로 안정한 반경 이하로 상기 온도에 특유한 반경보다 작을 경우, 산화성 분위기가 없어도 용해되지만, 전자 부품은 훨씬 낮은 온도에서 제조되기 때 문에 이러한 사실은 특히 향후 발전에 있어서 별로 중요하지 않다.
본 발명에 따라 제조된 반도체 웨이퍼가 집적된 베이컨시 결함을 실제로 갖고 있지만, 전자 부품을 제조하는 동안 집적된 베이컨시 결함의 크기도 감소된다는 사실을 고려할 때, 상기 결함은 작은 크기로 인해, 부품의 기능성을 해치지 않을 정도이다. 그러한 결함 크기의 감소는, 이에 대한 예비조건(precondition)으로 간주되었던 내측 산화물층의 제거가 실리콘 인터스티셜의 형성 및 산소의 부족한 외부확산으로 인해 억제되기 때문에, 전술한 종래 기술에서는 예상할 수 없었다.
이하의 설명이 실제 상황의 엄밀한 재현이라고 주장하려는 것은 아니지만, 본 발명에 따른 방법은, 베이컨시 결함의 크기 때문에 산화물층으로 (완전히) 커버되지 않는 내면을 가진 집적된 베이컨시 결함을 내포하는 것으로 생각된다. 이 형태의 표면은 2개의 경쟁적 반응에 노출된다. 실리콘 인터스티셜은 집적된 베이컨시 결함이 수축되는 상태로 누적될 수 있다. 산소가 단결정으로부터 집적된 베이컨시 결함의 내면으로 확산되고 그 결과 내측 산화물층이 성장하는 것도 가능하다. 산화물층이 집적된 베이컨시 결함의 내면을 커버하는 즉시, 실리콘 인터스티셜의 경쟁적 누적은 더 이상 불가능하다. 이 가정은 본 발명자에 의해 얻어진 실험적 결과와 일치하는바, 이에 따르면 이하에서 희생적 산화(sacrificial oxidation)라고도 지칭되는 산화성 열처리에 의해 집적된 베이컨시 결함의 크기를 축소시키는 동안, 깊이의 증가에 따라 성공은 감소되는 점을 고려해야 한다. 이하에서 희생적 산화물층으로도 지칭되는, 반도체 웨이퍼의 표면에 형성된 열적 산화물층은 하부에 위치한 반도체 웨이퍼의 영역 내부로 실리콘 인터스티셜을 주입한다. 실리콘 인터스티셜은, 반도체 웨이퍼의 표면에 더 근접하게 위치한 집적된 베이컨시 결함에 누적되기 때문에 반도체 웨이퍼의 표면에 비해 결정 내에 더 깊이 위치한 집적된 베이컨시 결함에 도달하지 못하거나, 내측 산화물층의 경쟁적 형성이 이미 실리콘 인터스티셜의 추가적 누적을 방지하고 있는 시점에서 단지 이들 집적된 베이컨시 결함에 도달한다. 따라서, 산화성 열처리는 집적된 베이컨시 결함이 결정 내에 위치한 더 깊은 지점으로, 즉 반도체 웨이퍼의 표면으로부터 더 이격한 위치로 수축할 가능성이 적다는 것을 의미한다. 본 발명에 따르면, 이러한 결과는, 전자 부품이 제공되는 반도체 웨이퍼의 임의의 지점, 즉 전자 부품에 적절한 영역에 전자 부품이 제조된 후, 집적된 베이컨시의 크기가 임계 크기를 초과하지 않아야 하는 요건에 의해 고려된다.
완벽한 설명을 위해서, 예를 들면 인 확산과 같은 다른 열처리에 의해 실리콘 인터스티셜이 생성되고 따라서 산화성 열처리에 대해 유사한 효과를 갖는 점을 알아야 한다. 그러나, 그러한 처리는 필연적으로 도펀트 프로파일을 변화시키거나 그 밖의 단점을 가지므로 일반적으로 적합성이 떨어진다. 이러한 이유에서 이하의 텍스트는 본 발명의 바람직한 일 실시예만을 설명한다.
본 발명에 의하면, 반도체 웨이퍼가 형성하도록 후속 처리되는 전자 부품의 신뢰성 있는 기능을 위해 충족되어야 하고 일반적으로 변동되는 요건에 반도체 웨이퍼의 제조 방법을 적응시킬 수 있다. 상기 방법은 이러한 요건에 합치될 필요가 없는 어떠한 지출도 회피한다.
집적된 베이컨시 결함을 가진 실리콘 반도체 웨이퍼가 전자 부품 제조용 기판으로서 근본적으로 적합한지 여부를 예측할 수 있으려면, GOI(Gate Oxide Integrity) 측정을 이용하는 것이 권장된다. 이것은 웨이퍼 표면 상에 MOS 컨덴서를 제조하고, 전류-전압 측정을 이용하여 전기적 파괴 필드 강도(electrical breakdown field strength)를 평가하는 단계를 포함하는 매우 민감한 방법이다. 준비 및 측정 방법에 대한 설명은 Proc. of the Internat. Reliability Phys. Symp. p. 184, IEEE, NJ (1983)에 발표된 K. Yamabe, K. Taniguchi, 및 Y. Matsushita의 논문을 참조할 수 있다. 불량한 파괴 강도는 파괴적 집적된 베이컨시 결함이 존재한다는 신뢰성 있는 지표이다. 반대로, 파괴 강도가 100% 범위에 있다면, 반도체 웨이퍼가 전자 부품의 제조용으로 적합하다고 간주할 수 있다.
본 발명의 바람직한 실시예에 따르면, 제1 단계에서 중앙부와 에지부 및 한정된 크기의 집적된 베이컨시 결함을 가지고, 집적된 베이컨시 결함의 크기가 테스트 웨이퍼의 중앙부로부터 에지부 방향으로 감소되는 테스트 웨이퍼가 제공된다. 이 형태의 테스트 웨이퍼는 초크랄스키법(CZ법)으로 제조된 단결정 및 플로트 존 프로세스(FZ 프로세스)로 제조된 단결정으로부터 얻을 수 있고; 이 단결정의 제조 시, V/G 비는 결정의 중심에서 임계값 ξc를 초과하도록 선택된다. FZ 프로세스에 의해 제조되는 단결정은 CZ법에 의해 제조된 단결정에 필적하는 정도로 적절히 산소로 도핑된다. 축 방향 온도 구배(G)의 방사상 의존성 때문에, 베이컨시 결함의 크기는 중앙부로부터 에지부로 연속적으로 감소된다. 집적된 베이컨시 결함에는 방사상 위치 r의 함수로서 특정 크기가 할당될 수 있다.
다음 단계에서, 테스트 웨이퍼에 대해 적어도 1회의 산화성 열처리(희생적 산화)가 수행되고, 이때 한정된 두께, 바람직하게는 1∼2,000nm의 산화물층(희생적 산화물층)이 웨이퍼 표면에 형성된다. 상기 단계는 본 발명에 의해 제조되는 반도체 웨이퍼가 부품 제조 시 받게 되는 열의 적용 및 실리콘 인터스티셜의 생성에 관하여, 전자 부품의 제조 방법을 대략적으로 시뮬레이션하고자 의도된다.
그런 다음, 희생적 산화물층을 제거하고 GOI 측정을 수행한다. 이 측정에 의해 어떤 방사상 위치 r로부터 MOS 콘덴서의 파괴 강도가 요건에 여전히 합치되는지 명백해진다. 요구되는 파괴 강도가 얻어지지 않을 경우에는, 임계 크기라 지칭되는 크기보다 큰 집적된 베이컨시 결함이 있는 것으로 간주된다.
계속해서 단결정을 제조하는 동안, V/G 비가 전자 부품의 제조 시(부품 공정) 일어나는 수축 후 임계 크기를 초과하는 크기의 집적된 베이컨시 결함이 더 이상 형성되지 않는 값에 대응하는 조건 하에 단결정을 인상해야 한다. 이와 같은 방식으로 제조된 단결정으로부터 얻어진 반도체 웨이퍼를 GOI 측정한다면, 이들 반도체 웨이퍼는 부적합한 것으로 나타날 것이다. 그러나, 이들 반도체 웨이퍼가 열처리를 받기 때문에, 테스트 웨이퍼의 산화성 열처리로 시뮬레이션한 바와 같이, 부품 공정중에 집적된 베이컨시 결함은 부품에 해가 없는 임계 크기로 수축된다.
이상 설명한 집적된 베이컨시 결함의 크기에 대한 열처리의 영향이 갖는 깊이 의존성은, 테스트 웨이퍼의 산화성 열처리 시 형성되는 희생적 산화물층의 두께를 기준으로 입증될 수 있다. 이 희생적 산화물층의 두께는 산화 반응에 의해 소진된 실리콘 두께의 약 2배이다. GOI 측정중 형성된 산화물층을 무시할 경우, 상기 결과는, 희생적 산화 반응중 소진된 실리콘의 두께보다 반도체 웨이퍼 내에 더 깊은 위치에 놓이는 부품 구조체가 없다면, 확인된 임계 크기를 한계 크기로 설정할 수 있다는 것이다. 그렇지 않으면, 더 깊은 영역에 적절한 임계 결함 크기에 관한 경험을 제공하기 위해, 희생적 산화물층의 두께를 테스트 웨이퍼의 산화성 열처리 시 증가시켜야 한다.
FZ 프로세스에 의해 2.5 mm/분의 인상 속도로 제조되고 산소로 프로세스 도핑된, 직경 125 mm의 실리콘 반도체 웨이퍼에 대해 본 발명을 테스트했다. 산소 농도는 5×1017 원자/㎤였고, 따라서 초크랄스키법에 의해 인상된 재료의 전형적 산소 농도인 범위 내였다. 또한, 단결정의 인상 시 인상 조건(V/G(r))은, 집적된 베이컨시 결함이 결정의 중심으로부터 적어도 반경=0.8R(R은 결정의 반경)까지의 구역에서 형성되도록 선택했다. 이것은 산소 도핑된 단결정으로부터 얻어진 반도체 웨이퍼에 대해 행한 GOI 측정에 의해 확인되었다. 이 단결정으로 제조한 또 다른 테스트 웨이퍼를 희생적 산화 처리했다(T = 1,100℃). 상이한 두께(200nm, 400nm, 800nm)가 형성되도록 지속시간을 변경했다. 이어서, 산화물(희생적 산화물)을 제거하고 GOI 측정을 행했는데, 그 동안 두께 25nm의 산화물층이 더 형성되었다.
이러한 측정 결과를 도 1 내지 도 4에 나타낸다.
도 1은 희생적 산화 처리가 행해지지 않은 테스트 웨이퍼에 대한 GOI 측정 결과를 나타내는 도면이다. 그래프 형태로 나타낸 것에는, 9 MV/cm 미만의 필드 강도가 인가된 상태에서 파괴된 테스트 콘덴서가 강조되어 있다. 회색 음영 부분은 실제의 파괴 필드 강도를 나타낸다. 파괴된 테스트 콘덴서는 표시된 반경을 가 진 원 안에 주로 위치한다.
도 2, 도 3 및 도 4는 사전에 희생 산화 처리되어 표시된 두께를 가진 산화물층이 생성된 테스트 웨이퍼에 대한 동일한 GOI 측정 결과를 나타내는 도면이다.
검출 가능한 집적된 베이컨시 구역의 반경이 희생적 산화물 두께 200 nm에서 훨씬 작은 것을 알 수 있다. 그러나, 이 효과는 희생적 산화물의 두께가 증가함에 따라 더욱 감소되었다. 800 nm의 두께에서는, GOI 측정 외에는 산화성 열처리가 행해지지 않은 테스트 웨이퍼에 비해 감지할 만한 차이가 거의 없었다.
이러한 결과는 소정의 크기를 벗어나는 집적된 베이컨시 결함이 컨덴서의 파괴 특성에 대해 악영향을 갖지 않을 정도로 희생적 산화에 의해 수축될 수 있다는 앞서 언급한 가정을 확인하는 것이다. 또한, 웨이퍼 표면을 기준으로, 이 크기는 깊이에 의존한다는 것, 즉 웨이퍼 표면으로부터의 거리가 증가함에 따라 증가된다는 사실이 확인된다.
집적된 베이컨시 결함의 크기 분포는 테스트 웨이퍼의 모든 방사상 위치에 있어서 계산될 수 있다. 도 5는 평균 결함 크기(결함 직경)가 방사상 위치에 의존하는 양상을 나타낸다. 도 1 내지 도 4에 도시된 결과에 따라, 테스트 콘덴서의 파괴 강도가 여전히 충분한, 방사상 위치 및 그에 대응하는 결함 크기가 추가로 플롯되어 있다. 대응하는 결함 크기는 각각의 임계 크기에 대응한다. 두께가 200 nm인 희생적 산화물층의 형성은 약 100 nm의 깊이까지 실리콘을 소진시키기 때문에, 산화물층 두께는 전자 부품의 제조에 적합한 영역의 깊이를 제공하도록 절반이 되어야 하며, 그것은 집적된 베이컨시 결함이 이 영역에서는 임계 크기를 초과하지 않기 때문이다.
상기 실험적 결과는 결함 크기(결함 직경)의 계산된 반경 의존도를 이용하여(도 5), 100 nm의 깊이를 기준으로 할 때 약 23 nm의 임계 크기, 또는 200 nm의 깊이를 기준으로 할 때에는 약 20 nm의 임계 크기를 제공했다. 도 5에 표시된 결함 크기는, 테스트 웨이퍼의 임의의 방사상 위치에서 도 6에 도시된 크기 분포의 평균치를 각각 나타낸다. 도 6의 크기 분포의 최대치는 도 5에 도시된 결함 크기에 대응한다. 도 5의 결함 크기 및 도 6에서의 그 분포는 시뮬레이션 계산으로부터 얻어졌다. 각각의 평균 크기는, 방사상 V/G 변동을 알 경우(도 7) Voronkov식(도 5a)에 의해 주어지는 값과 양호하게 대응한다. Voronkov식, 결함 직경(cm) = ε×(Cv/q)1/2에서의 비례 계수 ε은 3.6×10-12 cm5 /2K1 /2min-1/2이다. 이와 같이 결정된 임계 크기는, 도 7에 계산된 방사상 V/G 변동을 이용하여, 각각 한정된 V/G 값을 할당받을 수 있으며, 이 결함 크기는 결정을 인상하는 동안 성장하는 결정의 어느 지점에서도 초과하지 않아야 한다. 본 발명자들이 Voronkov의 논문으로부터 유도한 식에 따르면, 관계식 (V/G - ξc)∼D2×V2는 V/G 프로세스 창에 적용되고, 또는 인상 공정이 V/G=ξc 부근에서 일어나기 때문에, (V/G - ξc)∼D2×G2(여기서 D는 임계 결함 직경)가 V/G 프로세스 창에 적용된다. 모든 변수가 시뮬레이션 계산으로부터 알려져 있으므로, 비례 상수 α를 결정할 수 있다. 그것은 G2 의존도를 가 진 제2 식을 기준으로, 0.56×108±10% mm2min-1K-3이다. 이것은 부품 공정에 의해 D가 미리 결정되고 선택된 인상 공정에 의해 G가 미리 결정된다면, 주어진 G에 대해 다음 관계식이, 결정의 모든 방사상 위치에서 적용되도록 결정을 인상해야 한다는 것을 의미한다: (V/G - ξc)≤α×D2×G2. 상기 값은 결정의 중심에서 G에 대해 선택되는 것이 바람직한데, 그것은 G가 일반적으로 가장 낮은 값을 채택하며, 따라서 무엇보다도 임계 결함 직경 D가 초과하기 쉬운 것이 상기 위치이기 때문이다. 상기 식으로부터, 허용가능한 프로세스 창은 축방향 온도 구배 G 또는 인상 속도 V 및 임계 결함 직경 D의 제곱에 비례하여 증가하는 것을 알 수 있다. 상기 비 V/G는 다음 관계식이 적용되도록 제어하는 것이 바람직하다: V/G≥ξc. 또한 비 V/G는 Lpit's가 형성되지 않도록 제어하는 것이 바람직하다.
가장 최근의 여러 가지 부품 공정에 있어서, 임계값 D는 현재 20∼50 nm 범위이다. 이것은 Secco 에칭에 의한 FPD 결함의 표준 검출에 접근가능한 크기 범위보다 훨씬 작다. 산소를 도핑하지 않고 FZ 프로셋에 의해 제조되어 희생적 산화 없이 테스트한 반도체 웨이퍼에 대해 임계 크기 18 nm가 결정되었다. 다시 말하면, 열처리 단계 없이 임계 크기는 20 nm 미만이다. 이 값은 미처리된 산소 도핑 FZ 웨이퍼에 대해서 도 1로부터 얻어진 임계 크기에 대응한다(도 1 및 도 5 참조). 이것은 도 1로부터의 웨이퍼에 내포된 임계 크기를 가진 결함은 산소가 도핑되었음에도 불구하고 산화물층을 갖지 않는다는 것을 명확히 나타낸다.
본 발명에 의하면, 집적된 베이컨시 결함을 제거할 필요성 및 그와 관련된 난점을 회피하면서도 상기 형태의 결함의 존재가, 후속 공정 단계에서 형성하기 위해 계속해서 반도체 웨이퍼가 처리되는 전자 부품의 기능성에 위험을 야기하지 않는 방법이 제공된다.

Claims (12)

  1. 실리콘 반도체 웨이퍼의 제조 방법에 있어서,
    초크랄스키법을 이용하여 실리콘 단결정을 인상(pulling)하기 위한 인상 공정을 선택하는 단계로서, 상기 인상 공정은 성장(growth)에 앞서서 축 방향 온도 구배(G)를 미리 결정하는, 단계;
    집적된 베이컨시(vacancy) 결함을 가지는 테스트 웨이퍼에 대해서, 실리콘 인터스티셜(interstitial)을 웨이퍼 내부로 주입하게 되는 전자 부품(electronic device) 제조 공정 시의 열처리를 시뮬레이션한 한 차례 이상의 열처리를 진행하는 방법에 의해, 수축 가능한 집적된 베이컨시 결함의 임계 크기(D)를 결정하는 단계;
    상기 인상 공정에 의해 실리콘 단결정을 인상하는 단계;
    상기 단결정의 인상에 있어서 인상 속도(V)와 축 방향 온도 구배(G)의 비인 V/G를 제어하는 단계로서, 상기 단결정의 모든 방사상 위치에서 축 방향 온도 구배(G)에 대해 하기 식이 충족되도록 하는 단계:
    (V/G - ξc)≤αㆍD2ㆍG2
    (α는 0.56×108±10% mm2min-1K-3의 값을 갖는 비례 상수이고, D는 임계 크기이고, ξc는 어떠한 형태의 점 결함도 지배적으로 존재하지 않는 임계값임.);
    상기 실리콘 단결정으로부터 웨이퍼를 제조하는 단계; 및
    상기 전자 부품 제조 공정을 수행하는 단계를 포함하는
    실리콘 반도체 웨이퍼의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    두께가 1 내지 2,000 nm인 산화물층이 상기 테스트 웨이퍼 상에 제조되는 것을 특징으로 하는 실리콘 반도체 웨이퍼의 제조 방법.
  4. 제1항에 있어서,
    인(燐)을 상기 테스트 웨이퍼 내에 확산시키는 것을 특징으로 하는 실리콘 반도체 웨이퍼의 제조 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 비 V/G가, 하기 관계식이 충족되도록 제어되는 것을 특징으로 하는 실리콘 반도체 웨이퍼의 제조 방법:
    V/G ≥ ξc.
  7. 제1항에 있어서,
    상기 비 V/G가, 대형에치피트(Lpit's)가 형성되지 않도록 제어되는 것을 특징으로 하는 실리콘 반도체 웨이퍼의 제조 방법.
  8. 전자 부품과 관련된 영역에, 집적된 베이컨시 결함을 가진 실리콘 반도체 웨이퍼로서,
    상기 집적된 베이컨시 결함은, 적어도 부분적으로 산화물층이 없는 내면을 가지고, 50 nm 미만의 크기를 가지는,
    실리콘 반도체 웨이퍼.
  9. 제8항에 있어서,
    상기 크기가 20 nm 미만인 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  10. 제8항에 있어서,
    전자 부품과 관련된 상기 반도체 웨이퍼의 영역에 있는 상기 집적된 베이컨시 결함은, 상기 영역에서의 크기가 임계 크기를 초과하지 않도록 상기 부품의 제조 시 수축되고, 상기 임계 크기보다 커지면 상기 전자 부품의 기능성을 악화시키는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  11. 제8항에 있어서,
    전자 부품과 관련된 상기 반도체 웨이퍼의 영역에 있는 상기 집적된 베이컨시 결함은, 상기 영역에서의 크기가 임계 크기를 초과하지 않도록 적어도 1회의 산화성 열처리 시 수축되는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
  12. 제10항 또는 제11항에 있어서,
    상기 전자 부품의 기능성은, GOI 측정에서 MOS 컨덴서의 파괴 강도(breakdown strength)가 얻어질 경우에는 더 이상 악화되지 않는 것을 특징으로 하는 실리콘 반도체 웨이퍼.
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