CN1896339B - 一定缺陷特性的半导体硅晶片的制法以及具有该特性的半导体硅晶片 - Google Patents
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Abstract
本发明涉及用于制造半导体硅晶片的方法，其中根据Czochralski法拉伸硅单晶，并将其加工成半导体晶片，在拉伸单晶期间控制拉伸速率V与生长前沿处的轴向温度梯度G的比例V/G，从而在该单晶内形成尺寸超过临界尺寸的聚集的空位缺陷，在制造该元件过程中，在对电子元件具有重要意义的半导体晶片的区域内，使该聚集的空位缺陷收缩，从而使该区域内的尺寸不再超过所述临界尺寸。本发明还涉及半导体硅晶片，其在对电子元件具有重要意义的区域内具有聚集的空位缺陷，其中该聚集的空位缺陷具有至少部分不含氧化物层的内表面，而该聚集的空位缺陷的尺寸小于50纳米。
Description
技术领域
本发明涉及制造具有关于聚结空位缺陷一定缺陷特性的半导体硅晶片的方法。本发明还涉及具有该缺陷特性的半导体硅晶片。
背景技术
已知单晶硅可具有向内生长的缺陷，其是非期望的，因为它们干扰集成在硅中的电子元件的功能，甚至使该器件丧失功能。该缺陷尤其是点缺陷的附聚物，其中空位与硅晶格间隙原子不同。此类点缺陷倾向于过饱和地聚集为附聚物。聚集的空位缺陷(空洞)在文献中通常称作COP缺陷(晶体原生颗粒)、LPDs(光点缺陷)、LLS(局部光散射体)、LSTD(激光扫描断层摄影缺陷)或FPD(流体图案缺陷)。若该附聚物的尺寸已形成位错形式的二次缺陷，则硅晶格间隙原子被称为A缺陷(A旋涡纹缺陷)或Lpit’s(大尺寸腐蚀坑)，若尚未产生二次缺陷，则被称作B缺陷。
此外还已知点缺陷是在制造单晶期间形成的，在此情况下的控制参数是拉伸速率V与晶体生长前沿处的轴向温度梯度G的比例V/G。若该比例V/G大于临界值ξc，该临界值目前通常约为0.134mm2min-1K-1，则空位类型主要为点缺陷，若该比例V/G小于该临界值ξc，则主要为硅晶格间隙原子。在单晶冷却期间，已形成的点缺陷达到过饱和，并且可聚集成更大的群组。已知单晶从约1100℃冷却至较低温度的冷却速率q对该聚集的空位缺陷的尺寸具有关键性的影响，甚至在该缺陷的密度升高时，随着冷却速率的提高，其尺寸减小。冷却速率q与轴向温度梯度G近似成正比，所以通过相应地控制拉伸单晶期间的比例V/G，还可影响该聚集的点缺陷的尺寸，而且若该轴向温度梯度G是已知的，还可预先估计所形成的聚集空位缺陷的尺寸。聚集的空位缺陷通常为八面体的形状。此类缺陷的尺寸是指对应于球体积的缺陷体积。
通过从单晶边缘发射出的热辐射导致轴向温度梯度G朝该单晶边缘方向伸展。轴向温度梯度G(r)与单晶的径向位置r在径向上的关系以及上述聚集空位缺陷的尺寸与轴向温度梯度G之间的关系所造成的直接后果是，在半导体晶片的空位区域内，该缺陷的尺寸并非恒定不变，而是从该半导体晶片的中心朝边缘方向递减，然而该缺陷的密度却以相同的方向递增。
利用计算机程序(例如：比利时的FEMAG Soft S.A.的FEMAG)可精确计算出轴向温度梯度G，从而可通过控制拉伸速率而控制该比例V/G。同时，若已知轴向温度梯度G，则可计算出引入的空位的径向分布，从而可计算出聚集的空位缺陷的平均尺寸在径向上的变化。Voronkov(Voronkov，V.V.及Falster，R.(1999)J.Appl.Phys.，86，(11)5975及Voronkov及Falster，R.(1998)J.Crystal Growth，194 76)所研究的公式为这些计算奠定了理论基础。例如，该公式可预先计算出例如可被实验验证的引入的空位的浓度、聚集的空位的浓度以及该附聚物的尺寸。
若该缺陷的尺寸在元件的结构尺寸范围内，随着电子元件集成密度的增加，其形成的结构随之减小，则该聚集的空位缺陷的存在成为问题。
为解决该问题，已有人建议控制该比例V/G，从而不形成聚集的点缺陷，因为未达到必需的点缺陷过饱和现象。但尤其是在制造大于200毫米的大直径半导体硅晶片时，仅能极度困难地实现，由于轴向温度梯度G与径向位置r的关系，仅存在狭窄的加工窗口，比例V/G可在该狭窄的加工窗口的范围内改变。如依照Voronkov公式精确计算的结果表明，在空位富集的区域内不发生空位聚集的V/G范围非常狭窄，所以在技术上无法操作。类似的考虑适合于硅晶格间隙原子的多个面上的B缺陷。仅有更大的V/G范围可避免Lpit’s的形成，因为必须大于间隙附聚物的临界尺寸。
解决该问题的另一个途径是，通过接近表面区域内半导体晶片的热处理消除聚集的空位缺陷。该热处理同样是复杂的，尤其是在氧化气氛中无法完全实施(Ji Wook Seo和Young Kwan Kim，Journal of TheElectrochemical Society，149(7)G379-G383(2002))。根据现有技术的见解，在热处理期间有两个阶段的机理发生作用，第一阶段中将氧化物层从该聚集的空位缺陷的内表面去除。为此需要使来自接近表面区域的氧扩散出去，从而消除此处的氧过饱和现象。之后通过与硅晶格间隙原子的重组并通过空位的向外扩散作用，才能消除该聚集的空位缺陷。虽然在该半导体晶片上制造热氧化物层可促进硅晶格间隙原子的形成，但与诸如氩的非氧化气氛内实施的热处理相比，为此而实施的半导体晶片的氧化热处理是不利的，因为这阻碍了第一步骤中所需的从聚集的空位缺陷的内表面消除氧化物层的作用。
发明内容
本发明的目的是提供一种方法，该方法不必消除聚集的空位缺陷，并因此避免了相关的困难，但确保存在此类缺陷不会对在随后的加工步骤中由该半导体晶片进一步加工而成的电子元件的功能造成任何危害。
本发明涉及用于制造半导体硅晶片的方法，其中利用Czochralski法拉伸硅单晶，并将其加工成半导体晶片，在拉伸单晶期间控制拉伸速率V与生长前沿处的轴向温度梯度G的比例V/G，从而在该单晶内形成尺寸超过临界尺寸的聚集的空位缺陷，在制造该元件过程中，在对电子元件具有重要意义的半导体晶片区域内，使该聚集的空位缺陷收缩，从而使该区域内的尺寸不再超过该临界尺寸。
本发明还涉及半导体硅晶片，其在对电子元件具有重要意义的区域内具有聚集的空位缺陷，其中该聚集的空位缺陷具有至少部分不含氧化物层的内表面，且其尺寸小于50纳米。
附图说明
图1所示为在未实施牺牲氧化作用的试验晶片上的GOI测量结果。
图2、3及4所示为在预先实施牺牲氧化作用的试验晶片上实施同类的GOI测量的结果，其中制成给定厚度的氧化物层。
图5所示为平均缺陷尺寸(缺陷直径)作为径向位置的函数的关系。
图5a所示为由Voronkov公式求得的数值。
图6所示为该试验晶片任何径向位置处的尺寸分布的各个平均值。
图7所示为V/G在径向上的改变。
具体实施方式
本发明是基于以下认识：若封闭的内氧化物层尚未形成，则该聚集的空位缺陷仅在大于临界尺寸时才会对电子元件产生不良影响，并且在制造电子元件期间降低该缺陷的尺寸。制造电子元件通常需要实施热处理，在该热处理期间产生硅晶格间隙原子，该热处理可具有缩小聚集的空位缺陷的尺寸的作用。具有该功效的热处理特别是氧化热处理，例如用于制造闸极氧化物。
若该聚集的空位缺陷的半径小于该温度下的特定半径，最大为该特定半径时该缺陷是热力学稳定的，在热处理的温度足够高时，即使不在氧化气氛中，该聚集的空位缺陷仍可消除。但尤其是在将来该事实并不太重要，这是因为总是在更低的温度下制造该电子元件。
根据本发明所制的半导体晶片虽然具有聚集的空位缺陷，但由于其尺寸小而并不损害元件的功能，其中考虑在制造电子元件期间使该聚集的空位缺陷的尺寸减小。所述现有技术并未预期缺陷尺寸的减小，这是因为被看作其先决条件的内氧化物层的消除受到形成硅晶格间隙原子及缺乏氧向外扩散作用的抑制。
无需精确重复说明下列实际状况，假设根据本发明的方法考虑聚集的空位缺陷，该聚集的空位缺陷由于其尺寸而具有不被氧化物层覆盖或完全覆盖的内表面。该表面进行两个竞争性的反应。硅晶格间隙原子会累积，而聚集的空位缺陷却收缩。氧同样可从单晶扩散到该聚集的空位缺陷的内表面，从而造成内氧化物层的生长。直至该氧化物层将该聚集的空位缺陷的内表面完全覆盖时，该硅晶格间隙原子不再进行竞争性的累积。该假设与本申请发明人的实验结果一致，依照该假设，在通过氧化热处理，下文中还称作牺牲氧化作用，使聚集的空位缺陷的尺寸减小期间，应考虑其程度随深度增加而递减。在半导体晶片的表面上形成的热氧化物层，下文中还称作牺牲氧化物层，将硅晶格间隙原子注入位于该半导体晶片下方的区域内。该硅晶格间隙原子达到聚集的空位缺陷，与该半导体晶片的表面相比，该聚集的空位缺陷位于晶体内更深处，这是因为该硅晶格间隙原子累积在更接近于半导体晶片表面的聚集的空位缺陷处，或在竞争性形成内氧化物层时才防止硅晶格间隙原子进一步累积时，达到该聚集的空位缺陷。所以，聚集的空位缺陷位于晶体内越深，即离半导体晶片的表面越远，则通过氧化热处理使聚集的空位缺陷收缩得更小。依照本发明，在制造电子元件之后，半导体晶片内的电子元件处，即对电子元件具有重要意义的区域内，聚集的空位的尺寸必须不超过临界尺寸，该结果应根据本发明加以考虑。
为完美还述及其他热处理，例如磷扩散作用，产生硅晶格间隙原子，所以与氧化热处理具有类似的效应。但这些热处理通常较不适合，这是因为其不可避免地改变掺杂剂的分布，或具有其他缺点。因此，下文仅述及本发明的一个优选的具体实施方案。
本发明制造半导体晶片的方法符合将该半导体晶片进一步加工成电子元件的可靠功能必须满足的要求，而该要求通常是不同的。在此情况下，它们避免无需为了满足该要求的消耗。
为评估具有聚集的空位缺陷的半导体硅晶片是否基本上适合作为制造电子元件的基材，建议使用闸极氧化物整体性(GOI)测量法。该高敏感性方法是在该晶片表面上制造金属氧化物(MOS)半导体电容器，并利用施加电流-电压测量法评估电击穿场强。K.Yamabe，K.Taniguchi及Y.Matsushita的Proc.of the Internat.Reliability Phys.Symp.第184页，IEEE，纽泽西州(1983)描述了制造及测量方法。差的击穿强度是干扰的聚集空位缺陷的可靠指标。相反地，若击穿强度在100％的范围内，则认为该半导体晶片适合于制造电子元件。
依照本发明的优选的具体实施方案，在第一步骤内制造试验晶片，其具有中心区域及边缘区域，并具有一定尺寸的聚集的空位缺陷，该聚集的空位缺陷的尺寸从该试验晶片的中心区域向边缘区域递减。该试验晶片可由根据Czochralski法(CZ法)所制单晶及浮区法(FZ法)所制单晶制得，在其制造过程中，选择比例V/G，使晶体中心内高于临界值ξc。根据FZ法所制单晶针对性地掺杂氧的程度应可与根据CZ法所制单晶相比较。由于轴向温度梯度G随径向位置不同而改变，该空位缺陷的尺寸从中心区域向边缘区域连续递减。该聚集的空位缺陷的确定的尺寸取决于其径向位置r。
在接下来的步骤中，对该试验晶片实施至少一次氧化热处理(牺牲氧化作用)，其中在该晶片表面上形成一定厚度，优选为1至2000纳米的氧化物层(牺牲氧化物层)。该步骤应在加热及产生硅晶格间隙原子方面近似重复制造电子元件的方法，在制造元件期间，对根据本发明制得的半导体晶片实施该步骤。
随后，将该牺牲氧化物层去除，并实施GOI测量。该测量清楚显示从径向位置r起该MOS电容器的击穿强度恰好仍满足各种要求。若未达到所要求的击穿强度，则认为存在尺寸大于临界尺寸的聚集的空位缺陷。
在随后制造单晶期间，应注意单晶是在一定的条件下实施拉伸，在这些条件中，比例V/G对应于一个值，该值可使尺寸大于临界尺寸的聚集的空位缺陷在制造电子元件期间收缩之后恰好不再大于临界尺寸。若对由如此所制单晶制得的半导体晶片实施GOI测量，则该半导体晶片是不适当的。但因为在元件的加工过程中已实施热处理，该热处理类似于试验晶片的氧化热处理，该聚集的空位缺陷收缩至恰好不损害元件的临界尺寸。
上述热处理对聚集的空位缺陷的尺寸的影响与深度的关系可依据试验晶片实施氧化热处理期间所形成的牺牲氧化物层的厚度加以说明。该牺牲氧化物层的厚度约为氧化作用所消耗的硅的2倍。若将GOI测量期间所形成的氧化物层忽略不计，其结果是：若元件结构不在位于半导体晶片内的深度大于牺牲氧化作用期间所消耗硅的厚度时，该临界尺寸可定为极限尺寸。否则，在对试验晶片实施氧化热处理期间，相应地增加牺牲氧化物层的厚度，以提供适合于更深区域的决定性的临界缺陷尺寸的经验。
本发明测试了直径为125毫米的根据FZ法制得的半导体硅晶片，其拉伸速率为2.5毫米/分钟，并且在此情况下掺杂氧。氧浓度为5×1017原子/立方厘米，所以在根据Czochralski法拉伸材料的氧浓度的典型范围内。此外，选择拉伸单晶期间的拉伸条件(V/G(r))，从而在从晶体中心至少至半径＝0.8R(R＝晶体半径)的区域内形成聚集的空位缺陷。这是由掺杂氧的单晶所制半导体晶片上实施的GOI测量而加以确认的。对由该单晶制得的试验晶片实施牺牲氧化作用(T＝1100℃)。改变其时间，从而形成不同厚度(200、400及800纳米)的氧化物。随后将氧化物(牺牲氧化物)去除，并实施GOI测量，其中再次形成25纳米厚的氧化物层。
该测量的结果如图1至4所示。
图1所示为在未实施牺牲氧化作用的试验晶片上的GOI测量结果。该图强调了在所施加的场强低于9百万伏特/厘米的情况下击穿的试验电容器。该灰色台阶表示实际的击穿场强。击穿的试验电容器主要位于具有突出显示的半径的圆内。
图2、3及4所示为在预先实施牺牲氧化作用的试验晶片上实施同类的GOI测量的结果，其中制成给定厚度的氧化物层。
可以看出，在牺牲氧化物厚度为200纳米时，可检测的聚集空位区域的半径显著缩小。但该效应随牺牲氧化物厚度的增加而再次减小。与仅实施GOI测量但未实施氧化热处理的试验晶片相比，在厚度为800纳米时几乎不存在任何可察觉的差异。
该结果证实了上述的假设，即通过牺牲氧化作用可使超过特定尺寸的聚集空位缺陷收缩，从而不再对电容器的击穿特性造成任何不良影响。同样证实了以晶片表面为基准，该尺寸取决于深度，即随着与晶片表面距离的增加而增加。
试验晶片上每个径向位置的聚集空位缺陷的尺寸分布均可计算出。图5所示为平均缺陷尺寸(缺陷直径)作为径向位置的函数的关系。将径向位置及对应的缺陷尺寸额外绘制出来，其中依照图1至4所示的结果，该试验电容器的击穿强度仍恰巧是足够的。该对应的缺陷尺寸对应于各个临界尺寸。因为形成200纳米厚的牺牲氧化物层而消耗的硅达到约100纳米的深度，使氧化物层的厚度减半，从而可达到适合于制造电子元件的区域的深度，这是因为该聚集的空位缺陷未超过该区域内的临界尺寸。
借助于计算出的缺陷尺寸(缺陷直径)的径向关系(图5)，由以上实验结果得出的临界尺寸以100纳米的深度为基准约为23纳米，或以200纳米的深度为基准约为20纳米。图5所示的缺陷尺寸代表图6所示的该试验晶片任何径向位置处的尺寸分布的各个平均值。图6内分布的最大值对应于图5内所示的缺陷尺寸。图5内的缺陷尺寸及其在图6内的分布是由模拟计算求得的。若已知径向V/G的改变(图7)，则各个平均尺寸非常符合由Voronkov公式求得的数值(图5a)。在Voronkov公式中，即缺陷直径(cm)＝ε·(Cv/q)1/2中，比例系数ε是3.6·10-12cm5/2K1/2min-1/2。如此确定的临界尺寸可借助于图7内计算的径向V/G的改变而归入特定的V/G值，就该缺陷尺寸而言，在晶体拉伸期间，生长的晶体的位置上均不超过该值。依照本发明发明人由Voronkov理论推导出的公式，(V/G-ξc)～D2·V2适用于V/G加工窗口，或由于在V/G＝ξc的附近实施拉伸，(V/G-ξc)～D2·G2，其中D是临界缺陷直径。因为所有尺寸均是由模拟计算得知的，所以可确定比例常数α。依照具有G2关系的第二公式，该比例常数为0.56·108±10％mm2min-1K-3。这意谓着若D是由元件加工预先确定且G是由所选的拉伸加工预先确定的，则晶体必须以适当的方式拉伸，使此处给定的G在晶体的各个径向位置上均满足以下关系：(V/G-ξc)≤α·D2·G2。对于G优选地选择晶体中心内的值，这是因为G通常取此处的最低值，所以首先超过此处的临界缺陷直径D。由该公式得知：允许的加工窗口以与轴向温度梯度G或拉伸速率V及临界缺陷直径D的平方成正比的方式上升。优选地控制比例V/G，使下列关系成立：V/G≥ξc。优选地控制比例V/G，使得不产生Lpit’s。
最新一代的许多元件制造方法中，D的临界值通常在20至50纳米的范围内。其明显小于利用Secco蚀刻所产生的FPD缺陷通常检测出的尺寸范围。根据FZ法所制的、未掺杂氧且未实施牺牲氧化作用的半导体晶片测得的临界尺寸为18纳米，即无加热加工步骤，临界尺寸小于20纳米。该值与图1内未经处理的掺杂氧的FZ法所制晶片所得的临界尺寸相一致(比较图1及图5)。这清楚地表明：图1内晶片所含具有临界尺寸的缺陷，虽然已掺杂氧，但不具有氧化层。
Claims (3)
1.用于制造半导体硅晶片的方法，其中根据Czochralski法拉伸硅单晶，并将其加工成半导体晶片，在拉伸该单晶期间控制拉伸速率V与生长前沿处的轴向温度梯度G的比例V/G，从而在该单晶内形成尺寸超过临界尺寸的聚集的空位缺陷，在制造该元件过程中，在对电子元件具有重要意义的半导体晶片的区域内，使该聚集的空位缺陷收缩，从而使该区域内的尺寸不再超过所述临界尺寸，使得G在单晶的各个径向位置上均满足以下关系式：
(V/G-ξc)≤α·D2·G2
其中α是数值为0.56·108±10％mm2min-1K-3的比例常数，D是临界尺寸，而ξc是点缺陷类型不占主要地位的临界值，
以如下方式确定所述临界尺寸：
由通过CZ法或FZ法制得的单晶获得试验晶片，其中在制造过程中，选择比例V/G，使其在单晶中心内高于临界值ξc，所述试验晶片具有中心区域和边缘区域，并具有确定尺寸的聚集的空位缺陷，所述聚集的空位缺陷的尺寸从所述试验晶片的中心区域向边缘区域递减；
对所述试验晶片实施至少一次牺牲氧化，并在所述试验晶片上形成厚度为1至2000纳米的牺牲氧化物层；
去除该牺牲氧化物层；
实施GOI测量，而确定所述临界尺寸。
2.根据权利要求1所述的方法，其特征在于，控制比例V/G，使以下关系成立：V/G≥ξc。
3.根据权利要求1所述的方法，其特征在于，控制比例V/G，使得不产生Lpit’s。
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|---|---|---|---|---|
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| WO2019125810A1 (en) | 2017-12-21 | 2019-06-27 | Globalwafers Co., Ltd. | Method of treating a single crystal silicon ingot to improve the lls ring/core pattern |
| SG11202009989YA (en) | 2018-04-27 | 2020-11-27 | Globalwafers Co Ltd | Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4414947A1 (de) * | 1993-12-16 | 1995-08-31 | Wacker Chemitronic | Verfahren zum Ziehen eines Einkristalls aus Silicium |
| DE19806045A1 (de) * | 1997-02-13 | 1998-08-27 | Samsung Electronics Co Ltd | Verfahren zum Herstellen von einkristallinen Siliziumstäben und Siliziumwafern unter Steuern des Ziehgeschwindigkeitsverlaufs in einem Heißzonenofen, sowie mit dem Verfahren hergestellte Stäbe und Wafer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1280041B1 (it) * | 1993-12-16 | 1997-12-29 | Wacker Chemitronic | Procedimento per il tiraggio di un monocristallo di silicio |
| US6045610A (en) * | 1997-02-13 | 2000-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing monocrystalline silicon ingots and wafers by controlling pull rate profiles in a hot zone furnance |
| DE69908965T2 (de) * | 1998-10-14 | 2004-05-13 | Memc Electronic Materials, Inc. | Wärmegetempertes einkristallines silizium mit niedriger fehlerdichte |
| JP2001118801A (ja) | 1999-10-18 | 2001-04-27 | Mitsubishi Materials Silicon Corp | エピタキシャルウェーハ用基板およびこれを用いた半導体装置 |
| JP3565205B2 (ja) * | 2000-01-25 | 2004-09-15 | 信越半導体株式会社 | シリコンウエーハおよびシリコン単結晶の製造条件を決定する方法ならびにシリコンウエーハの製造方法 |
| KR100400645B1 (ko) | 2000-09-07 | 2003-10-08 | 주식회사 실트론 | 단결정 실리콘 웨이퍼, 잉곳 및 그 제조방법 |
| US6986925B2 (en) * | 2001-01-02 | 2006-01-17 | Memc Electronic Materials, Inc. | Single crystal silicon having improved gate oxide integrity |
| KR100445190B1 (ko) * | 2001-11-13 | 2004-08-21 | 주식회사 실트론 | 단결정 실리콘 잉곳 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4414947A1 (de) * | 1993-12-16 | 1995-08-31 | Wacker Chemitronic | Verfahren zum Ziehen eines Einkristalls aus Silicium |
| DE19806045A1 (de) * | 1997-02-13 | 1998-08-27 | Samsung Electronics Co Ltd | Verfahren zum Herstellen von einkristallinen Siliziumstäben und Siliziumwafern unter Steuern des Ziehgeschwindigkeitsverlaufs in einem Heißzonenofen, sowie mit dem Verfahren hergestellte Stäbe und Wafer |
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