KR100823715B1 - 불휘발성 메모리 장치의 제조 방법 - Google Patents
불휘발성 메모리 장치의 제조 방법 Download PDFInfo
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Abstract
불휘발성 메모리 장치의 제조 방법에서, 기판 상에는 컨트롤 게이트 전극, 블록킹 막 패턴, 플로팅 게이트 전극 및 터널 절연막 패턴을 포함하는 게이트 구조물이 형성된다. 상기 기판 및 상기 게이트 구조물의 손상을 치유하기 위한 산화 처리가 수행되며, 이어서 상기 게이트 구조물의 결함 사이트들(defect sites)을 제거하기 위한 일차 및 이차 열처리가 순차적으로 수행된다. 상기 일차 열처리는 질소를 포함하는 가스 분위기에서 수행되며, 상기 이차 열처리는 염소를 포함하는 가스 분위기에서 수행된다. 따라서, 상기 불휘발성 메모리 장치의 데이터 유지 특성 및 신뢰도가 개선될 수 있다.
Description
도 1 내지 도 11은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 종래의 기술에 의해 제조된 제1 불휘발성 메모리 장치와 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 고온 스트레스 특성을 나타내는 그래프이다.
도 13은 종래의 기술에 의해 제조된 제1 불휘발성 메모리 장치와 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 읽기 장애(read disturbance)를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 100a : 소자 분리 영역
100b : 액티브 영역 116 : 필드 절연 패턴
120 : 터널 절연막 122 : 플로팅 게이트 패턴
124 : 블록킹 막 132 : 컨트롤 게이트 전극
134 : 블록킹 막 패턴 136 : 플로팅 게이트 전극
138 : 터널 절연막 패턴 140 : 게이트 구조물
142 : 산화막
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 플로팅 게이트 전극을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다.
상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 플로팅 게이트 타입 불휘발성 메모리 장치는 게이트 구조물과 소스/드레인 영역들을 포함할 수 있다. 상기 게이트 구조물은 터널 절연막 패턴, 플로팅 게이트 전극, 블록킹 막 패턴 및 컨트롤 게이트 전극을 포함할 수 있다. 상기 터널 절연막 패턴으로는 열산화 공정에 의해 형성된 실리콘 산화막 패턴이 사용될 수 있으며, 상기 블록킹 막 패턴으로는 하부 실리콘 산화막 패턴, 실리콘 질화막 패턴 및 상부 실리콘 산화막 패턴을 포함하는 다층 유전막 패턴이 사용될 수 있다. 또한, 상기 플로팅 게이트 전극 및 컨트롤 게이트 전극은 각각 불순물 도핑된 폴리실리콘을 포함할 수 있다.
한편, 상기 게이트 구조물을 형성하기 위한 반응성 이온 식각에 의한 손상을 치유하기 위하여 재산화 공정이 수행될 수 있다. 상기 컨트롤 게이트 전극 및 플로팅 게이트 전극의 표면 부위들을 충분히 산화시킬 경우, 상기 식각 손상이 충분히 치유될 수 있다. 그러나, 상기 터널 절연막 패턴의 에지 부위들에서 버즈 비크(bird's beak) 현상이 발생될 수 있으며, 이에 따라 터널 절연막 패턴의 전기적 특성이 저하될 수 있다. 이와 반대로, 상기 재산화 공정이 충분히 수행되지 않을 경우, 상기 게이트 구조물에 잔류하는 결함 사이트들(defect sites)들에 의해 불휘발성 메모리 장치의 신뢰성이 저하될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 게이트 구조물의 식각 손상을 충분히 치유하고 결함 사이트들을 충분히 제거할 수 있는 불휘발성 메모 리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법은, 기판 상에 컨트롤 게이트 전극, 블록킹 막 패턴, 플로팅 게이트 전극 및 터널 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계와, 상기 기판 및 상기 게이트 구조물의 손상을 치유하기 위하여 산화 처리를 수행하는 단계와, 상기 게이트 구조물의 결함 사이트들(defect sites)을 제거하기 위하여 질소를 포함하는 가스 분위기에서 일차 열처리를 수행하는 단계와, 상기 일차 열처리 후 상기 게이트 구조물들의 잔류 결함 사이트들을 제거하기 위하여 염소를 포함하는 가스 분위기에서 이차 열처리를 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리는 산소 라디칼을 이용하여 약 800 내지 1100℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리는 O2 및 H2를 포함하는 반응 가스를 이용하여 수행될 수 있으며, 상기 반응 가스의 공급 유량에 대한 H2 가스의 공급 유량은 약 10 내지 33% 정도일 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리는 O2, O3, H2O 등을 이용하여 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 일차 열처리는 N2, NO, N2O, NH3 등을 포함하는 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 일차 열처리는 N2 및 NO를 포함하는 반응 가스를 이용하여 수행될 수 있으며, 상기 반응 가스의 공급 유량에 대한 NO 가스의 공급 유량은 약 1 내지 20% 정도일 수 있다.
본 발명의 일 실시예에 따르면, 상기 일차 열처리는 약 800 내지 1100℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 이차 열처리는 O2, O3, H2O 등과 같은 산화제 및 HCl을 포함하는 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 이차 열처리는 O2 및 HCl을 포함하는 반응 가스를 이용하여 수행될 수 있으며, 상기 반응 가스의 공급 유량에 대한 HCl 가스의 공급 유량은 약 0.1 내지 10% 정도일 수 있다.
본 발명의 일 실시예에 따르면, 상기 이차 열처리는 약 800 내지 1100℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리 및 상기 일차 열처리는 인시튜 방식으로 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 일차 열처리 및 이차 열처리는 인시튜 방식으로 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 산화 처리, 상기 일차 열처리 및 상기 이차 열처리는 인시튜 방식으로 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막 패턴은 하부 유전막, 중간 유전막 및 상부 유전막을 포함할 수 있다. 상기 하부 및 상부 유전막들은 각각 실리콘 산화물을 포함할 수 있으며, 상기 중간 유전막은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다.
상기 고유전율 물질은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 게이트 구조물의 식각 손상은 상기 산화 처리, 일차 열처리 및 이차 열처리에 의해 충분히 치유될 수 있다. 또한, 상기 게이트 구조물 내의 결함 사이트들이 충분히 제거될 수 있으므로 상기 불휘발성 메모리 장치의 신뢰성이 개선될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 9는 불휘발성 메모리 장치의 워드 라인의 연장 방향을 따라 절개된 단면도들이며, 도 10 및 도 11은 불휘발성 메모리 장치의 필드 절연 패턴의 연장 방향을 따라 절개된 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층(104)을 형성한다.
상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면 처리를 위해 약 750℃ 내지 900℃ 정도의 온도에서 형성되는 것이 바람직하다.
상기 마스크층(104)은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 약 1500Å 정도의 두께로 형성될 수 있다.
도 2를 참조하면, 상기 마스크층(104) 상에 포토리소그래피 공정을 통해 상기 마스크층(104)의 표면을 노출시키는 포토레지스트 패턴(106)을 형성하고, 상기 포토레지스트 패턴(106)을 식각 마스크로 하는 식각 공정을 통해 상기 마스크 층(104) 및 패드 산화막(102)을 순차적으로 식각함으로써 반도체 기판(100) 상에 반도체 기판(100)의 소자 분리 영역(100a)을 노출시키는 제1 개구(102)를 한정하는 마스크 패턴(108)과 패드 산화막 패턴(110)을 형성한다.
상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다. 상기 포토레지스트 패턴(106)은 상기 마스크 패턴(108)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.
도 3을 참조하면, 상기 마스크 패턴(108)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 반도체 기판(100)의 소자 분리 영역(100a)을 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(114)를 형성한다. 상기 트렌치(114)는 상기 반도체 기판(100)의 표면으로부터 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다.
상기 트렌치(114)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(114)의 내측 표면들에 대한 열산화 처리를 수행할 수 있다. 상기 열산화 처리에 의해 상기 트렌치(114)의 내측 표면들 상에는 약 50Å 내지 250Å 정도의 두께를 갖는 트렌치 산화막(미도시)이 형성된다.
또한, 후속하여 형성되는 막, 예를 들면 필드 절연막(미도시)으로부터 탄소 또는 수소와 같은 불순물들이 상기 트렌치(114)에 의해 정의된 액티브 영역(100b)으로 확산되는 것을 방지하기 위해 상기 트렌치 산화막 상에 라이너 질화막(미도 시)을 약 50Å 내지 100Å 정도의 두께로 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 트렌치(114)는 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 통해 형성될 수도 있다.
도 4를 참조하면, 상기 트렌치(114)가 형성된 반도체 기판(100) 상에 필드 절연막을 형성하여 상기 트렌치(114)를 채운다. 상기 필드 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.
이어서, 상기 필드 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 마스크 패턴(108)의 표면이 노출되도록 제거함으로써 상기 트렌치(114) 내에 소자 분리막으로서 기능하며 반도체 기판(100)의 액티브 영역(100b)을 정의하는 필드 절연 패턴(116)을 완성한다. 상세히 도시되지는 않았으나, 상기 평탄화 공정을 수행하는 동안 상기 마스크 패턴(108)이 부분적으로 제거될 수도 있다.
도 5를 참조하면, 상기 마스크 패턴(108) 및 패드 산화막(110)을 제거하여 반도체 기판의 액티브 영역을 노출시키는 제2개구(118)를 형성한다. 구체적으로, 상기 필드 절연 패턴(116)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 패드 산화막(110)은 희석된 불산 용액을 이용하여 제거될 수 있다. 한편, 도시된 바와 같이, 상기 마스크 패턴(108) 및 패드 산화막(110)을 제거하는 동안 상기 필드 절연 패턴(116)의 일부도 함께 제거될 수 있다.
도 6을 참조하면, 상기 노출된 액티브 영역(100b) 상에 터널 산화막(120)을 형성한다. 상기 터널 산화막(120)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 예를 들면, 상기 터널 산화막은 열산화 공정을 통해 상기 액티브 영역 상에 약 30 내지 150Å 정도의 두께로 형성될 수 있다.
상기 터널 산화막(120) 및 상기 필드 절연 패턴(116) 상에 플로팅 게이트 도전막(미도시)을 형성한다. 상기 플로팅 게이트 도전막은 불순물 도핑된 폴리실리콘을 포함할 수 있으며, SiH4 가스 및 PH3 가스를 이용하여 약 580℃ 내지 620℃의 온도에서 형성될 수 있다.
상기 플로팅 게이트 도전막을 형성한 후, 상기 필드 절연 패턴(116)이 노출되도록 에치 백 또는 화학적 기계적 연마와 같은 평탄화 공정을 수행하여 상기 제2 개구(118) 내에 플로팅 게이트 패턴(122)을 형성한다. 상기 평탄화 공정을 수행하는 동안 상기 필드 절연 패턴(116)이 부분적으로 제거될 수도 있다.
본 발명의 다른 실시예에 따르면, 플로팅 게이트 패턴은 반도체 기판 상에 터널 절연막과 플로팅 게이트 도전막을 형성하고, 상기 플로팅 게이트 도전막을 패터닝함으로써 형성될 수 있다. 본 발명의 다른 실시예에 따른 플로팅 게이트 형성 방법을 상세하게 설명하면 다음과 같다.
먼저, 반도체 기판 상에 터널 절연막과 플로팅 게이트 도전막을 형성한다. 상기 플로팅 게이트 도전막 상에는 산화물 또는 질화물로 이루어진 마스크 패턴이 형성되며, 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각을 수행함으로써 반도체 기판 상에 플로팅 게이트 패턴과 터널 절연막 패턴 및 액티브 영역을 한정하는 트렌치가 형성될 수 있다. 이어서, 상기 트렌치를 매립하는 필드 절연막을 형성하고, 상기 플로팅 게이트 패턴이 노출될 때까지 상기 필드 절연막을 화학적 기계적으로 연마하여 필드 절연 패턴을 형성할 수 있다.
도 7을 참조하면, 상기 필드 절연 패턴(116)의 상부(upper portion)를 제거하여 상기 플로팅 게이트 패턴(122)의 상부 측벽 부위들을 노출시킨다. 상기 필드 절연 패턴(116)은 등방성 또는 이방성 식각 공정을 통해 부분적으로 제거될 수 있으며, 상기 액티브 영역(100b) 상에 형성된 터널 산화막(120)이 노출되지 않도록 수행되는 것이 바람직하다. 이는 상기 필드 절연 패턴(116)을 부분적으로 제거하기 위한 식각액 또는 식각 가스에 의해 상기 터널 산화막(120)이 손상되는 것을 방지하기 위함이다. 또한, 상기 필드 절연 패턴(116)을 부분적으로 제거하는 동안 상기 플로팅 게이트 패턴(122)의 모서리 부분들이 라운딩 처리될 수 있다.
도 8을 참조하면, 상기 플로팅 게이트 패턴(122) 및 상기 필드 절연 패턴(116) 상에 블록킹 막(124)을 형성한다. 상기 블록킹 막(124)은 하부 실리콘 산화막(126), 실리콘 질화막(128) 및 상부 실리콘 산화막(130)을 포함할 수 있다.
상기 하부 실리콘 산화막(126)은 중온 산화물 증착(middle temperature oxide(MTO) deposition) 방법 또는 고밀도 플라즈마 증착(high density plasma(HDP) deposition) 방법에 의해 형성될 수 있으며 상기 플로팅 게이트 패 턴(122) 및 상기 필드 절연 패턴(116) 상에 약 30 내지 150Å 정도의 두께로 형성될 수 있다.
상기 실리콘 질화막(128)은 저압 화학 기상 증착을 이용하여 상기 하부 실리콘 산화막 상에 약 30 내지 150Å 정도의 두께로 형성될 수 있다.
상기 상부 실리콘 산화막(130)은 중온 산화물 증착 방법 또는 고밀도 플라즈마 증착 방법에 의해 형성될 수 있으며 상기 실리콘 질화막(128) 상에 약 30 내지 150Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 블록킹 막은 하부 실리콘 산화막, 금속 산화막 및 상부 실리콘 산화막을 포함할 수 있다. 상기 금속 산화막은 실리콘 질화물보다 높은 유전 상수를 가지며, 원자층 증착 또는 화학 기상 증착에 의해 약 20 내지 100Å 정도의 두께로 형성될 수 있다. 상기 금속 산화막은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다. 예를 들면, 상기 금속 산화막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 알루미늄 산화물(HfAlO), 란탄 산화물(La2O3), 하프늄 란탄 산화물(HfLaO),알루미늄 란탄 산화물(AlLaO) 등을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 블록킹 막은 하부 유전막, 중간 유전막 및 상부 유전막을 포함할 수 있다. 상기 중간 유전막은 상기 하부 유전막보다 낮은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있으며, 상기 상부 유전막은 상기 하부 유전막과 실질적으로 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 하부 유전막은 알루미늄 산화물을 포함할 수 있으며, 상기 중간 유전막은 하프늄 산화물 또는 지르코늄 산화물 등을 포함할 수 있다.
도 9 및 도 10을 참조하면, 상기 블록킹 막(124) 상에 컨트롤 게이트 도전막(미도시)을 형성한다. 상기 컨트롤 게이트 도전막은 불순물 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 포함할 수 있다. 예를 들면, 상기 컨트롤 게이트 도전막은 불순물 도핑된 폴리실리콘막과 상기 폴리실리콘막 상에 형성된 금속막 또는 금속 실리사이드막을 포함할 수 있다. 상기 금속막은 텅스텐을 포함할 수 있으며, 상기 금속 실리사이드로는 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix) 등이 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 컨트롤 게이트 도전막은 불순물 도핑된 폴리실리콘막, 오믹 막(ohmic layer), 금속 장벽막 및 금속막을 포함할 수 있다. 상기 오믹 막으로는 금속 실리사이드막이 사용될 수 있으며, 상기 금속 장벽막으로는 금속 질화막이 사용될 수 있다.
상기 컨트롤 게이트 도전막, 블록킹 막(124), 플로팅 게이트 패턴(122) 및 터널 산화막(120)을 패터닝하여 상기 반도체 기판(100)의 액티브 영역(100b) 상에 상기 제1 방향과 다른 제2 방향, 예를 들면, 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장하는 게이트 구조물(140)을 형성한다. 상기 게이트 구조물(140)을 형성하기 위한 패터닝 공정은 상기 액티브 영역(100b)이 노출될 때가 지 수행될 수 있다.
상기 게이트 구조물(140)은 컨트롤 게이트 전극(132), 블록킹 막 패턴(134), 플로팅 게이트 전극(136) 및 터널 절연막 패턴(138)을 포함할 수 있다. 상기 컨트롤 게이트 전극(132)은 폴리실리콘막 패턴 및 금속막 패턴을 포함할 수 있다. 상기 금속막 패턴은 워드 라인으로서 기능할 수 있다.
상기 게이트 구조물(140)은 이방성 식각에 의해 형성될 수 있다. 예를 들면, 상기 컨트롤 게이트 도전막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 반응성 이온 식각 공정을 수행함으로써 상기 게이트 구조물(140)을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 컨트롤 게이트 도전막 상에 산화물 또는 질화물을 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 게이트 구조물(140)을 형성할 수도 있다.
상기 반응성 이온 식각에 의해 상기 게이트 구조물(140)의 표면 부위들 및 상기 기판(100)의 표면 부위들이 손상될 수 있다. 즉, 상기 게이트 구조물(140)의 표면 부위들에는 다량의 결함 사이트들이 식각에 의해 생성될 수 있다. 특히, 터널 절연막 패턴(138)의 에지 부위들에는 실리콘 댕글링 결합들과 불안정한 실리콘-산소 및 실리콘-수소 결합들이 생성될 수 있다. 상기와 같은 결함 사이트들은 불휘발성 메모리 장치의 프로그램 또는 소거 동작에서 전자 또는 정공의 트랩 사이트들로서 작용할 수 있으며, 이에 따라 불휘발성 메모리 장치의 데이트 유지 특성 및 신뢰성이 저하될 수 있다.
도 11을 참조하면, 상기 게이트 구조물(140)의 손상을 치유하기 위한 산화 공정을 수행한다. 상기 산화 공정은 상기 터널 절연막 패턴(138)의 두께 변화가 발생하지 않을 정도로 수행되는 것이 바람직하다. 예를 들면, 상기 산화 공정에 의해 상기 게이트 구조물(140) 및 상기 기판(100) 상에는 약 40Å 정도의 산화막(142)이 형성될 수 있다.
상기 산화 공정은 산소 라디칼(O*)을 이용하여 수행될 수 있다. 예를 들면, 산소(O2) 및 수소(H2)를 포함하는 제1 반응 가스를 이용하는 라디칼 산화 공정이 수행될 수 있다. 상기 라디칼 산화 공정은 플라즈마 소스를 포함하는 배치식 또는 매엽식 산화 처리 설비를 이용하여 수행될 수 있다. 상기 플라즈마 소스의 예로는 마이크로웨이브 에너지를 이용하는 리모트 플라즈마 발생기, RF(Radio Frequency) 파워 소스를 이용하는 MMT(Modified-Magnetron typed) 플라즈마 발생기 등이 있다.
상기 플라즈마 소스에 의해 산소 라디칼(O*) 또는 수산화 라디칼(OH*)이 생성될 수 있다. 상기 라디칼 산화 공정은 약 800 내지 1100℃ 정도의 온도 및 1mtorr 내지 10torr 정도의 압력에서 수행될 수 있다. 특히, 상기 라디칼 산화 공정은 약 800 내지 950℃ 정도의 온도에서 수행될 수 있다. 예를 들면, 상기 라디칼 산화 공정은 약 900℃ 정도의 온도에서 수행될 수 있다.
한편, 상기 제1 반응 가스의 공급 유량에 대한 상기 수소 가스의 공급 유량은 약 10 내지 33% 정도일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 구조물(140)의 손상을 치유하 기 위하여 건식 산화 또는 습식 산화가 수행될 수도 있다. 상기 건식 산화는 산소(O2) 또는 오존(O3) 가스를 이용하여 수행될 수 있으며, 상기 습식 산화는 수증기(H2O)를 이용하여 수행될 수 있다.
그러나, 상기 산화 공정에 의해 상기 게이트 구조물(140)의 결함 사이트들이 충분히 제거되지 않을 수 있다. 따라서, 상기 게이트 구조물(140)의 결함 사이트들을 제거하기 위한 일차 열처리 및 이차 열처리를 순차적으로 수행한다.
상기 일차 열처리는 질소를 포함하는 가스 분위기에서 수행될 수 있으며, 상기 이차 열처리는 산소 및 염소를 포함하는 가스 분위기에서 수행될 수 있다.
상기 일차 열처리는 N2, NO, N2O, NH3 등을 포함하는 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 일차 열처리는 N2 및 NO를 포함하는 제2 반응 가스를 이용하여 수행될 수 있다. 상기 제2 반응 가스의 공급 유량에 대한 NO 가스의 공급 유량은 약 1 내지 20% 정도일 수 있다. 예를 들면, 상기 일차 열처리가 수행되는 동안 상기 제2 반응 가스의 공급량은 약 10리터 정도일 수 있으며, 상기 NO 가스의 공급량은 약 0.3리터 정도일 수 있다.
상기 일차 열처리는 약 800 내지 1100℃ 정도의 온도 및 1mtorr 내지 10torr 정도의 압력에서 수행될 수 있다. 특히, 상기 일차 열처리는 약 800 내지 950℃ 정도의 온도에서 수행될 수 있다. 예를 들면, 상기 일차 열처리는 약 900℃ 정도의 온도에서 수행될 수 있다. 또한, 상기 일차 열처리는 상기 산화 공정에 이어서 인시튜 방식으로 수행될 수 있다.
상기 일차 열처리는 상기 게이트 구조물(140)의 결함 사이트들을 제거하기 위하여 수행될 수 있다. 상기 일차 열처리를 수행하는 동안 상기 게이트 구조물(140) 내의 실리콘 댕글링 본드들이 제거될 수 있으며, 상기 불안정한 결합들이 실리콘-질소 결합들로 치환될 수 있다. 결과적으로, 상기 게이트 구조물(140)과 산화막(142) 사이의 계면 부위에 질소 농도가 증가되며, 이에 따라 후속하는 이차 열처리에서 산화제의 침투가 억제될 수 있다. 즉, 상기 게이트 구조물(140)과 상기 산화막(142) 사이에서 실리콘-질소 결합을 포함하는 실리콘 산질화층이 형성될 수 있으며, 상기 실리콘 산질화층은 후속하는 이차 열처리에서 산화제의 침투를 방지하는 장벽막으로서 기능할 수 있다.
상기 이차 열처리는 상기 일차 열처리 후 잔류하는 결함 사이트들을 제거하기 위하여 수행될 수 있다. 상기 이차 열처리는 O2, O3 또는 H2O와 같은 산화제와 HCl을 포함하는 가스 분위기에서 수행될 수 있다.
예를 들면, 상기 이차 열처리는 O2 및 HCl을 포함하는 제3 반응 가스를 이용하여 수행될 수 있다. 상기 제3 반응 가스의 공급 유량에 대한 상기 HCl 가스의 공급 유량은 약 0.1 내지 10% 정도일 수 있다. 예를 들면, 상기 이차 열처리가 수행되는 동안 상기 제3 반응 가스의 공급량은 약 11리터 정도일 수 있으며, 상기 HCl 가스의 공급량은 약 0.1리터 정도일 수 있다.
상기 이차 열처리는 약 800 내지 1100℃ 정도의 온도 및 1mtorr 내지 10torr 정도의 압력에서 수행될 수 있다. 특히, 상기 이차 열처리는 약 800 내지 950℃ 정 도의 온도에서 수행될 수 있다. 예를 들면, 상기 이차 열처리는 약 900℃ 정도의 온도에서 수행될 수 있다. 또한, 상기 이차 열처리는 상기 일차 열처리에 이어서 인시튜 방식으로 수행될 수 있다.
상기 이차 열처리를 수행하는 동안, 상기 일차 열처리에 의해 생성된 실리콘 산질화층에 의해 산화제의 침투가 충분히 억제될 수 있다. 따라서, 상기 이차 열처리를 수행하는 동안 상기 산화막(142)의 두께는 다소 증가될 수는 있으나, 상기 터널 산화막 패턴(138)의 두께 변화는 충분히 억제될 수 있다. 예를 들면, 상기 이차 열처리를 수행하는 동안 상기 산화막(142)의 두께는 약 5Å 정도 증가될 수는 있다. 그러나, 상기 터널 산화막 패턴(138)의 에지 부위들의 두께 변화는 약 3Å 이하로 억제될 수 있으며, 이에 따라 버즈 비크(bird's beak)가 발생되는 것을 방지할 수 있다. 이는 상기 플로팅 게이트 전극(136)의 에지 부위들이 산화되는 것이 충분히 억제되기 때문이다.
또한, 상기 이차 열처리를 수행하는 동안, 상기 잔류하는 결함 사이트들이 충분히 제거될 수 있다. 예를 들면, 상기 불안정한 실리콘-수소 결합들이 안정한 실리콘-염소 결합들로 치환될 수 있으며, 잔류하는 실리콘 댕글링 결합들이 제거될 수 있다.
상기 이차 열처리를 수행한 후, 상기 게이트 구조물(140)과 인접하는 기판(100)의 표면 부위에 소스/드레인 영역들(미도시)을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다. 상기 소스/드레인 영역들은 이온 주입 공정 및 불순물 활성화를 위한 열처리에 의해 형성될 수 있다. 또한, 상기 소스 /드레인 영역들을 형성하기 전에 상기 게이트 구조물(140)의 측면들 상에 스페이서들을 형성할 수도 있다.
또한, 상기 소스/드레이 영역을 형성하기 위한 이온 주입을 수행하는 동안 상기 게이트 구조물(140)은 상기 실리콘 산질화층에 의해 보호될 수 있다.
불휘발성 메모리 장치의 신뢰성 평가
먼저, 종래의 기술을 이용하여 제1 불휘발성 메모리 장치를 제조하였다. 구체적으로, 반도체 기판 상에 제1 컨트롤 게이트 전극, 제1 블록킹 막 패턴, 제1 플로팅 게이트 전극 및 제1 터널 절연막 패턴을 포함하는 제1 게이트 구조물을 형성하였다. 상기 제1 게이트 구조물의 식각 손상을 치유하기 위하여 라디칼 산화 처리와 열처리를 순차적으로 수행하였다. 상기 라디칼 산화 공정은 O2 및 H2를 포함하는 반응 가스를 이용하여 약 900℃의 온도에서 수행되었으며, 상기 열처리는 N2 및 NO 가스를 포함하는 반응 가스를 이용하여 약 900℃의 온도에서 수행되었다. 상기 라디칼 산화 공정에 의해 약 45Å 정도의 두께를 갖는 산화막이 제1 게이트 구조물 및 상기 반도체 기판 상에 형성되었다. 이어서, 상기 제1 게이트 구조물과 인접하는 상기 반도체 기판의 표면 부위들에 제1 소스/드레인 영역들을 형성하였다.
이어서, 본 발명의 일 실시예에 따른 제2 불휘발성 메모리 장치를 제조하였다. 구체적으로, 반도체 기판 상에 제2 컨트롤 게이트 전극, 제2 블록킹 막 패턴, 제2 플로팅 게이트 전극 및 제2 터널 절연막 패턴을 포함하는 제2 게이트 구조물을 형성하였다. 상기 제2 게이트 구조물의 식각 손상을 치유하기 위하여 라디칼 산화 처리와 일차 열처리 및 이차 열처리를 인시튜 방식으로 수행하였다. 상기 라디칼 산화 공정은 O2 및 H2를 포함하는 반응 가스를 이용하여 약 900℃의 온도에서 수행되었고, 상기 일차 열처리는 N2 및 NO 가스를 포함하는 반응 가스를 이용하여 약 900℃의 온도에서 수행되었으며, 상기 이차 열처리는 O2 및 HCl을 포함하는 반응 가스를 이용하여 약 900℃의 온도에서 수행되었다. 상기 라디칼 산화 공정에 의해 약 40Å 정도의 두께를 갖는 산화막이 제1 게이트 구조물 및 상기 반도체 기판 상에 형성되었으며, 상기 이차 열처리에 의해 상기 산화막의 두께가 약 5Å 정도 증가되었다. 이어서, 상기 제2 게이트 구조물과 인접하는 상기 반도체 기판의 표면 부위들에 제2 소스/드레인 영역들을 형성하였다.
도 12는 종래의 기술에 의해 제조된 제1 불휘발성 메모리 장치와 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 고온 스트레스 특성을 나타내는 그래프이다.
상기 제1 및 제2 불휘발성 메모리 장치들을 형성한 후, 고온 스트레스 특성 시험이 수행되었다. 구체적으로, 상기 제1 및 제2 불휘발성 메모리 장치들의 프로그램 및 소거 동작들을 1200회 반복적으로 수행한 후, 제1 및 제2 불휘발성 메모리 장치들의 문턱 전압을 측정하였다. 이어서, 프로그램된 제1 및 제2 불휘발성 메모리 장치들을 약 200℃의 온도에서 약 2시간 동안 베이크 처리한 후, 제1 및 제2 불휘발성 메모리 장치들의 문턱 전압을 측정하였다.
도 12에 도시된 바와 같이, 상기 제1 불휘발성 메모리 장치의 문턱 전압 변화량은 약 0.6V 정도로 측정되었으며, 상기 제2 불휘발성 메모리 장치의 문턱 전압 변화량은 약 0.52V 정도로 측정되었다. 결과적으로, 상기 제2 불휘발성 메모리 장치의 고온 스트레스 특성이 상기 제1 불휘발성 메모리 장치와 비교하여 약 0.08V 정도 개선되었음이 확인되었다.
도 13은 종래의 기술에 의해 제조된 제1 불휘발성 메모리 장치와 본 발명의 일 실시예에 따라 제조된 제2 불휘발성 메모리 장치의 읽기 장애(read disturbance)를 나타내는 그래프이다.
한편, 상기 제1 및 제2 불휘발성 메모리 장치들의 프로그램 및 소거 동작들을 약 1200회 반복 수행한 후, 약 10만회에 걸쳐서 약 6V 정도의 읽기 전압을 제1 및 제2 게이트 구조물들에 인가하였다. 이어서, 상기 제1 및 제2 불휘발성 메모리 장치에서 불량 비트들(fail bits)의 수량을 측정하였다. 즉, 상기 제1 및 제2 불휘발성 메모리 장치들에서 상기 읽기 전압의 인가에 의해 프로그램 동작이 이루어진 셀들의 수량을 측정하였다.
도 13에 도시된 바와 같이, 상기 제1 불휘발성 메모리 장치의 경우, 약 910개 정도의 불량 비트들이 발생되었으며, 상기 제2 불휘발성 메모리 장치의 경우, 약 127개 정도의 불량 비트들이 발생되었다. 결과적으로, 상기 제2 불휘발성 메모리 장치의 일기 장애가 상기 제1 불휘발성 메모리 장치에 비하여 크게 감소되었음을 확인할 수 있었다.
한편, 도시되지는 않았으나, 상기 제1 불휘발성 메모리 장치에서 제1 터널 절연막 패턴의 에지 부위들의 두께 변화는 약 6 내지 9Å 정도로 측정되었으며, 상기 제2 불휘발성 메모리 장치에서 제2 터널 절연막 패턴의 에지 부위들의 두께 변화는 약 2 내지 3Å 정도로 측정되었다.
상기와 같은 본 발명의 실시예들에 따르면, 불휘발성 메모리 장치에서 게이트 구조물 내의 결함 사이트들은 라디칼 산화 처리, 질소를 포함하는 가스 분위기에서 수행되는 일차 열처리 및 염소를 포함하는 가스 분위기에서 수행되는 이차 열처리에 의해 충분히 제거될 수 있다. 또한, 버즈 비크와 같은 터널 산화막의 두께 변화가 충분히 억제될 수 있다. 따라서, 상기 불휘발성 메모리 장치의 데이터 유지 특성 및 신뢰성이 충분히 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 기판 상에 컨트롤 게이트 전극, 블록킹 막 패턴, 플로팅 게이트 전극 및 터널 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계;상기 기판 및 상기 게이트 구조물의 손상을 치유하기 위하여 산화 처리를 수행하는 단계;상기 게이트 구조물의 결함 사이트들(defect sites)을 제거하기 위하여 질소를 포함하는 가스 분위기에서 일차 열처리를 수행하는 단계; 및상기 일차 열처리 후 상기 게이트 구조물들의 잔류 결함 사이트들을 제거하기 위하여 염소를 포함하는 가스 분위기에서 이차 열처리를 수행하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 산화 처리는 산소 라디칼을 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 산화 처리는 800 내지 1100℃의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리의 제조 방법.
- 제1항에 있어서, 상기 산화 처리는 O2 및 H2를 포함하는 반응 가스를 이용하 여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 반응 가스의 공급 유량에 대한 H2 가스의 공급 유량은 10 내지 33%인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 산화 처리는 O2, O3 및 H2O로 이루어진 군으로부터 선택된 적어도 하나를 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 일차 열처리는 N2, NO, N2O 및 NH3로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 가스 분위기에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 일차 열처리는 N2 및 NO를 포함하는 반응 가스를 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제8항에 있어서, 상기 반응 가스의 공급 유량에 대한 NO 가스의 공급 유량은 1 내지 20%인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 일차 열처리는 800 내지 1100℃의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 이차 열처리는 O2, O3 및 H2O로 이루어진 군으로부터 선택된 적어도 하나 및 HCl을 포함하는 가스 분위기에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제11항에 있어서, 상기 이차 열처리는 O2 및 HCl을 포함하는 반응 가스를 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 반응 가스의 공급 유량에 대한 HCl 가스의 공급 유량은 0.1 내지 10%인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 이차 열처리는 800 내지 1100℃의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 산화 처리 및 상기 일차 열처리는 인시튜 방식으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 일차 열처리 및 이차 열처리는 인시튜 방식으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 산화 처리, 상기 일차 열처리 및 상기 이차 열처리는 인시튜 방식으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 블록킹 막 패턴은 하부 유전막, 중간 유전막 및 상부 유전막을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제18항에 있어서, 상기 하부 및 상부 유전막들은 각각 실리콘 산화물을 포함하며, 상기 중간 유전막은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제19항에 있어서, 상기 금속 산화물은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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