KR20070058725A - 불휘발성 메모리 소자의 제조 방법 - Google Patents

불휘발성 메모리 소자의 제조 방법 Download PDF

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KR20070058725A KR1020050117336A KR20050117336A KR20070058725A KR 20070058725 A KR20070058725 A KR 20070058725A KR 1020050117336 A KR1020050117336 A KR 1020050117336A KR 20050117336 A KR20050117336 A KR 20050117336A KR 20070058725 A KR20070058725 A KR 20070058725A
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Abstract

신뢰성이 향상된 불휘발성 메모리 소자의 제조 방법에서, 반도체 기판 상에 액티브 영역 및 필드 영역을 구분하고, 상기 반도체 기판 상에 터널 산화막 및 플로팅 게이트 전극이 적층된 플로팅 게이트 구조물들을 형성하고, 상기 플로팅 게이트 구조물들 표면을 질소 분위기 하에서 질화시켜 실리콘 질화막을 형성한다. 이어서, 상기 실리콘 질화막의 표면 개선 및 스트레스 완화를 위하여 상기 실리콘 질화막을 열처리한 후에 상기 열처리 된 실리콘 질화막 상에 ONO 패턴 및 컨트롤 게이트 전극을 순차적으로 형성한다. 상기 공정에 의하면,ONO 플로팅 계면에 실리콘 질화막이 형성됨으로서 계면 특성이 양호해져, 신뢰성이 향상된 불휘발성 메모리 장치를 제조할 수 있다.

Description

불휘발성 메모리 소자의 제조 방법{Method of Manufacturing Non-Volatile Memory Device}
도 1은 종래 기술에 의한 불휘발성 메모리 장치를 나타내는 단면도이다.
도 2 내지 도 10은 본 발명의 실시에에 따른 실리콘 질화막을 포함하는 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 산화막
102a : 게이트 산화막 104 : 제1 도전층
108 : 하드 마스크층 108a : 하드 마스크 패턴
112 : 트렌치 114 : 소자분리막
116 : 제1 도전층 118 : 플로팅 게이트
120 : 실리콘 질화막 128 : 유전막
130 : 컨트롤 게이트층 130a : 컨트롤 게이트
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하 게는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지하면서 전기적으로 데이터의 입력과 출력이 가능한 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
불휘발성 메모리 장치는 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리 등이 이 있다. 이 중 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입ㅇ출력을 제어하는 구조를 갖는다.
상기 불휘발성 메모리 메모리 장치는 일반적으로 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 순차적으로 적층된 스택 구조를 갖는다. 상기 플래시 메모리 장치는 상기 콘트롤 게이트에 적절한 전압을 인가하여 상기 플로팅 게이트에 전자를 집어넣거나 빼냄으로서 프로그래밍이 이루어진다.
도 1은 종래 기술에 의한 불휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 소자분리 패턴(STI;도시하지 않음)이 형성된 반도체 기판(10) 상에 터널 산화막(12) 및 플로팅 게이트(14)가 적층되어 있다. 상기 플로팅 게이트(14)상에 ONO 구조를 갖는 유전막(22)이 존재하고, 상기 유전막(22) 상에 컨트롤 게이트(24)가 존재한다.
상술한 구조를 갖는 불휘발성 메모리 셀에 있어서, 데이터의 저장은 컨트롤 게이트(24)와 기판(10)에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다.
이때, 유전막(22)은 플로팅 게이트(14)에 충전된 전하 특성을 유지시키고 컨 트롤 게이트(24)의 전압을 플로팅 게이트(14)에 전달하는 역할을 한다.
컨트롤 게이트(24)에 인가한 전압을 플로팅 게이트(14)에 많이 유도하기 위해서는 플로팅 게이트(14)와 컨트롤 게이트(24) 사이에서 높은 커플링 계수를 유지하여야 한다. 커플링 계수(R)는
Figure 112005070738947-PAT00001
이므로, 상기 커플링 계수를 증가시키기 위해서는 유전막(22)의 커패시턴스 CONO를 증가시켜야 한다(여기서, CTO는 게이트 산화막의 커패시턴스를 나타낸다) 또한, 커패시턴스(C)는
Figure 112005070738947-PAT00002
(여기서, ε는 유전 상수이고 A 및 T는 각각 유전막(22)의 면적 및 두께를 나타낸다.)
따라서, 높은 커플링 계수를 얻기 위해서는 유전막의 면적을 증가시키거나 두께를 감소시켜야 한다. 최근, 불휘발성 메모리 장치의 디자인 룰이 90㎚이하로 계속적으로 감소함에 따라 상기 유전막이 차지하는 면적도 감소하고 있는 추세이다. 상기 유전막이 차지하는 면적의 감소에 따른 커플링 비의 감소를 보완하기 위하여 유전막의 두께를 감소시키는 추세에 있다 .
그러나, 상기 유전막이 두께를 계속적으로 감소시킬 경우, 상기 플로팅 게이트의 표면 모폴로지(surface morphology)의 특성이 좋지 않아서 전계가 일정 영역에 집중되는 현상이 발생한다.
또한, 상기 플로팅 게이트 계면에 존재하는 댕글린 본드(dangling bond)로 인하여, 상기 플로팅 게이트 계면에 형성되는 유전막의 신뢰성 열화가 발생하고, 상기 콘트롤 게이트와 플로팅 게이트 사이에서의 누설 전류의 증가를 초래한다.
결과적으로, 상기 커플링 비의 감소 뿐만 아니라 불휘발성 메모리 장치의 전기적 신뢰성을 저하시킨다.
따라서, 본 발명의 목적은 신뢰성이 향상된 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 제조 방법에 의하면, 반도체 기판 상에 액티브 영역 및 필드 영역을 구분하고 , 상기 반도체 기판 상에 터널 산화막 및 플로팅 게이트 전극이 적층된 플로팅 게이트 구조물들을 형성하고, 상기 플로팅 게이트 구조물들 표면을 질소 분위기 하에서 질화시켜 실리콘 질화막을 형성한다. 이어서, 상기 실리콘 질화막의 표면 개선 및 스트레스 완화를 위하여 상기 실리콘 질화막을 열처리한 후에 상기 열처리 된 실리콘 질화막 상에 ONO 패턴 및 컨트롤 게이트 전극을 순차적으로 형성한다.
상기 플로팅 게이트 전극은 폴리실리콘으로 형성하며, 상기 실리콘 질화막 형성 단계는 열적 질화 또는 플라즈마 질화 방법에 의하여 수행한다. 또한, 상기 실리콘 질화막 형성은 800℃ 이상의 온도에서 수행하며, 상기 열처리하는 단계는 실리콘 질화 형성 단계에 비해 높거나 동일한 온도에서 수행한다.
상기 설명한 방법에 의하면, 상기 질화 처리에 의해 상기 플로팅 게이트 구조물의 상부에 실리콘 질화막을 형성된다. 이에 따라, 상기 플로팅 게이트의 표면 모폴로지(surface morphology) 및 댕글린 본드(dangling bond)를 현격히 감소할 수 있다. 결과적으로, 상기 플로팅 게이트 구조물 상에 높은 신뢰성을 갖는 유전막을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 2 내지 도 10 은 본 발명의 실시예에 따른 플로팅 게이트 형성 방법을 설명하기 위한 공정 단면도들이다.
도 2에 도시된 바와 같이, 기판(100)상에 산화막(102), 제1도전층(104) 및 마스크(108)을 순차적으로 형성한다.
먼저 실리콘으로 이루어진 기판(100)상에 터널 산화막으로 제공하기 위한 산화막(102)을 약 60Å의 두께로 형성한다.
일반적으로 불휘발성 메모리 장치에 저장된 데이터를 보존하는 능력은 산화막(102)의 신뢰성에 좌우된다. 이 때문에, 상기 산화막(102)은 '프로그램'과 '소거' 동작을 반복하는 횟수에 제한적인 요소로 작용하게 된다. 통상적으로 메모리 제품으로 사용하기 위해서는 100만회 이상의 '프로그램'과 '소거' 동작을 반복할 수 있어야 한다.
따라서, 본 발명의 산화막(102)은 1Torr 이하의 낮은 압력과 800℃ 이상의 온도 및 O2, H2 , N2 가스가 제공되는 분위기 하에서 라디칼 산화시켜 형성하는 것이 바람직하다. 상기 라디칼 산화법을 수행하면, 터널 산화막으로 제공되기에 적합하도록 충분한 두께를 가질 뿐 아니라 치밀한 막질을 갖는 산화막을 형성할 수 있다.
이어서, 산화막(102) 상에 플로팅 게이트용 제1 도전층(104)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 500Å의 두께로 형성한다. 상기 제1 도전층은 도핑된 폴리실리콘으로 형성하는 것이 바람직하다.
상기 폴리실리콘의 도핑은, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법 등으로 수행한다. 이어서, 제1 도전층(104)상에 플로팅 게이트의 레이아웃(형성 영역)을 정의하는 하드마스크(108)를 형성한다.
도 3에 도시된 바와 같이, 제1도전 패턴(104a) 사이에 노출된 기판을 식각함으로서 소자 분리 영역에 해당하는 부위에 트렌치(112)를 형성한다.
이를 구체적으로 설명하면, 상기 하드마스크에 노출된 제1도전층(104)과 산 화막(102) 및 기판(100)을 식각하기 위해 소정의 상기 기판(100)을 식각 챔버 내로 이송한다.
이후, 제1 도전층(104) 및 산화막(102)을 식각하기 위한 에칭 가스를 상기 에칭 챔버내로 주입하여, 상기 하드 마스크에 노출된 제1 도전층(104) 및 산화막(102)을 순차적으로 식각한다. 상기 식각으로 제1 도전층(104)은 제1 도전 패턴(104a)으로, 산화막(102)은 게이트 산화막(102a)으로 형성된다.
이어서, 동일한 에칭 챔버 내에서 상기 기판(100)을 약 1200Å 내지 2500Å정도의 깊이, 바람직하게는 1700Å 의 깊이로 식각하여 상기 기판에 트렌치(112)를 형성한다. 즉, 상기 트렌치(112)의 형성에 인해 액티브 영역이 정의된다.
도 4에 도시된 바와 같이, 산화물 증착공정 및 화학적 기계적 연마공정을 수행하여 기판의 트렌치 내에 소자분리막(114)을 형성한다.
먼저, 상기 트렌치(112)를 매립하기 위해 갭 필링 특성이 우수한 산화물을 화학적 기상증착 방법으로 증착한다. 이때, 상기 산화물은 고밀도 플라즈마(HDP) 산화물인 것이 바람직하다.
이후, 상기 하드마스크 패턴의 표면이 노출되도록 상기 산화물에 화학적 기계적 연마공정(CMP)을 수행하여, 트렌치(112)에 존재하는 소자분리막(114)을 형성한다. 이후 상기 하드마스크 패턴(도시하지 않음)을 제거한다.
도 5에 도시된 바와 같이, 상기 제1도전 패턴(104a) 상에 제2 도전 패턴(116a)을 형성하여 플로팅 게이트(118)를 형성한다.
먼저, 상기 제1 도전 패턴(104a)이 노출된 결과물 상에 플로팅 게이트용 제2 도전층(도시하지 않음)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 형성한다. 상기 제2 도전층은 약 1200Å의 두께로 형성하는 것이 바람직하다. 여기서, 제2 도전층은 상기 제1 도전층(104)와 마찬가지로 폴리실리콘으로 형성하는 것이 바람직하다.
이후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물을 도핑한다.
즉, 상기 제1 도전 패턴(104a) 및 상기 제2 도전 패턴(116a)은 각각 도전층을 적층하는 제1 공정과 불순물을 도핑시키는 제2 공정을 수행하여 형성한다.
이후, 제2도전층 상에 플로팅 게이트(118)의 레이아웃을 정의하는 식각 마스크(도시하지 않음)를 형성한다. 이어서, 상기 식각 마스크에 노출된 제2 도전층을 식각하여 제2 도전 패턴(116a)을 형성한다. 이후 상기 식각 마스크를 제거한다. 여기서, 상기 플로팅 게이트(118)는 제1도전 패턴(104a)과 제2도전 패턴(116a)이 적층된 구조를 갖는다.
도 6 및 도 7 에 도시된 바와 같이, 상기 플로팅 게이트(118) 상부를 질소 분위기 하에서 질화 처리하여 실리콘 질화막(120)을 형성한다.
상기 플로팅 게이트(118)를 형성한 후, 상기 플로팅 게이트(118)의 실리콘을 N2와 반응시키고, 이에 따라 실리콘 질화막(120)이 형성된다. 상기 플로팅 게이트(118)의 질화 처리는 열 질화 또는 플라즈마 질화 방법을 선택적으로 수행할 수 있다.
상기 열 질화 공정은 N2 가스, NH3 가스, NO 가스, N2O 가스 등과 같은 질화 가스를 이용하여 700℃ 내지 800℃ 정도의 온도에서 수행될 수 있다
상기 질화 가스들은 단독 또는 혼합하여 사용할 수 있다.
상기 열 질화 공정 방법은, 퍼니스(Furnace)을 이용하여 NH3분위기에서 800℃ 이상의 온도를 60초 동안 유지함으로써 실시할 수 있다.
상기 열 질화 공정은 상기 퍼니스가 배치식 또는 매엽식 모두 가능하다.
상기 플라즈마 질화 공정은 상기 플로팅 게이트(118)를 형성한 후, 인-시투 또는 익스-시투로 질소 라디칼(N*)을 포함하는 질소 플라즈마를 이용하여 수행될 수 있다.
구체적으로, 상기 플라즈마 질화 처리는 N2 가스, NH3 가스, NO 가스, N2O 가스 등과 같은 질화 가스와, Ar 가스와 He 가스 등과 같은 캐리어 가스를 이용하여 상온 내지 800℃ 이상의 온도에서 수행될 수 있다.
상기 플라즈마 질화 처리는 리모트 플라즈마 발생기를 이용한 리모트 플라즈마 방식 또는 상기 챔버 내에서 직접적으로 플라즈마를 형성하는 다이렉트 플라즈마 방식으로 수행될 수 있다. 일 예로서, 마이크로파 에너지 소스 또는 RF 파워 소스를 사용하는 리모트 플라즈마 발생기 또는 MMT(modified-magnetron typed) 플라즈마 발생기 등이 사용될 수 있다.
플라즈마 질화 방법은 수 초 내지 수 분의 짧은 시간 내에 수행할 수 있으므로 공정이 매우 단순하다.
상기 실리콘 질화막(120)은 상기 플로팅 게이트(118)의 표면과 질소 소오스 가스가 반응함으로서 박막이 형성되는 것이다.
그러므로, 통상적인 화학 기상 증착 공정에 의해 막을 형성하였을 경우에 비하여, 상기 플로팅 게이트(118) 표면과 상기 실리콘 질화막(120) 사이 계면 부위의 특성이 매우 양호하다. 즉, 상기 플로팅 게이트(118) 내의 댕글링 본드를 현격히 감소되고, 상기 플로팅 게이트(118)의 표면 모폴리지의 특성이 개선된다.
이어서, 상기 실리콘 질화막(120)의 표면 개선 및 스트레스 완화를 위하여 상기 실리콘 질화막(120)을 열처리한다. 상기 열처리 공정은 상기 질화 공정을 수행하기 위한 온도보다 높거나 동일한 온도에서 실시한다. 본 발명에 일실시예에서는 800℃내지 850℃의 온도를 10초 내지 20초 동안 유지하여 수행된다.
이때 N20만 포함된 가스 뿐아니라 N2O나 NO 같은 산소를 포함하는 가스를 사용할 수도 있다.
첫 번째로, 상기 열처리 공정은, 퍼니스를 이용하여, N20분위기에서 850℃ 이상의 온도에서 10초동안 열처리함으로써 실시할 수 있다.
두 번째로, 상기 열처리 공정은 20초동안 급속 열처리 RTP (Rapid Thermal Process)를 이용하여 N20분위기에서 800℃이상의 온도에서 실시할 수 있다.
상기 도 8에 도시된 실리콘 질화막(120)이 형성된 기판(100) 상에 균일한 두께를 갖는 유전막(128)을 형성한다. 상기 유전막(128)은 예컨대 제1산화막/질화막/제2산화막(ONO)을 포함하는 구조를 갖는다.
상기 유전막(128)은 열산화 공정 및 LPCVD 공정으로 형성된다. 상기 LPCVD 공정으로 유전막(128)을 형성할 경우에는, 열 산화막과 동일한 특성을 얻기 위하여 NO 또는 N2O 분위기에서 어닐링한다.
도 9에 도시된 바와 같이, 상기 유전막(128) 상에 컨트롤 게이트층(130)을 형성한다. 상기 컨트롤 게이트층(130)은 N+형으로 도핑된 폴리실리콘층 또는 폴리실리콘/금속 실리사이드층으로 형성된다. 여기서, 금속 실리사이드층은 예컨대 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)등을 들 수 있다.
바람직하게는, 컨트롤 게이트층(130)의 폴리실리콘층은 약 800Å의 두께로 형성하고, 금속 실리사이드층은 약 100 내지 400Å의 두께로 형성한다.
도 10에 도시된 바와 같이, 사진식각 공정으로 컨트롤 게이트층(130)을 패터닝하여 컨트롤 게이트 전극(130a)을 형성한 후, 노출된 유전막(128), 플로팅 게이트(118)를 각 셀 단위로 건식 식각하여 스택형 불휘발성 메모리 셀을 형성한다.
이때, 상기 건식식각은 소자분리막 사이의 반도체 기판(100a) 상면이 노출될 때까지 수행한다. 상기 불휘발성 메모리 셀은 컨트롤 게이트 전극(130a), 유전막 패턴(128a),플로팅 게이트 전극(118a) 및 게이트 산화막 패턴(102b)을 포함한다.
상술한 방법으로 형성된 불휘발성 메모리 셀은 물성이 향상된 유전막 패턴(128a)을 포함하고 있어 상기 플로팅 게이트 전극(118a)에 저장된 전하가 누설되는 현상이 발생하지 않는다.
상술한 바와 같은 본 발명은, 실리콘 질화막을 형성함으로써, 상기 실리콘 질화막 상에 형성되는 유전막의 표면 모폴로지 및 전하 유지 특성을 향상 시킨다. 따라서, 신뢰성이 향상된 유전막을 포함하는 불휘발성 메모리 장치를 제조할 수 있다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 반도체 기판 상에 액티브 영역 및 필드 영역을 구분하는 단계;
    상기 반도체 기판 상에 터널 산화막 및 플로팅 게이트 전극이 적층된 플로팅 게이트 구조물들을 형성하는 단계;
    상기 플로팅 게이트 구조물들 표면을 질소 분위기 하에서 질화시켜 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막의 표면 개선 및 스트레스 완화를 위하여 상기 실리콘 질화막을 열처리하는 단계; 및
    상기 열처리 된 실리콘 질화막 상에 ONO 패턴 및 컨트롤 게이트 전극을 순차적으로 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 플로팅 게이트 전극은 폴리실리콘으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 실리콘 질화막 형성 단계는 열적 질화 또는 플라즈마 질화 방법에 의하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 실리콘 질화막 형성은 800℃ 이상의 온도에서 수행하 는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 열처리하는 단계는 실리콘 질화 형성 단계에 비해 높거나 동일한 온도에서 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
KR1020050117336A 2005-12-05 2005-12-05 불휘발성 메모리 소자의 제조 방법 KR20070058725A (ko)

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* Cited by examiner, † Cited by third party
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