KR100763535B1 - 불휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 장치를 제조하는 방법에서, 채널 영역을 갖는 기판 상에는 터널 절연막이 형성된다. 상기 터널 절연막 상에는 실리콘 질화물 및 하프늄 알루미늄 산화물을 포함하며 상기 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막이 형성된다. 상기 전하 트랩핑 막 상에는 유전막 및 도전막이 형성된다. 게이트 구조물은 상기 도전막, 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝함으로써 형성된다. 상기 불휘발성 메모리 장치는 실리콘 질화물 및 하프늄 알루미늄 산화물로 이루어진 전하 트랩핑 막 패턴을 포함한다. 따라서, 상기 불휘발성 메모리 장치의 문턱 전압 특성 및 절연파괴전압 특성이 개선될 수 있다.
Description
도 1 내지 도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이다.
도 12는 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 문턱 전압을 나 타내는 그래프이다.
도 13은 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 문턱 전압을 나타내는 그래프이다.
도 14는 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 누설 전류와 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 누설 전류를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 불휘발성 메모리 장치 100 : 반도체 기판
100a : 채널 영역 120 : 컨트롤 게이트 전극
122 : 제1 금속 질화막 패턴 124 : 제2 금속 질화막 패턴
126 : 금속막 패턴 134 : 스페이서
140 : 유전막 패턴 142 : 전하 트랩핑 막 패턴
146 : 실리콘 질화막 패턴 148 : 하프늄 알루미늄 산화막 패턴
150 : 게이트 구조물 152a, 152b : 소스/드레인 영역
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 전하 트랩핑 막을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 반도체 기판 상에 형성된 터널 절연막, 상기 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막, 상기 전하 트랩핑 막 상에 형성된 유전막, 상기 유전막 상에 형성된 게이트 전극, 상기 게이트 전극의 측면들 상에 형성된 스페이서를 포함할 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 싱글 레벨 셀(single level cell; SLC) 또는 멀티 레벨 셀(multi level cell; MLC)로서 사용될 수 있다.
상기 불휘발성 메모리 장치가 싱글 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막에는 ‘0’ 또는 ‘1’의 로직 상태가 저장될 수 있다.
상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막에는 ‘00’, ‘01’, ‘10’ 또는 ‘11’의 로직 상태가 저장될 수 있다.
상기 불휘발성 메모리 장치가 멀티 레벨 셀로서 사용되는 경우, 상기 불휘발성 메모리 장치에는 싱글 레벨 셀로서 사용되는 경우와 비교하여 더 많은 스트레스가 인가될 수 있다. 따라서, 상기 불휘발성 메모리 장치가 멀티 레벨 셀로서 사용되는 경우 개선된 절연파괴전압 특성과 증가된 문턱 전압 윈도우가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 개선된 절연파괴전압 특성과 증가된 문턱 전압 윈도우를 갖는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법은, 채널 영역을 갖는 기판 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 실리콘 질화물 및 하프늄 알루미늄 산화물을 포함하며 상기 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막을 형성하는 단계와, 상기 전하 트랩핑 막 상에 유전막을 형성하는 단계와, 상기 유전막 상에 도전막을 형성하는 단계와, 상기 도전막, 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 상기 채널 영역 상에 컨트롤 게이트 전극, 유전막 패턴, 전하 트랩핑 막 패턴 및 터널 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 트랩핑 막을 형성하는 단계는, 상기 터널 절연막 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 하프늄 알루미늄 산화막을 형성하는 단계를 포함할 수 있다. 상기 하프늄 알루미늄 산화막은 원자층 증착을 이용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하프늄 알루미늄 산화막을 형성하는 단계는, 상기 기판 상으로 하프늄을 포함하는 제1 반응 물질을 제공하여 상기 실리콘 질화막 상에 제1 전구체 막을 형성하는 단계와, 상기 기판 상으로 알루미늄을 포함하는 제2 반응 물질을 제공하여 상기 제1 전구체 막 상에 제2 전구체 막을 형성하는 단계와, 상기 제1 및 제2 전구체 막들을 산화시켜 상기 하프늄 알루미늄 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하프늄 알루미늄 산화막을 형성하는 단계는, 상기 기판 상으로 하프늄을 포함하는 제1 반응 물질과 알루미늄을 포함하는 제2 반응 물질을 제공하여 상기 기판 상에 전구체 막을 형성하는 단계와, 상기 전구체 막을 산화시켜 상기 하프늄 알루미늄 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하프늄 알루미늄 산화막을 형성하는 단계는, 상기 기판 상으로 하프늄을 포함하는 제1 반응 물질을 제공하여 상기 실리콘 질화막 상에 제1 전구체 막을 형성하는 단계와, 상기 제1 전구체 막을 산화시켜 하 프늄 산화막을 형성하는 단계와, 상기 기판 상으로 알루미늄을 포함하는 제2 반응 물질을 제공하여 상기 하프늄 산화막 상에 제2 전구체 막을 형성하는 단계와, 상기 제2 전구체 막을 산화시켜 알루미늄 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 트랩핑 막을 형성하는 단계는, 상기 터널 절연막 상에 하프늄 알루미늄 산화막을 형성하는 단계와, 상기 하프늄 알루미늄 산화막 상에 실리콘 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 트랩핑 막을 형성하는 단계는, 상기 터널 절연막 상에 제1 실리콘 질화막을 형성하는 단계와, 상기 제1 실리콘 질화막 상에 하프늄 알루미늄 산화막을 형성하는 단계와, 상기 하프늄 알루미늄 산화막 상에 제2 실리콘 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 트랩핑 막을 형성하는 단계는, 상기 터널 절연막 상에 제1 하프늄 알루미늄 산화막을 형성하는 단계와, 상기 제1 하프늄 알루미늄 산화막 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 제2 하프늄 알루미늄 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 전하 트랩핑 막을 형성한 후, 상기 기판을 850 내지 1200℃의 온도에서 열처리하는 단계를 더 포함할 수 있다. 상기 열처리는 N2, O2, NH3 및 N2O로 이루어진 군으로부터 선택된 어느 하나 또는 이들의 혼합 가스 분위기에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전막을 형성한 후, 상기 기판을 850 내지 1200℃의 온도에서 열처리하는 단계를 더 포함할 수 있다. 상기 열처리는 N2, O2, NH3 및 N2O로 이루어진 군으로부터 선택된 어느 하나 또는 이들의 혼합 가스 분위기에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물을 형성하는 단계는, 상기 도전막을 패터닝하여 상기 컨트롤 게이트 전극을 형성하는 단계와, 상기 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 상기 유전막 패턴, 전하 트랩핑 막 패턴 및 터널 절연막 패턴을 형성하는 단계를 포함할 수 있다. 또한, 상기 컨트롤 게이트 전극을 형성한 후, 상기 컨트롤 게이트 전극의 측면들 상에 스페이서를 형성하는 단계를 더 포함할 수 있으며, 상기 유전막, 전하 트랩핑 막 및 터널 절연막은 상기 스페이서를 식각 마스크로 이용하는 식각 공정을 통해 패터닝될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물이 형성된 후 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들에 소스/드레인 영역들이 형성될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 불휘발성 메모리 장치는 실리콘 질화물 및 하프늄 알루미늄 산화물을 포함하는 전하 트랩핑 막 패턴을 포함한다. 따라서, 상기 불휘발성 메모리 장치의 문턱 전압 윈도우가 증가될 수 있으며, 절연파괴전압 특성이 개선될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(미도시)을 형성함으로써 액티브 영역을 정의한다. 구체적으로, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판의(100) 표면 부위에 상기 소자 분리막을 형성한다.
상기 반도체 기판(100) 상에 터널 절연막(102), 전하 트랩핑 막(104), 유전막(110), 및 도전막(112)을 순차적으로 형성한다.
상기 터널 절연막(102)은 실리콘 산화물(SiO2)로 이루어질 수 있으며, 열 산 화 공정을 통해 약 20 내지 80Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 터널 절연막(102)은 상기 반도체 기판(100) 상에 약 35Å 정도의 두께로 형성될 수 있다.
상기 전하 트랩핑 막(104)은 상기 반도체 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성된다. 상기 전하 트랩핑 막(104)은 실리콘 질화물 및 하프늄 알루미늄 산화물을 포함할 수 있으며, 실리콘 질화막(106) 및 하프늄 알루미늄 산화막(108)의 이중 구조를 가질 수 있다. 상기 실리콘 질화막에 대한 상기 하프늄 알루미늄 산화막의 두께비는 약 1 내지 3 정도일 수 있다.
상기 실리콘 질화막(106)은 저압 화학 기상 증착에 의해 상기 터널 절연막(102) 상에 약 20 내지 100Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 실리콘 질화막(106)은 상기 터널 절연막(102) 상에 약 40Å 정도의 두께로 형성될 수 있다.
상기 하프늄 알루미늄 산화막(108)은 원자층 증착에 의해 형성될 수 있으며, 상기 실리콘 질화막(106) 상에 약 20 내지 300Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 하프늄 알루미늄 산화막(108)은 약 120Å 정도의 두께로 형성될 수 있다. 특히, 상기 하프늄 알루미늄 산화막(108)은 그 등가 산화막 두께가 약 10 내지 30Å 정도, 예를 들면 약 17Å 정도가 되도록 형성될 수 있다.
이하, 상기 하프늄 알루미늄 산화막(108)을 형성하는 방법을 상세하게 설명한다.
상기 실리콘 질화막(106)이 형성된 반도체 기판(100)을 원자층 증착을 위한 챔버(미도시) 내에 위치시킨다. 이때, 상기 챔버 내부의 온도는 약 150 내지 400℃ 정도로 유지될 수 있으며, 압력은 약 0.1 내지 3.0torr 정도로 유지될 수 있다. 예를 들면, 상기 챔버 내부의 온도는 약 300℃ 정도로 유지되며, 압력은 약 1.0torr 정도로 유지될 수 있다.
이어서, 상기 반도체 기판(100) 상으로 하프늄 전구체를 포함하는 제1 반응 물질을 제공하여 상기 실리콘 질화막(106) 상에 제1 전구체 막을 형성한다. 구체적으로, 상기 제1 반응 물질로는 기상의 하프늄 전구체가 사용될 수 있으며, 상기 기상의 하프늄 전구체는 질소 또는 아르곤과 같은 캐리어 가스에 의해 운반될 수 있다. 상기 기상의 하프늄 전구체 가스는 액체 전달 시스템(liquid delivery system; LDS) 또는 버블러 시스템(bubbler system)을 통해 제공될 수 있다.
상기 하프늄 전구체로는 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4, Hf[OC(CH3)3]4 등이 사용될 수 있으며, 이들은 혼합물의 형태로 사용될 수도 있다.
상기 제1 반응 물질은 약 0.5 내지 3초 동안 상기 반도체 기판(100) 상으로 제공될 수 있다. 예를 들면, 상기 제1 반응 물질은 약 2초 동안 상기 반도체 기판(100) 상으로 제공될 수 있다.
상기와 같이 반도체 기판(100) 상으로 제공된 제1 반응 물질의 일부는 상기 실리콘 질화막(106) 상에 화학 흡착되어 제1 전구체 막을 형성하며, 나머지는 상기 제1 전구체 막 상에 물리 흡착되거나 상기 챔버 내에서 표류한다.
상기 제1 전구체 막을 형성한 후, 상기 챔버 내부로 퍼지 가스를 제공하면서 상기 챔버를 진공 배기시킨다. 상기 퍼지 가스로는 질소 또는 아르곤이 사용될 수 있으며, 상기 퍼지 가스는 약 0.5 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 공급될 수 있다.
상기 제1 전구체 막 상에 물리 흡착된 제1 반응 물질과 상기 챔버 내에 표류하는 제1 반응 물질은 상기 챔버 내로 공급되는 퍼지 가스와 함께 상기 챔버로부터 진공 배기된다.
상기 챔버를 퍼지시킨 후, 상기 반도체 기판(100) 상으로 알루미늄 전구체를 포함하는 제2 반응 물질을 제공하여 상기 제1 전구체 막 상에 제2 전구체 막을 형성한다. 구체적으로, 질소 또는 아르곤을 캐리어 가스로 사용하여 반도체 기판(100)의 상부로 기상의 알루미늄 전구체를 도입한다. 상기 알루미늄 전구체의 예로는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 등이 있으며, 이들의 혼합물이 사용될 수도 있다. 상기 제2 반응 물질은 약 0.5초 내지 3초 동안 상기 반도체 기판(100) 상으로 도입될 수 있다. 예를 들면, 상기 제2 반응 물질은 약 2초 동안 반도체 기판(100) 상으로 도입될 수 있다.
상기와 같이 반도체 기판(100) 상으로 제공된 제2 반응 물질의 일부는 상기 제1 전구체 막 상에 화학 흡착되어 제2 전구체 막을 형성하며, 나머지는 상기 제2 전구체 막 상에 물리 흡착되거나 상기 챔버 내에서 표류한다.
상기 제2 전구체 막을 형성한 후, 상기 챔버 내부로 퍼지 가스를 제공하면서 상기 챔버를 진공 배기시킨다. 상기 퍼지 가스로는 질소 또는 아르곤이 사용될 수 있으며, 상기 퍼지 가스는 약 0.5 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 공급될 수 있다.
상기 제2 전구체 막 상에 물리 흡착된 제2 반응 물질과 상기 챔버 내에 표류하는 제2 반응 물질은 상기 챔버 내로 공급되는 퍼지 가스와 함께 상기 챔버로부터 진공 배기된다.
상기 챔버를 퍼지시킨 후, 상기 반도체 기판(100) 상으로 산화제를 공급하여 상기 제1 및 제2 전구체 막들을 산화시킴으로써 상기 실리콘 질화막(106) 상에 하프늄 알루미늄 산화막(108)을 형성한다.
상기 산화제의 예로서는 O3, O2, H2O, 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용될 수 있으며, 경우에 따라 이들의 혼합이 사용될 수도 있다. 예를 들면, 상기 제1 및 제2 전구체 막들 상으로 O3이 약 1 내지 5초 동안 공급될 수 있다. 특히, 상기 산화제는 상기 제1 및 제2 전구체 막들 상으로 약 3초 동안 공급될 수 있다.
상기 하프늄 알루미늄 산화막(108)을 형성한 후, 상기 챔버 내부로 퍼지 가스를 공급하여 상기 제1 및 제2 전구체 막들과 상기 산화제의 반응에 의해 발생된 반응 부산물과 잔여 산화제를 챔버로부터 제거한다. 상기 퍼지 가스는 약 1초 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 3초 동안 공급될 수 있 다.
상기와 같이 하프늄 알루미늄 산화막(108)을 형성하기 위한 단계들은 목적하는 두께를 갖는 전하 트랩핑 막(104)이 형성될 때까지 반복적으로 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 반응 물질과 제2 반응 물질은 동시에 공급될 수도 있다. 구체적으로, 상기 제1 반응 물질과 제2 반응 물질을 동시에 반도체 기판(100) 상으로 제공하여 전구체 막을 형성한 후, 상기 전구체 막 상으로 산화제를 공급하여 상기 실리콘 질화막(106) 상에 하프늄 알루미늄 산화막(108)을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 실리콘 질화막(106) 상에 하프늄 산화막과 알루미늄 산화막을 반복적으로 형성할 수도 있다. 구체적으로, 상기 하프늄 산화막은 상기 제1 반응 물질을 실리콘 질화막(106) 상으로 공급하여 제1 전구체 막을 형성하고, 상기 제1 전구체 막을 산화시킴으로써 형성될 수 있다. 상기 알루미늄 산화막은 상기 하프늄 산화막 상으로 상기 제2 반응 물질을 제공하여 제2 전구체 막을 형성하고, 상기 제2 전구체 막을 산화시킴으로써 형성될 수 있다.
상술한 바와 같이 전하 트랩핑 막(104)을 형성한 후, 상기 전하 트랩핑 막(104)의 결정화 및 치밀화를 위하여 그리고 상기 전하 트랩핑 막(104) 내의 불순물을 제거하기 위하여 열처리 공정을 수행한다. 상기 열처리 공정은 약 850 내지 1200℃ 정도의 온도로 수행될 수 있으며, N2, O2, NH3, N2O 등의 가스 분위기 또는 이들의 혼합 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 열처리 공정은 약 1080℃ 정도의 온도에서 약 120초 동안 수행될 수 있으며, 퍼니스(furnace)를 이용하여 수행될 있다.
상기 열처리 공정을 수행한 후, 상기 전하 트랩핑 막(104) 상에 유전막(110)을 형성한다. 상기 유전막(110)은 상기 전하 트랩핑 막(104)과 상기 도전막(112) 사이에서 블록킹막으로서 기능하며, 상기 전하 트랩핑 막(104)과 상기 도전막(112) 사이에서 전기적인 절연을 제공한다. 상기 유전막(110)은 알루미늄 산화물(Al2O3)로 이루어질 수 있으며, 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 예를 들면, 상기 유전막(110)은 상기 전하 트랩핑 막(104) 상에 약 100 내지 400Å 정도의 두께로 형성될 수 있다. 특히, 상기 유전막(110)은 상기 전하 트랩핑 막(104) 상에 약 200Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 유전막(110)을 형성한 후 추가적인 열처리를 수행할 수 있다. 예를 들면, 상기 추가 열처리 공정은 약 850 내지 1200℃ 정도의 온도로 수행될 수 있으며, N2, O2, NH3, N2O 등의 가스 분위기 또는 이들의 혼합 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 추가 열처리 공정은 약 1080℃ 정도의 온도에서 약 120초 동안 수행될 수 있으며, 퍼니스(furnace)를 이용하여 수행될 있다.
본 발명의 또 다른 실시예에 따르면, 상기 유전막(110)을 형성한 후 열처리를 수행하는 경우, 상기 전하 트랩핑 막(104)을 형성한 후에 수행되는 열처리는 생략될 수도 있다.
상기 도전막(112)은 제1 금속 질화막(114), 제2 금속 질화막(116) 및 금속막(118)을 포함할 수 있다.
상기 제1 금속 질화막(114)은 금속 장벽막으로서 기능하며, 탄탈룸 질화물, 티타늄 질화물, 하프늄 질화물 등으로 이루어질 수 있다. 예를 들면, 상기 제1 금속 질화막(114)은 탄탈룸 질화물로 이루어질 수 있으며, 상기 유전막(110) 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 제2 금속 질화막(116)은 접착막으로서 기능하며, 텅스텐 질화물로 이루어질 수 있다. 예를 들면, 상기 제2 금속 질화막(116)은 상기 제1 금속 질화막(114) 상에 약 50Å 정도의 두께로 형성될 수 있다.
상기 금속막(118)은 텅스텐으로 이루어질 수 있으며, 상기 제2 금속 질화막(116) 상에 약 300Å 정도의 두께로 형성될 수 있다. 이와는 다르게, 상기 금속막(118)은 금속 실리사이드로 이루어질 수도 있다. 상기 금속 실리사이드로는 텅스텐 실리사이드, 탄탈룸 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등이 사용될 수 있다.
도 2를 참조하면, 상기 도전막(112) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 본 발명의 기술 분야에서 널리 알려진 포토리소그래피 공정을 이용하여 형성될 수 있다.
상기 도전막(112)을 패터닝하여 상기 유전막(110) 상에 제1 금속 질화막 패턴(122), 제2 금속 질화막 패턴(124) 및 금속막 패턴(126)을 포함하는 컨트롤 게이트 전극(120)을 형성한다. 예를 들면, 상기 포토레지스트 패턴을 식각 마스크로서 사용하는 이방성 식각 공정을 수행함으로써 상기 컨트롤 게이트 전극(120)을 형성할 수 있다.
상기 제1 금속 질화막 패턴은 실질적인 게이트 전극으로서 기능할 수 있으며, 상기 금속막 패턴은 실질적인 워드 라인으로서 기능할 수 있다.
상기 포토레지스트 패턴은 상기 컨트롤 게이트 전극(120)을 형성한 후, 애싱 및 스트립 공정을 통해 제거될 수 있다.
도 3을 참조하면, 상기 컨트롤 게이트 전극(120) 및 상기 유전막(110) 상에 스페이서막(128)을 형성한다. 상기 스페이서막(128)은 실리콘 산화막(130) 및 실리콘 질화막(132)을 포함할 수 있다. 구체적으로, 상기 컨트롤 게이트 전극(120) 및 상기 유전막(110) 상에 실리콘 산화막(130)을 형성한 후, 상기 실리콘 산화막(130) 상에 실리콘 질화막(132)을 형성한다. 상기 실리콘 산화막(130) 및 실리콘 질화막(132)은 화학 기상 증착 공정을 이용하여 각각 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 실리콘 질화막(130)은 상기 실리콘 산화막(132)을 형성한 후 인시튜 방식으로 형성될 수도 있다.
도 4를 참조하면, 상기 스페이서막(128)을 이방성 식각하여 상기 컨트롤 게이트 전극(120)의 측면들 상에 이중 스페이서(134)를 형성한다. 상기 이중 스페이서(134)는 실리콘 산화물 스페이서(136)와 실리콘 질화물 스페이서(138)를 포함한다.
도 5를 참조하면, 상기 컨트롤 게이트 전극(120) 및 상기 이중 스페이서(134)를 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 유전막(110), 전 하 트랩핑 막(104) 및 터널 절연막(102)으로부터 유전막 패턴(140), 전하 트랩핑 막 패턴(142) 및 터널 절연막 패턴(144)을 형성한다. 상기 전하 트랩핑 막 패턴(142)은 실리콘 질화막(146) 패턴 및 하프늄 알루미늄 산화막 패턴(148)을 포함한다.
결과적으로, 상기 반도체 기판(100)의 채널 영역(100a) 상에 상기 게이트 전극(120), 이중 스페이서(134), 유전막 패턴(140), 전하 트랩핑 막 패턴(142) 및 터널 절연막 패턴(144)을 포함하는 게이트 구조물(150)이 형성된다.
이어서, 상기 게이트 구조물(150)을 형성하는 동안 발생된 상기 반도체 기판(100) 및 상기 게이트 구조물(150)의 식각 손상을 치유하기 위한 재산화 공정을 수행한다.
상기 게이트 구조물(150)과 인접한 반도체 기판(100)의 표면 부위들에 소스/드레인 영역들(152a, 152b)을 형성한다. 상기 소스/드레인 영역들(152a, 152b)은 상기 게이트 구조물(150)을 이온 주입 마스크로서 이용하는 이온 주입 공정 및 열처리 공정에 의해 형성될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 기판(200) 상에 터널 절연막(202), 전하 트랩핑 막(204), 유전막(210) 및 도전막(212)을 순차적으로 형성한다.
상기 전하 트랩핑 막(204)은 하프늄 알루미늄 산화막(206) 및 실리콘 질화막(208)을 포함할 수 있다. 구체적으로, 상기 반도체 기판(200) 상에 터널 절연 막(202)을 형성한 후, 상기 터널 절연막(202) 상에 상기 하프늄 알루미늄 산화막(206)을 약 20 내지 300Å 정도의 두께로 형성한다. 이어서, 상기 하프늄 알루미늄 산화막(206) 상에 실리콘 질화막(208)을 약 20 내지 100Å 정도의 두께로 형성한다.
상기 하프늄 알루미늄 산화막(206)은 원자층 증착을 이용하여 형성될 수 있으며, 상기 실리콘 질화막(208)은 저압 화학 기상 증착을 이용하여 형성될 수 있다. 상기 하프늄 알루미늄 산화막(206)을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 유사하므로 생략하기로 한다.
상기 도전막(212)은 제1 금속 질화막(214), 제2 금속 질화막(216) 및 금속막(218)을 포함할 수 있다.
상기와 같이 도전막(212)을 형성한 후, 컨트롤 게이트 전극 및 스페이서를 형성하고, 상기 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 게이트 구조물을 완성한다. 이어서, 상기 게이트 구조물과 인접하는 반도체 기판(200)의 표면 부위들에 소스/드레인 영역들을 형성한다.
상기 게이트 구조물 및 소스/드레인 영역들을 형성하는 방법에 대한 상세한 설명은 도 2 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
도 7은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 기판(300) 상에 터널 절연막(302), 전하 트랩핑 막(304), 유전막(312) 및 도전막(314)을 순차적으로 형성한다.
상기 전하 트랩핑 막(304)은 제1 하프늄 알루미늄 산화막(306), 실리콘 질화막(308) 및 제2 하프늄 알루미늄 산화막(310)을 포함할 수 있다. 구체적으로, 상기 반도체 기판(300) 상에 터널 절연막(302)을 형성한 후, 상기 터널 절연막(302) 상에 상기 제1 하프늄 알루미늄 산화막(306)을 약 10 내지 150Å 정도의 두께로 형성한다. 이어서, 상기 제1 하프늄 알루미늄 산화막(306) 상에 실리콘 질화막(308)을 약 20 내지 100Å 정도의 두께로 형성하고, 상기 실리콘 질화막(308) 상에 제2 하프늄 알루미늄 산화막(310)을 약 10 내지 150Å 정도의 두께로 형성한다.
상기 제1 및 제2 하프늄 알루미늄 산화막들(306, 310)은 원자층 증착을 이용하여 형성될 수 있으며, 상기 실리콘 질화막(308)은 저압 화학 기상 증착을 이용하여 형성될 수 있다. 상기 제1 및 제2 하프늄 알루미늄 산화막들(306, 310)을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 유사하므로 생략하기로 한다.
상기 도전막(314)은 제1 금속 질화막(316), 제2 금속 질화막(318) 및 금속막(320)을 포함할 수 있다.
상기와 같이 도전막(314)을 형성한 후, 컨트롤 게이트 전극 및 스페이서를 형성하고, 상기 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 게이트 구조물을 완성한다. 이어서, 상기 게이트 구조물과 인접하는 반도체 기판(300)의 표면 부위들에 소스/드레인 영역들을 형성한다.
상기 게이트 구조물 및 소스/드레인 영역들을 형성하는 방법에 대한 상세한 설명은 도 2 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
도 8은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 반도체 기판(400) 상에 터널 절연막(402), 전하 트랩핑 막(404), 유전막(412) 및 도전막(414)을 순차적으로 형성한다.
상기 전하 트랩핑 막(404)은 제1 실리콘 질화막(406), 하프늄 알루미늄 산화막(408) 및 제2 실리콘 질화막(410)을 포함할 수 있다. 구체적으로, 상기 반도체 기판(400) 상에 터널 절연막(402)을 형성한 후, 상기 터널 절연막(402) 상에 상기 제1 실리콘 질화막(406)을 약 10 내지 50Å 정도의 두께로 형성한다. 이어서, 상기 제1 실리콘 질화막(406) 상에 하프늄 알루미늄 산화막(408)을 약 20 내지 300Å 정도의 두께로 형성하고, 상기 하프늄 알루미늄 산화막(408) 상에 제2 실리콘 질화막(410)을 약 10 내지 50Å 정도의 두께로 형성한다.
상기 하프늄 알루미늄 산화막(408)은 원자층 증착을 이용하여 형성될 수 있으며, 상기 제1 및 제2 실리콘 질화막들(406, 410)은 저압 화학 기상 증착을 이용하여 형성될 수 있다. 상기 하프늄 알루미늄 산화막(408)을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 유사하므로 생략하기로 한다.
상기 도전막(414)은 제1 금속 질화막(416), 제2 금속 질화막(418) 및 금속막(420)을 포함할 수 있다.
상기와 같이 도전막(414)을 형성한 후, 컨트롤 게이트 전극 및 스페이서를 형성하고, 상기 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 게이트 구조물을 완성한다. 이어서, 상기 게이트 구조물과 인접하는 반도체 기판(400)의 표면 부위들에 소스/드레인 영역들을 형성한다.
상기 게이트 구조물 및 소스/드레인 영역들을 형성하는 방법에 대한 상세한 설명은 도 2 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
도 9는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 반도체 기판(500) 상에 터널 절연막(502), 전하 트랩핑 막(504), 유전막(510) 및 도전막(512)을 순차적으로 형성한다.
상기 전하 트랩핑 막(504)은 실리콘 질화막들(506)과 하프늄 알루미늄 산화막들(508)이 교대로 적층된 라미네이트(laminate) 구조를 가질 수 있다. 구체적으로, 상기 반도체 기판(500) 상에 터널 절연막(502)을 형성한 후, 상기 터널 절연막(502) 상에 상기 실리콘 질화막들(506)과 알루미늄 산화막들(508)을 반복적으로 형성한다. 각각의 실리콘 질화막들(506)은 약 10 내지 20Å 정도의 두께를 가질 수 있으며, 각각의 하프늄 알루미늄 산화막들(508)은 약 10 내지 60Å 정도의 두께를 가질 수 있다.
상기 하프늄 알루미늄 산화막들(508)은 원자층 증착을 이용하여 형성될 수 있으며, 상기 실리콘 질화막들(506)은 저압 화학 기상 증착을 이용하여 형성될 수 있다. 상기 하프늄 알루미늄 산화막들(508)을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 유사하므로 생략하기로 한다.
상기 도전막(512)은 제1 금속 질화막(514), 제2 금속 질화막(516) 및 금속막(518)을 포함할 수 있다.
상기와 같이 도전막(512)을 형성한 후, 컨트롤 게이트 전극 및 스페이서를 형성하고, 상기 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 게이트 구조물을 완성한다. 이어서, 상기 게이트 구조물과 인접하는 반도체 기판(500)의 표면 부위들에 소스/드레인 영역들을 형성한다.
상기 게이트 구조물 및 소스/드레인 영역들을 형성하는 방법에 대한 상세한 설명은 도 2 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
다시 도 5를 참조하면, 상기 본 발명의 일 실시예에 따라 제조된 불휘발성 메모리 장치(10)는 싱글 레벨 셀(single level cell; SLC) 또는 멀티 레벨 셀(multi level cell; MLC)로서 사용될 수 있으며, F-N 터널링 또는 채널 열전자 주입을 이용하여 전기적으로 데이터의 프로그래밍 및 소거를 수행할 수 있다.
상기 불휘발성 메모리 장치(10)가 싱글 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막 패턴(142)에는 1비트의 정보가 저장될 수 있다. 예를 들면, 상기 전하 트랩핑 막 패턴(142)에는 ‘0’ 또는 ‘1’의 로직 상태가 저장될 수 있다.
구체적으로, 상기 컨트롤 게이트 전극(120) 약 5 내지 18V 정도의 프로그래밍 전압이 인가되면, 상기 반도체 기판(100)의 채널 영역(100a)으로부터 전자들이 F-N 터널링에 의해 상기 전하 트랩핑 막 패턴(142)의 트랩 사이트들에 트랩된다. 이에 따라, 상기 전하 트랩핑 막 패턴(142)에는 ‘1’의 로직 상태가 저장된다. 즉, 상기 전하 트랩핑 막 패턴(142)에 저장된 로직 상태에 따라 상기 채널 영역(100a)에서의 문턱 전압이 변화되며, 상기 로직 상태는 상기 컨트롤 게이트 전극(120)과 드레인 영역(152b)에 서로 다른 읽기 전압들을 각각 인가하여 상기 채널 영역(100a)에서의 전류를 검출함으로써 판단될 수 있다.
상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 상기 전하 트랩핑 막 패턴(142)에는 ‘00’, ‘01’, ‘10’ 또는 ‘11’의 로직 상태가 저장될 수 있다.
구체적으로, 상기 불휘발성 메모리 장치(10)는 상기 전하 트랩핑 막 패턴(142) 내에 트랩되는 전자들의 수에 따라 다른 문턱 전압들을 가질 수 있으며, 상기 문턱 전압들에 따라 상기 불휘발성 메모리 장치(10)에는 ‘00’, ‘01’, ‘10’ 또는 ‘11’의 로직 상태가 저장될 수 있다.
특히, 상기 불휘발성 메모리 장치(10)가 멀티 레벨 셀로서 사용되는 경우, 문턱 전압 윈도우가 약 6V 이상인 것이 바람직하다. 상기와 같이 넓은 범위의 문턱 전압 윈도우를 확보하기 위해서는 향상된 고온 스트레스 특성이 요구된다.
한편, 상기 전하 트랩핑 막 패턴(142)에는 채널 열전자 주입에 의해 전자들이 트랩될 수도 있다. 구체적으로, 상기 컨트롤 게이트 전극(120) 및 상기 드레인 영역(152b)에 프로그래밍 전압들이 인가되고, 상기 소스 영역(152a)이 접지되는 경우, 전자들은 상기 소스 영역(152a)으로부터 상기 드레인 영역(152b)을 향하여 상기 채널 영역(100a)을 통해 이동한다. 이때, 상기 전자들 중 일부는 상기 터널 절연막 패턴(144)의 전위 장벽(potential barrier)을 뛰어넘기에 충분한 에너지를 얻게되며, 상기 전하 트랩핑 막 패턴(142)의 트랩 사이트들에 트랩될 수 있다. 결과적으로, 상기 불휘발성 메모리 장치(10)의 문턱 전압이 상승되며, 이에 따라 상기 불휘발성 메모리 장치(10)에는 1 비트의 정보가 저장될 수 있다.
불휘발성 메모리 장치의 고온 스트레스 특성
도 10은 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이고, 도 11은 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 커패시턴스를 나타내는 그래프이다.
먼저, 종래의 방법에 따라 반도체 기판 상에 제1 불휘발성 메모리 장치를 제조하였다. 구체적으로, 상기 제1 불휘발성 메모리 장치는 약 35Å 정도의 두께를 가지며 실리콘 산화물로 이루어진 제1 터널 절연막, 약 70Å 정도의 두께를 가지며 실리콘 질화물로 이루어진 제1 전하 트랩핑 막, 약 200Å 정도의 두께를 가지며 알루미늄 산화물로 이루어진 제1 유전막 및 제1 컨트롤 게이트 전극을 포함한다. 상기 제1 컨트롤 게이트 전극은 약 200Å 정도의 두께를 갖는 제1 탄탈룸 질화막, 약 50Å 정도의 두께를 갖는 제1 텅스텐 질화막 및 약 300Å 정도의 두께를 갖는 제1 텅스텐 막을 포함한다.
또한, 본 발명의 일 실시예에 따라 반도체 기판 상에 제2 불휘발성 메모리 장치를 제조하였다. 구체적으로, 상기 제2 불휘발성 메모리 장치는 약 35Å 정도의 두께를 가지며 실리콘 산화물로 이루어진 제2 터널 절연막, 제2 전하 트랩핑 막, 약 200Å 정도의 두께를 가지며 알루미늄 산화물로 이루어진 제2 유전막 및 제2 컨트롤 게이트 전극을 포함한다. 상기 제2 컨트롤 게이트 전극은 약 200Å 정도의 두께를 갖는 제2 탄탈룸 질화막, 약 50Å 정도의 두께를 갖는 제2 텅스텐 질화막 및 약 300Å 정도의 두께를 갖는 제2 텅스텐 막을 포함한다. 특히, 상기 제2 전하 트 랩핑 막은 상기 제2 터널 절연막 상에 형성된 실리콘 질화막과 하프늄 알루미늄 산화막을 포함한다. 구체적으로, 상기 제2 터널 절연막을 형성한 후, 상기 제2 터널 절연막 상에 약 40Å 정도의 두께를 갖는 상기 실리콘 질화막을 저압 화학 기상 증착을 통해 형성하였다. 이어서, 상기 실리콘 질화막 상에 등가 산화막 두께가 약 17Å 정도가 되도록 원자층 증착을 통해 상기 하프늄 알루미늄 산화막을 형성하였다. 구체적으로, 상기 실리콘 질화막 상에 상기 하프늄 알루미늄 산화막을 약 120Å 정도의 두께로 형성하였다. 상기 제2 전하 트랩핑 막을 형성한 후 약 1080℃의 온도에서 약 120초 동안 열처리를 수행하였다.
이어서, 상기 제1 및 제2 불휘발성 메모리 장치들의 문턱 전압 윈도우가 각각 약 6.1V 정도가 되도록 고온 스트레스 특성 시험을 수행하였다.
1) 상기 제1 불휘발성 메모리 장치를 형성한 후 커패시턴스를 측정하였으며, 그 결과(1; 초기값)를 도 10에 도시하였다.
2) 상기 제1 불휘발성 메모리 장치의 프로그래밍 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(2)를 도 10에 도시하였다.
3) 상기 제1 불휘발성 메모리 장치의 소거 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(3)를 도 10에 도시하였다.
4) 상기 제1 불휘발성 메모리 장치의 프로그래밍 동작과 소거 동작을 1200회 반복적으로 수행하였다. 여기서, 상기 동작들을 수행하는 동안 상기 제1 불휘발성 메모리 장치에는 +16.0V 정도의 프로그래밍 전압이 인가되었으며, -18.7V 정도의 소거 전압이 인가되었다. 또한, 상기 동작들을 수행하는 동안 상기 프로그래밍 전 압은 100㎲ 동안 인가되었으며, 상기 소거 전압은 10㎳ 동안 인가되었다. 상기 동작들을 수행한 후 커패시턴스를 측정하였으며, 그 결과(4)를 도 10에 도시하였다.
5) 상기 동작들을 수행한 후 상기 제1 불휘발성 메모리 장치를 약 200℃의 온도로 약 2시간 동안 베이크(bake) 처리하였다. 상기 베이크 처리를 수행한 후 상기 제1 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과(5)를 도 10에 도시하였다.
6) 상기 제2 불휘발성 메모리 장치를 형성한 후 커패시턴스를 측정하였으며, 그 결과(6; 초기값)를 도 11에 도시하였다.
7) 상기 제2 불휘발성 메모리 장치의 프로그래밍 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(7)를 도 11에 도시하였다.
8) 상기 제2 불휘발성 메모리 장치의 소거 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(8)를 도 11에 도시하였다.
9) 상기 제2 불휘발성 메모리 장치의 프로그래밍 동작과 소거 동작을 1200회 반복적으로 수행하였다. 여기서, 상기 동작들을 수행하는 동안 상기 제2 불휘발성 메모리 장치에는 +15.7V 정도의 프로그래밍 전압이 인가되었으며, -17.2V 정도의 소거 전압이 인가되었다. 또한, 상기 동작들을 수행하는 동안 상기 프로그래밍 전압은 100㎲ 동안 인가되었으며, 상기 소거 전압은 10㎳ 동안 인가되었다. 상기 동작들을 수행한 후 커패시턴스를 측정하였으며, 그 결과(9)를 도 11에 도시하였다.
10) 상기 동작들을 수행한 후 상기 제2 불휘발성 메모리 장치를 약 200℃의 온도로 약 2시간 동안 베이크(bake) 처리하였다. 상기 베이크 처리를 수행한 후 상 기 제2 불휘발성 메모리 장치의 커패시턴스를 측정하였으며, 그 결과(10)를 도 11에 도시하였다.
도 10 및 도 11을 참조하면, 제2 불휘발성 메모리 장치는 제1 불휘발성 메모리 장치와 비교하여 유사한 고온 스트레스 특성을 갖는다. 즉, 제1 및 제2 불휘발성 메모리 장치들 모두 고온의 열적 스트레스가 인가된 후 약 0.5V 정도의 문턱 전압 감소가 발생되었다. 그러나, 상기와 같은 고온 스트레스 특성 평가를 통하여 상기 제2 불휘발성 메모리 장치에 인가되는 프로그래밍 전압과 소거 전압을 조절할 경우, 목적하는 문턱 전압 윈도우를 확보할 수 있음이 확인되었다.
불휘발성 메모리 장치의 문턱 전압 특성
도 12는 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 문턱 전압을 나타내는 그래프이고, 도 13은 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 문턱 전압을 나타내는 그래프이다.
먼저, 상기 제1 불휘발성 메모리 장치의 제조 방법과 실질적으로 동일한 방법으로 제3 불휘발성 메모리 장치를 제조하였으며, 상기 제2 불휘발성 메모리 장치의 제조 방법과 실질적으로 동일한 방법으로 제4 불휘발성 메모리 장치를 제조하였다.
11) 상기 제3 불휘발성 메모리 장치를 제조한 후 커패시턴스를 측정하였으며, 그 결과(11; 초기값)를 도 12에 도시하였다.
12) 상기 제3 불휘발성 메모리 장치의 프로그래밍 동작을 수행한 후 커패시 턴스를 측정하였으며, 그 결과(12)를 도 12에 도시하였다. 상기 프로그래밍 동작에서는 +17.0V의 프로그래밍 전압이 100㎲ 동안 인가되었다.
13) 상기 제3 불휘발성 메모리 장치의 소거 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(13)를 도 12에 도시하였다. 상기 소거 동작에서는 -19.0V의 소거 전압이 10㎳ 동안 인가되었다.
14) 상기 제4 불휘발성 메모리 장치를 제조한 후 커패시턴스를 측정하였으며, 그 결과(14; 초기값)를 도 13에 도시하였다.
15) 상기 제4 불휘발성 메모리 장치의 프로그래밍 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(15)를 도 13에 도시하였다. 상기 프로그래밍 동작에서는 +17.0V의 프로그래밍 전압이 100㎲ 동안 인가되었다.
16) 상기 제4 불휘발성 메모리 장치의 소거 동작을 수행한 후 커패시턴스를 측정하였으며, 그 결과(16)를 도 13에 도시하였다. 상기 소거 동작에서는 -19.0V의 소거 전압이 10㎳ 동안 인가되었다.
도 12 및 도 13을 참조하면, 상기 제3 불휘발성 메모리 장치의 문턱 전압 윈도우는 약 7.3V 정도로 측정되었으며, 상기 제4 불휘발성 메모리 장치의 문턱 전압 윈도우는 약 8.5V 정도로 측정되었다. 즉, 동일한 프로그래밍 전압과 소거 전압을 상기 제3 및 제4 불휘발성 메모리 장치들에 각각 인가할 경우, 상기 제4 불휘발성 메모리 장치가 향상된 문턱 전압 윈도우를 갖는다는 것이 확인되었다.
불휘발성 메모리 장치의 절연파괴전압 특성
도 14는 종래의 방법에 의해 형성된 불휘발성 메모리 장치의 누설 전류와 본 발명의 일 실시예에 따라 형성된 불휘발성 메모리 장치의 누설 전류를 나타내는 그래프이다.
상기 제3 및 제4 불휘발성 메모리 장치들의 누설 전류를 측정하였으며, 그 결과를 도 14에 도시하였다.
도 14를 참조하면, 상기 제3 불휘발성 메모리 장치는 +18.6MV/cm 및 -19.0MV/cm에서 절연 파괴(break-down)가 발생되었으며, 상기 제4 불휘발성 메모리 장치는 +21.9MV/cm 및 -21.6MV/cm에서 절연 파괴가 발생되었다. 즉, 상기 제4 불휘발성 메모리 장치가 상기 제3 불휘발성 메모리 장치와 비교하여 양의 전압 영역에서는 약 3.3MV/cm 정도의 절연파괴전압 특성이 개선되었으며, 음의 전압 영역에서는 약 2.6MV/cm 정도의 절연파괴전압 특성이 개선되었음이 확인되었다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 불휘발성 메모리 장치는 실리콘 질화물 및 하프늄 알루미늄 산화물을 포함하는 전하 트랩핑 막 패턴을 포함한다. 따라서, 상기 불휘발성 메모리 장치의 문턱 전압 윈도우가 증가될 수 있으며, 절연파괴전압 특성이 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (17)
- 채널 영역을 갖는 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 실리콘 질화물 및 하프늄 알루미늄 산화물을 포함하며 상기 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막을 형성하는 단계;상기 전하 트랩핑 막 상에 유전막을 형성하는 단계;상기 유전막 상에 도전막을 형성하는 단계; 및상기 도전막, 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 상기 채널 영역 상에 컨트롤 게이트 전극, 유전막 패턴, 전하 트랩핑 막 패턴 및 터널 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 전하 트랩핑 막을 형성하는 단계는,상기 터널 절연막 상에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막 상에 하프늄 알루미늄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 하프늄 알루미늄 산화막은 원자층 증착을 이용하여 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 하프늄 알루미늄 산화막을 형성하는 단계는,상기 기판 상으로 하프늄을 포함하는 제1 반응 물질을 제공하여 상기 실리콘 질화막 상에 제1 전구체 막을 형성하는 단계;상기 기판 상으로 알루미늄을 포함하는 제2 반응 물질을 제공하여 상기 제1 전구체 막 상에 제2 전구체 막을 형성하는 단계; 및상기 제1 및 제2 전구체 막들을 산화시켜 상기 하프늄 알루미늄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 제조 방법.
- 제2항에 있어서, 상기 하프늄 알루미늄 산화막을 형성하는 단계는,상기 기판 상으로 하프늄을 포함하는 제1 반응 물질과 알루미늄을 포함하는 제2 반응 물질을 제공하여 상기 기판 상에 전구체 막을 형성하는 단계; 및상기 전구체 막을 산화시켜 상기 하프늄 알루미늄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 하프늄 알루미늄 산화막을 형성하는 단계는,상기 기판 상으로 하프늄을 포함하는 제1 반응 물질을 제공하여 상기 실리콘 질화막 상에 제1 전구체 막을 형성하는 단계;상기 제1 전구체 막을 산화시켜 하프늄 산화막을 형성하는 단계;상기 기판 상으로 알루미늄을 포함하는 제2 반응 물질을 제공하여 상기 하프 늄 산화막 상에 제2 전구체 막을 형성하는 단계; 및상기 제2 전구체 막을 산화시켜 알루미늄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 제조 방법.
- 제1항에 있어서, 상기 전하 트랩핑 막을 형성하는 단계는,상기 터널 절연막 상에 하프늄 알루미늄 산화막을 형성하는 단계; 및상기 하프늄 알루미늄 산화막 상에 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 전하 트랩핑 막을 형성하는 단계는,상기 터널 절연막 상에 제1 실리콘 질화막을 형성하는 단계;상기 제1 실리콘 질화막 상에 하프늄 알루미늄 산화막을 형성하는 단계; 및상기 하프늄 알루미늄 산화막 상에 제2 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 전하 트랩핑 막을 형성하는 단계는,상기 터널 절연막 상에 제1 하프늄 알루미늄 산화막을 형성하는 단계;상기 제1 하프늄 알루미늄 산화막 상에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막 상에 제2 하프늄 알루미늄 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 전하 트랩핑 막을 형성한 후, 상기 기판을 850 내지 1200℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 열처리는 N2, O2, NH3 및 N2O로 이루어진 군으로부터 선택된 어느 하나 또는 이들의 혼합 가스 분위기에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 유전막을 형성한 후, 상기 기판을 850 내지 1200℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 열처리는 N2, O2, NH3 및 N2O로 이루어진 군으로부터 선택된 어느 하나 또는 이들의 혼합 가스 분위기에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,상기 도전막을 패터닝하여 상기 컨트롤 게이트 전극을 형성하는 단계; 및상기 유전막, 전하 트랩핑 막 및 터널 절연막을 패터닝하여 상기 유전막 패턴, 전하 트랩핑 막 패턴 및 터널 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제14항에 있어서, 상기 컨트롤 게이트 전극의 측면들 상에 스페이서를 형성하는 단계를 더 포함하며, 상기 유전막, 전하 트랩핑 막 및 터널 절연막은 상기 스페이서를 식각 마스크로 이용하는 식각 공정을 통해 패터닝되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 게이트 구조물을 형성한 후 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 전하 트랩핑 막은 적어도 하나의 실리콘 질화막과 적어도 하나의 하프늄 알루미늄 산화막을 포함하며, 상기 실리콘 질화막에 대한 상기 하프늄 알루미늄 산화막의 두께비는 1 내지 3인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100994711B1 (ko) * | 2008-05-21 | 2010-11-17 | 주식회사 하이닉스반도체 | 전하 트랩형 비휘발성 메모리 장치 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004158810A (ja) | 2002-09-10 | 2004-06-03 | Fujitsu Ltd | 不揮発性半導体メモリ |
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2006
- 2006-09-08 KR KR1020060086600A patent/KR100763535B1/ko not_active IP Right Cessation
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