KR100807220B1 - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR100807220B1
KR100807220B1 KR1020070010427A KR20070010427A KR100807220B1 KR 100807220 B1 KR100807220 B1 KR 100807220B1 KR 1020070010427 A KR1020070010427 A KR 1020070010427A KR 20070010427 A KR20070010427 A KR 20070010427A KR 100807220 B1 KR100807220 B1 KR 100807220B1
Authority
KR
South Korea
Prior art keywords
charge trapping
film
aqueous solution
phosphoric acid
blocking
Prior art date
Application number
KR1020070010427A
Other languages
English (en)
Inventor
심우관
이몽섭
차지훈
홍창기
이근택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070010427A priority Critical patent/KR100807220B1/ko
Priority to JP2008017796A priority patent/JP2008193081A/ja
Priority to DE102008008076A priority patent/DE102008008076A1/de
Priority to US12/022,735 priority patent/US20080188049A1/en
Priority to CNA200810008637XA priority patent/CN101236931A/zh
Application granted granted Critical
Publication of KR100807220B1 publication Critical patent/KR100807220B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • AHUMAN NECESSITIES
    • A61MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61BDIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B17/00Surgical instruments, devices or methods, e.g. tourniquets
    • A61B17/22Implements for squeezing-off ulcers or the like on the inside of inner organs of the body; Implements for scraping-out cavities of body organs, e.g. bones; Calculus removers; Calculus smashing apparatus; Apparatus for removing obstructions in blood vessels, not otherwise provided for
    • A61B17/225Implements for squeezing-off ulcers or the like on the inside of inner organs of the body; Implements for scraping-out cavities of body organs, e.g. bones; Calculus removers; Calculus smashing apparatus; Apparatus for removing obstructions in blood vessels, not otherwise provided for for extracorporeal shock wave lithotripsy [ESWL], e.g. by using ultrasonic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Health & Medical Sciences (AREA)
  • Surgery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Medical Informatics (AREA)
  • Orthopedic Medicine & Surgery (AREA)
  • Biomedical Technology (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Vascular Medicine (AREA)
  • Molecular Biology (AREA)
  • Animal Behavior & Ethology (AREA)
  • General Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

불휘발성 메모리 장치를 제조하는 방법에서, 채널 영역을 갖는 기판 상에 터널 절연막, 전하 트랩핑 막, 블록킹 막 및 도전막이 순차적으로 형성된다. 워드 라인 구조물은 상기 도전막을 패터닝함으로써 형성되며, 블록킹 막 패턴 및 전하 트랩핑 막 패턴은 산성 용액을 식각액으로 이용하여 상기 블록킹 막 및 전하 트랩핑 막을 식각함으로써 형성된다. 불순물 영역들은 상기 채널 영역의 양측의 기판 부위들에 형성된다. 따라서, 상기 전하 트랩핑 막 패턴의 폭이 감소될 수 있으며, 워드 라인 구조물과 인접하는 전하 트랩핑 막 패턴 부위들이 충분히 제거될 수 있다. 이에 따라, 상기 전하 트랩핑 막 패턴을 포함하는 불휘발성 메모리 장치의 측방 전하 확산이 억제될 수 있다.

Description

불휘발성 메모리 장치의 제조 방법{Method of manufacturing non-volatile memory device}
도 1 내지 도 4 및 도 8은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 전자 현미경 사진이다.
도 5는 인산 수용액을 이용한 식각 공정에서 알루미늄 산화물의 식각율을 보여주는 그래프이다.
도 6은 인산 수용액을 이용한 식각 공정에서 실리콘 질화물의 식각율, 알루미늄 산화물의 식각율 및 탄탈륨 질화물의 식각율을 보여주는 그래프이다.
도 7은 황산 수용액을 이용한 습식 식각에서 실리콘 질화물의 식각율을 보여주는 그래프이다.
도 9 내지 도 12 및 도 14는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 전자 현미경 사진이다.
도 13은 이방성 건식 식각을 이용하여 형성된 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 보여주는 전자 현미경 사진이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 102 : 터널 절연막
104 : 전하 트랩핑 막 106 : 블록킹 막
108 : 도전막 110 : 제1 금속 질화막
112 : 제2 금속 질화막 114 : 금속막
116 : 하드 마스크 118 : 제1 금속 질화막 패턴
120 : 제2 금속 질화막 패턴 122 : 금속막 패턴
124 : 워드 라인 구조물 126 : 블록킹 막 패턴
128 : 전하 트랩핑 막 패턴 130 : 불순물 영역
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 전하 트랩핑 막 패턴을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 반도체 기판 상에 형성된 터널 절연막, 상기 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막, 상기 전하 트랩핑 막 상에 형성된 유전막, 상기 유전막 상에 형성된 게이트 전극, 상기 게이트 전극의 측면들 상에 형성된 스페이서를 포함할 수 있다.
상기 전하 트랩핑 막 내에 트랩된 전자들은 열적 스트레스가 인가될 경우 상기 전하 트랩핑 막 내에서 측방으로 이동할 수 있으며, 이에 따라 상기 불휘발성 메모리 장치의 고온 스트레스 특성이 열화될 수 있다. 예를 들면, 상기 불휘발성 메모리 장치를 약 2시간 동안 약 200℃의 온도로 가열할 경우 상기 불휘발성 메모리 장치의 문턱 전압은 크게 감소될 수 있다. 또한, 상기 불휘발성 메모리 장치의 프로그래밍 동작과 소거 동작을 약 1000 내지 1200회 정도 반복적으로 수행하고, 이어서 상기 불휘발성 메모리 장치를 약 2시간 동안 약 200℃의 온도로 가열할 경우, 상기 불휘발성 메모리 장치의 문턱 전압은 더욱 더 감소될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 측방 전하 확산 을 방지할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 채널 영역을 갖는 기판 상에 터널 절연막, 전하 트랩핑 막, 블록킹 막 및 도전막이 순차적으로 형성될 수 있으며, 게이트 전극은 상기 도전막을 패터닝함으로써 형성될 수 있다. 상기 블록킹 막 및 전하 트랩핑 막은 산성 용액을 식각액을 이용하여 식각될 수 있으며, 이에 따라 상기 채널 영역 상부에 블록킹 막 패턴 및 전하 트랩핑 막 패턴이 형성될 수 있다. 상기 채널 영역의 양측의 기판 부위들에는 불순물 영역들이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막은 알루미늄 산화물을 포함할 수 있으며, 상기 전하 트랩핑 막은 실리콘 질화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막과 상기 전하 트랩핑 막은 인산 수용액을 이용하여 식각될 수 있다.
본 발명의 실시예들에 따르면, 상기 인산 수용액의 온도는 100 내지 200℃로 조절될 수 있다.
본 발명의 실시예들에 따르면, 상기 인산 수용액은 5 내지 50wt%의 물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막 및 전하 트랩핑 막은 밀폐된 용기 내에서 식각될 수 있다. 예를 들면, 상기 기판이 상기 인산 수용액에 침지되도록 상기 인산 수용액이 수용된 용기 내에 상기 기판을 위치시킨 후, 상기 용기를 밀폐시킨다. 이어서, 식각 속도를 증가시키기 위하여 상기 밀폐된 용기를 가열하여 상기 인산 수용액의 온도를 상승시킬 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 형성한 후, 상기 인산 수용액의 온도는 상기 용기를 냉각시킴으로써 낮출 수 있다. 또한, 상기 밀폐된 용기 내에는 불활성 가스가 제공될 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막 및 상기 전하 트랩핑 막은 서로 다른 산성 용액들을 이용하여 식각될 수 있다. 예를 들면, 상기 블록킹 막은 인산 수용액을 이용하여 식각될 수 있으며, 이어서, 상기 전하 트랩핑 막은 황산 수용액을 이용하여 식각될 수 있다.
본 발명의 실시예들에 따르면, 상기 인산 수용액의 온도는 100 내지 200℃로 조절될 수 있다.
본 발명의 실시예들에 따르면, 상기 인산 수용액은 5 내지 50wt%의 물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막은 밀폐된 용기 내에서 식각될 수 있다. 예를 들면, 상기 기판이 상기 인산 수용액에 침지되도록 상기 인산 수용액이 수용된 용기 내에 상기 기판을 위치시킨 후, 상기 용기를 밀폐시킨다. 이어서, 식각 속도를 증가시키기 위하여 상기 밀폐된 용기를 가열하여 상기 인산 수용액의 온도를 상승시킬 수 있다.
본 발명의 실시예들에 따르면, 상기 블록킹 막 패턴을 형성한 후, 상기 인산 수용액의 온도는 상기 용기를 냉각시킴으로써 낮출 수 있다. 또한, 상기 밀폐된 용 기 내에는 불활성 가스가 제공될 수 있다.
본 발명의 실시예들에 따르면, 상기 황산 수용액의 온도는 100 내지 200℃로 조절될 수 있다.
본 발명의 실시예들에 따르면, 상기 황산 수용액은 5 내지 50wt%의 물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩핑 막은 밀폐된 용기 내에서 식각될 수 있다. 예를 들면, 상기 기판이 상기 황산 수용액에 침지되도록 상기 황산 수용액이 수용된 용기 내에 상기 기판을 위치시킨 후, 상기 용기를 밀폐시킨다. 이어서, 식각 속도를 증가시키기 위하여 상기 밀폐된 용기를 가열하여 상기 황산 수용액의 온도를 상승시킬 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩핑 막 패턴을 형성한 후, 상기 황산 수용액의 온도는 상기 용기를 냉각시킴으로써 낮출 수 있다. 또한, 상기 밀폐된 용기 내에는 불활성 가스가 제공될 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 트랩핑 막 패턴은 옥살산 수용액을 이용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극의 측면들 상에는 스페이서들이 형성될 수 있으며, 각각의 스페이서는 실리콘 산화물과 실리콘 질화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 스페이서들은 상기 게이트 전극 및 상기 블록킹 막 상에 실리콘 산화막 및 실리콘 질화막을 순차적으로 형성하고, 이어서, 상기 실리콘 질화막 및 상기 실리콘 산화막을 이방성으로 식각함으로써 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 상기 터널 절연막이 노출되도록 상기 전하 트랩핑 막을 식각하여 상기 전하 트랩핑 막 패턴을 형성하므로 측방 전하 확산이 방지될 수 있다. 따라서, 상기 불휘발성 메모리 장치의 고온 스트레스 특성을 향상시킬 수 있으며, 또한 상기 불휘발성 메모리 장치의 신뢰도를 향상시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 4 및 도 8은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 전자 현미경 사진이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(미도시)을 형성함으로써 액티브 영역을 정의한다. 구체적으로, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판의(100) 표면 부위에 상기 소자 분리막을 형성한다.
상기 반도체 기판(100) 상에 터널 절연막(tunnel insulating layer; 102), 전하 트랩핑 막(charge trapping layer; 104), 블록킹 막(blocking layer; 106), 및 도전막(108)을 순차적으로 형성한다.
상기 터널 절연막(102)은 실리콘 산화물(SiO2)로 이루어질 수 있으며, 열 산화 공정을 통해 약 20 내지 80Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 터널 절연막(102)은 상기 반도체 기판(100) 상에 약 35Å 정도의 두께로 형성될 수 있다.
상기 전하 트랩핑 막(104)은 상기 반도체 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성된다. 상기 전하 트랩핑 막(104)은 상기 터널 절연막(102) 상에 약 20 내지 100Å 정도의 두께로 형성될 수 있으며, 실리콘 질화물(SiN)로 이루어질 수 있다. 예를 들면, 상기 전하 트랩핑 막(104)은 저압 화학 기상 증착을 통해 상기 터널 절연막(102) 상에 약 70Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전하 트랩핑 막(104)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 예를 들면, 상기 전하 트랩핑 막(104)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등으로 이루어질 수 있다. 특히, 상기 전하 트랩핑 막(104)은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등을 포함할 수 있다.
상기 블록킹 막(106)은 상기 전하 트랩핑 막(104)과 상기 도전막(108) 사이에서 전기적인 절연을 제공한다. 상기 블록킹 막(106)은 알루미늄 산화물(Al2O3)로 이루어질 수 있으며, 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 예를 들면, 상기 블록킹 막(106)은 상기 전하 트랩핑 막 상에 약 100 내지 400Å 정도의 두께로 형성될 수 있다. 특히, 상기 블록킹 막(106)은 상기 전하 트랩핑 막(104) 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 도전막(108)은 제1 금속 질화막(110), 제2 금속 질화막(112) 및 금속막(114)을 포함할 수 있다.
상기 제1 금속 질화막(110)은 탄탈룸 질화물, 티타늄 질화물, 하프늄 질화물 등으로 이루어질 수 있다. 예를 들면, 상기 제1 금속 질화막(110)은 탄탈룸 질화물로 이루어질 수 있으며, 상기 블록킹 막(106) 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 제2 금속 질화막(112)은 접착막으로서 기능하며, 텅스텐 질화물로 이루어질 수 있다. 예를 들면, 상기 제2 금속 질화막(112)은 상기 제1 금속 질화막(110) 상에 약 50Å 정도의 두께로 형성될 수 있다.
상기 금속막(114)은 텅스텐으로 이루어질 수 있으며, 상기 제2 금속 질화막(112) 상에 약 300Å 정도의 두께로 형성될 수 있다. 이와는 다르게, 상기 금속막(114)은 금속 실리사이드로 이루어질 수도 있다. 상기 금속 실리사이드로는 텅스텐 실리사이드, 탄탈룸 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등이 사용될 수 있다.
도 2를 참조하면, 상기 도전막(114) 상에 하드 마스크 막(미도시)을 형성한다. 상기 하드 마스크 막은 실리콘 산화물로 이루어질 수 있으며, 상기 도전막(114) 상에 약 500 내지 1500Å 정도의 두께로 형성될 수 있다.
이어서, 상기 하드 마스크 막을 패터닝하여 하드 마스크(116)를 형성한다. 상기 하드 마스크(116)는 포토레지스트 패턴을 이용하는 이방성 식각에 의해 형성될 수 있다. 상기 포토레지스트 패턴은 본 발명의 기술 분야에서 널리 알려진 포토리소그래피 공정을 이용하여 상기 하드 마스크 막 상에 형성될 수 있으며, 상기 하드 마스크(116)를 형성한 후, 애싱 및 스트립 공정을 통해 제거될 수 있다.
상기 도전막(108)을 패터닝하여 상기 블록킹 막(106) 상에 제1 금속 질화막 패턴(118), 제2 금속 질화막 패턴(120) 및 금속막 패턴(122)을 포함하는 워드 라인 구조물(124)을 형성한다. 상기 도전막(114)은 상기 하드 마스크(116)를 식각 마스크로서 이용하는 이방성 식각을 통해 패터닝될 수 있다. 상기 제1 금속 질화막 패턴(118)은 실질적인 게이트 전극으로서 기능할 수 있으며, 상기 금속막 패턴(122)은 실질적인 워드 라인으로서 기능할 수 있다.
도시된 바에 의하면, 하나의 워드 라인 구조물(124)이 도시되어 있으나, X축 방향을 따라 다수의 워드 라인 구조물들이 배열될 수 있으며, 각각의 워드 라인 구조물(124)은 Y축 방향으로 연장할 수 있다.
도 3 및 도 4를 참조하면, 상기 블록킹 막(106) 및 전하 트랩핑 막(104)을 식각하여 블록킹 막 패턴(126) 및 전하 트랩핑 막 패턴(128)을 형성한다. 상기 블록킹 막(106) 및 전하 트랩핑 막(104)은 산성 용액을 식각액으로서 사용하는 습식 식각에 의해 패터닝될 수 있다.
상기 산성 용액으로는 인산 수용액이 사용될 수 있으며, 상기 인산 수용액은 약 5 내지 50wt% 정도의 물을 포함할 수 있다. 특히, 상기 인산 수용액은 약 5 내지 10wt% 정도의 물을 포함할 수 있다. 예를 들면, 상기 습식 식각은 약 8wt% 정도의 물을 포함하는 인산 수용액을 이용하여 수행될 수 있다.
상기 습식 식각은 약 100 내지 200℃의 온도에서 수행될 수 있다. 특히, 상기 습식 식각은 약 150 내지 170℃의 온도, 예를 들면, 약 160℃의 온도에서 수행될 수 있다.
구체적으로, 상기 습식 식각은 밀폐된 용기 내에서 수행될 수 있으며, 상기 용기 내부의 압력은 폭발을 고려하여 약 2기압 이하로 조절되는 것이 바람직하다.
예를 들면, 상기 인산 수용액에 기판(100)이 침지되도록 용기 내부에 기판(100)을 위치시킨 후, 커버를 이용하여 상기 용기를 밀폐시킨다. 이때, 상기 용기 내부에는 불활성 가스가 제공될 수 있다. 상기 불활성 가스는 상기 용기 내부의 공기를 제거하기 위하여 제공된다. 이어서, 상기 용기를 가열하여 상기 인산 수용액의 온도를 조절한다. 상기 인산 수용액의 온도 상승에 따라 상기 용기 내부의 압 력이 증가되며, 이에 따라 상기 인산 수용액의 기화 온도가 상승될 수 있다.
상기 습식 식각 공정은 기 설정된 시간 동안 수행될 수 있다. 상기 용기는 상기 용기로부터의 기판(100) 언로딩을 위하여 냉각될 수 있으며, 이에 따라 상기 인산 수용액의 온도와 용기의 내부 압력이 낮아진다. 상기 인산 수용액의 온도가 충분히 낮아진 후, 상기 기판(100)을 상기 용기로부터 언로딩시킨다.
도 5는 인산 수용액을 이용한 식각 공정에서 알루미늄 산화물의 식각율을 보여주는 그래프이며, 도 6은 인산 수용액을 이용한 식각 공정에서 실리콘 질화물의 식각율, 알루미늄 산화물의 식각율 및 탄탈륨 질화물의 식각율을 보여주는 그래프이다.
도 5 및 도 6에 도시된 바와 같이, 상기 인산 수용액을 이용하는 습식 식각에서, 알루미늄 산화물의 식각율이 실리콘 질화물의 식각율보다 낮기 때문에 도 4에 도시된 바와 같이 상기 전하 트랩핑 막 패턴(128)은 상기 블록킹 막 패턴(126)보다 좁은 폭을 가질 수 있으며, 상기 게이트 전극으로서 기능하는 제1 금속 질화막 패턴(118)의 폭과 유사하게 될 수 있다. 따라서, 상기 전하 트랩핑 막 패턴(128) 내에서의 측방 전하 확산에 따른 고온 스트레스 특성 저하를 억제할 수 있다. 또한, 상기 블록킹 막 패턴(126) 및 전하 트랩핑 막 패턴(128)을 형성하는 동안 제1 금속 질화막 패턴(118), 즉 탄탈룸 질화막 패턴의 측면 부위들이 다소 제거될 수 있다.
한편, 종래 기술에 따른 불휘발성 메모리 장치의 제조 방법에서, 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 이방성 건식 식각을 이용하여 형성하는 경우, 상기 이방성 건식 식각을 수행하는 동안 식각 가스에 포함된 염소와 텅스텐 및/또는 탄탈룸 질화물 사이의 반응에 의한 반응 부산물이 생성될 수 있으며, 상기 반응 부산물에 의해 워드 라인 구조물의 프로파일이 열악해질 수 있다. 또한, 상기 워드 라인 구조물들 사이의 전하 트랩핑 막 부위들이 충분히 제거되지 않고 상기 터널 절연막 상에 잔류될 수 있으며, 상기 이방성 건식 식각을 통해 형성된 전하 트랩핑 막 패턴은 상기 블록킹 막 패턴보다 넓은 폭을 가질 수 있다. 따라서, 상기 전하 트랩핑 막 내에서의 측방 전하 확산을 충분히 억제할 수 없다. 그러나, 본 발명의 일 실시예에 따르면, 상기 워드 라인 구조물(124)과 인접하는 전하 트랩핑 막(104) 부위들, 즉 상기 워드 라인 구조물들(124) 사이의 전하 트랩핑 막(104) 부위들은 습식 식각 공정을 통해 충분히 제거될 수 있으며, 이에 따라 측방 전하 확산이 충분히 억제될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 블록킹 막 패턴(126) 및 전하 트랩핑 막 패턴(128)은 서로 다른 산성 용액들을 이용하여 형성될 수 있다. 예를 들면, 상기 블록킹 막 패턴(126)은 인산 수용액을 이용하여 형성될 수 있으며, 상기 전하 트랩핑 막 패턴(128)은 황산 수용액을 이용하여 형성될 수 있다.
구체적으로, 상기 인산 수용액을 이용하는 일차 습식 식각을 통해 상기 블록킹 막 패턴(126)을 형성한 후, 상기 전하 트랩핑 막 패턴(128)을 형성하기 위하여 황산 수용액을 이용한 이차 습식 식각을 수행한다.
도 7은 황산 수용액을 이용한 습식 식각에서 실리콘 질화물의 식각율을 보여주는 그래프이다.
상기 이차 습식 식각은 약 100 내지 200℃ 정도의 온도에서 수행될 수 있다. 예를 들면, 상기 이차 습식 식각은 약 110 내지 160℃ 정도의 온도에서 수행될 수 있다. 상기 황산 수용액은 약 5 내지 50wt% 정도의 물을 포함할 수 있다. 특히, 상기 황산 수용액은 약 5 내지 10wt% 정도, 예를 들면, 약 8wt% 정도의 물을 포함할 수 있다.
약 120℃ 정도의 온도를 갖는 황산 수용액에 대한 실리콘 질화물의 식각율은 실리콘 산화물, 폴리실리콘, 텅스텐 등에 비하여 상대적으로 높으며, 도 7에 도시된 바와 같이 약 43Å/min 정도이다.
상기 이차 습식 식각은 상기 일차 습식 식각과 실질적으로 동일한 방법으로 수행될 수 있다. 구체적으로, 황산 수용액에 상기 기판(100)이 침지되도록 상기 황산 수용액을 수용하는 용기 내에 상기 기판(100)을 위치시킨다. 이어서, 상기 용기를 밀폐시킨 후 상기 용기를 가열하여 상기 황산 수용액의 온도를 조절한다. 이때, 용기의 내부 압력은 약 2기압 이하로 유지되는 것이 바람직하다. 상기 이차 습식 식각은 기 설정된 시간 동안 수행될 수 있으며, 상기 용기로부터 상기 기판(100)의 언로딩은 상기 용기를 냉각시켜 상기 황산 수용액의 온도 및 용기의 내부 압력을 충분히 낮춘 후에 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 전하 트랩핑 막 패턴(128)은 옥살산 수용액을 이용하여 형성될 수도 있다.
도 8을 참조하면, 상기 전하 트랩핑 막 패턴(128), 블록킹 막 패턴(126) 및 워드 라인 구조물(124)은 상기 기판(100)의 채널 영역(100a) 상에 배치될 수 있다.
상기 전하 트랩핑 막 패턴(128) 및 블록킹 막 패턴(126)을 형성한 후, 상기 채널 영역(100a)의 양측 부위에 불순물 영역들(130)을 형성한다. 상기 불순물 영역들(130)은 소스/드레인 영역들로서 기능할 수 있으며, 이온 주입 및 열처리를 통해 형성될 수 있다.
도시되지는 않았으나, 상기 워드 라인 구조물들(124) 사이를 매립하는 층간 절연막을 형성함으로써 불휘발성 메모리 장치의 메모리 셀들을 전기적으로 서로 절연시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 전하 트랩핑 막(104)이 상기 고유전율 물질로 이루어지는 경우, 상기 전하 트랩핑 막 패턴(128)은 불산 수용액을 이용하여 형성될 수 있다.
도 9 내지 도 12 및 도 14는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들 및 전자 현미경 사진이다.
도 9를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(200) 상에 터널 절연막(202), 전하 트랩핑 막(204), 블록킹 막(206) 및 워드 라인 구조물(210)을 형성한다. 상기 워드 라인 구조물(210)은 제1 금속 질화막 패턴(212), 제2 금속 질화막(214) 패턴 및 금속막 패턴(216)을 포함할 수 있다. 상기 워드 라인 구조물(210) 상에는 하드 마스크(218)가 배치된다. 상기 터널 절연막(202), 전하 트랩핑 막(204), 블록킹 막(206) 및 워드 라인 구조물(210)을 형성하는 방법은 도 1 및 도 2를 참조하여 기 설명된 바와 실질적으로 동일하므로 이에 대한 추가적인 상세 설명은 생략한다.
상기 워드 라인 구조물(210)을 형성한 후, 상기 하드 마스크(218), 워드 라인 구조물(210) 및 상기 블록킹 막(206) 상에 스페이서막(220)을 형성한다. 상기 스페이서막(220)은 실리콘 산화물과 실리콘 질화물을 포함할 수 있다. 구체적으로, 상기 하드 마스크(218), 워드 라인 구조물(210) 및 상기 블록킹 막(206) 상에 실리콘 산화막(222)을 형성한 후, 상기 실리콘 산화막(222) 상에 실리콘 질화막(224)을 형성한다. 상기 실리콘 산화막(222) 및 실리콘 질화막(224)은 화학 기상 증착 공정을 이용하여 각각 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 실리콘 질화막(224)은 상기 실리콘 산화막(222)을 형성한 후 인시튜 방식으로 형성될 수도 있다. 특히, 상기 실리콘 산화막(222)으로는 중온 산화물 막(middle temperature oxide layer; MTO layer)이 사용될 수 있다.
도 10을 참조하면, 상기 스페이서막(220)을 이방성 식각하여 상기 워드 라인 구조물(210)의 측면들 상에 스페이서들(230)을 형성한다. 상기 각각의 스페이서(230)는 실리콘 산화물 스페이서(232)와 실리콘 질화물 스페이서(234)를 포함한다.
도 11 및 도 12를 참조하면, 상기 블록킹 막(206) 및 전하 트랩핑 막(204)을 식각하여 블록킹 막 패턴(236) 및 전하 트랩핑 막 패턴(238)을 형성한다.
상기 블록킹 막 패턴(236) 및 상기 전하 트랩핑 막 패턴(238)은 산성 용액을 이용하는 습식 식각에 의해 형성될 수 있다. 상기 산성 용액으로는 인산 수용액이 사용될 수 있으며, 상기 인산 수용액은 약 5 내지 50wt% 정도의 물을 포함할 수 있다. 특히, 상기 인산 수용액은 약 5 내지 10wt% 정도의 물을 포함할 수 있다. 예를 들면, 상기 습식 식각은 약 8wt% 정도의 물을 포함하는 인산 수용액을 이용하여 수행될 수 있다.
상기 습식 식각은 약 100 내지 200℃의 온도에서 수행될 수 있다. 특히, 상기 습식 식각은 약 150 내지 170℃의 온도, 예를 들면, 약 160℃의 온도에서 수행될 수 있다.
한편, 상기 인산 수용액을 이용하는 습식 식각을 수행하는 동안 상기 실리콘 질화물 스페이서(234)가 제거될 수 있으며, 실리콘 산화물 스페이서(232)가 부분적으로 제거될 수 있다.
상기 인산 수용액을 이용하는 습식 식각은 밀폐된 용기 내에서 수행될 수 있다. 상기 인산 수용액을 이용하는 습식 식각은 도 3 및 도 4를 참조하여 기 설명된 바와 실질적으로 동일하므로 이에 대한 추가적인 상세한 설명은 생략한다.
도 13은 이방성 건식 식각을 이용하여 형성된 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 보여주는 전자 현미경 사진이다.
도 13을 참조하면, 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 이방성 건식 식각을 이용하여 형성하는 경우, 워드 라인 구조물들 사이의 전하 트랩핑 막 부위들이 충분히 제거되지 않고 터널 절연막 상에 잔류될 수 있으며, 상기 이방성 건식 식각을 통해 형성된 전하 트랩핑 막 패턴은 스페이서들 사이의 간격보다 넓은 폭을 가질 수 있다. 따라서, 상기 전하 트랩핑 막 내에서의 측방 전하 확산을 충분히 억제할 수 없다.
그러나, 본 발명의 일 실시예에 따르면, 상기 워드 라인 구조물들(210) 사이 의 전하 트랩핑 막(204) 부위들은 습식 식각 공정을 통해 충분히 제거될 수 있으며, 또한, 도 12에 보여진 바와 같이, 상기 전하 트랩핑 막 패턴(238)은 상기 블록킹 막 패턴(236)보다 좁고 상기 워드 라인 구조물(210)과 유사한 폭을 가질 수 있다. 따라서, 상기 전하 트랩핑 막 패턴(238) 내에서 측방 전하 확산이 충분히 억제될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 블록킹 막 패턴(236) 및 전하 트랩핑 막 패턴(238) 다른 산성 용액들을 이용하여 형성될 수 있다. 예를 들면, 상기 블록킹 막 패턴(236)은 인산 수용액을 이용하여 형성될 수 있으며, 상기 전하 트랩핑 막 패턴(238)은 황산 수용액을 이용하여 형성될 수 있다.
구체적으로, 상기 인산 수용액을 이용하는 일차 습식 식각을 통해 상기 블록킹 막 패턴(236)을 형성한 후, 상기 전하 트랩핑 막 패턴(238)을 형성하기 위하여 황산 수용액을 이용한 이차 습식 식각을 수행한다.
상기 이차 습식 식각은 약 100 내지 200℃ 정도의 온도에서 수행될 수 있다. 예를 들면, 상기 이차 습식 식각은 약 110 내지 160℃ 정도의 온도에서 수행될 수 있다. 상기 황산 수용액은 약 5 내지 50wt% 정도의 물을 포함할 수 있다. 특히, 상기 황산 수용액은 약 5 내지 10wt% 정도, 예를 들면, 약 8wt% 정도의 물을 포함할 수 있다. 상기 이차 습식 식각에 대한 상세 설명은 도 7을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략하기로 한다.
본 발명의 또 다른 실시예에 따르면, 상기 전하 트랩핑 막 패턴(238)은 옥살산 수용액을 이용하여 형성될 수도 있다.
도 14를 참조하면, 상기 전하 트랩핑 막 패턴(238), 블록킹 막 패턴(236), 워드 라인 구조물(210) 및 실리콘 산화물 스페이서들(232)은 상기 기판(200)의 채널 영역(200a) 상에 배치될 수 있다.
상기 전하 트랩핑 막 패턴(238) 및 블록킹 막 패턴(236)을 형성한 후, 상기 채널 영역(200a)의 양측 부위에 불순물 영역들(240)을 형성한다. 상기 불순물 영역들(240)은 소스/드레인 영역들로서 기능할 수 있으며, 이온 주입 및 열처리를 통해 형성될 수 있다.
도시되지는 않았으나, 상기 워드 라인 구조물들(210) 사이를 매립하는 층간 절연막을 형성함으로써 불휘발성 메모리 장치의 메모리 셀들을 전기적으로 서로 절연시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 전하 트랩핑 막(204)이 상기 고유전율 물질로 이루어지는 경우, 상기 전하 트랩핑 막 패턴(238)은 불산 수용액을 이용하여 형성될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 산성 용액을 이용하여 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 형성하므로, 상기 전하 트랩핑 막 패턴의 폭을 감소시킬 수 있으며, 워드 라인 구조물들 사이의 전하 트랩핑 막 부위들을 충분히 제거할 수 있다. 따라서, 상기 전하 트랩핑 막 패턴 내부에서의 측방 전하 확산을 억제할 수 있으며, 이에 따라 상기 전하 트랩핑 막 패턴을 포함하는 불휘발성 메모리 장치의 고온 스트레스 특성 및 데이터 신뢰도를 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 채널 영역을 갖는 기판 상에 터널 절연막, 전하 트랩핑 막, 블록킹 막 및 도전막을 순차적으로 형성하는 단계;
    상기 도전막을 패터닝하여 워드 라인 구조물을 형성하는 단계;
    상기 채널 영역 상부에 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 형성하기 위하여 산성 용액을 식각액으로 이용하여 상기 블록킹 막 및 전하 트랩핑 막을 식각하는 단계; 및
    상기 채널 영역의 양측의 기판 부위들에 불순물 영역들을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 블록킹 막은 알루미늄 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 전하 트랩핑 막은 실리콘 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 블록킹 막과 상기 전하 트랩핑 막은 인산 수용액을 이용하여 식각되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 인산 수용액의 온도는 100 내지 200℃로 조절되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제4항에 있어서, 상기 인산 수용액은 5 내지 50wt%의 물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제4항에 있어서, 상기 블록킹 막 및 전하 트랩핑 막을 식각하는 단계는,
    상기 기판이 상기 인산 수용액에 침지되도록 상기 인산 수용액이 수용된 용기 내에 상기 기판을 위치시키는 단계;
    상기 용기를 밀폐시키는 단계; 및
    상기 밀폐된 용기를 가열하여 상기 인산 수용액의 온도를 상승시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 블록킹 막 패턴 및 전하 트랩핑 막 패턴을 형성한 후, 상기 용기를 냉각시켜 상기 인산 수용액의 온도를 낮추는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 밀폐된 용기 내에는 불활성 가스가 제공되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제1항에 있어서, 상기 블록킹 막 및 상기 전하 트랩핑 막을 식각하는 단계는,
    상기 블록킹 막 패턴을 형성하기 위하여 인산 수용액을 이용하여 상기 블록킹 막을 식각하는 단계; 및
    상기 전하 트랩핑 막 패턴을 형성하기 위하여 황산 수용액을 이용하여 상기 전하 트랩핑 막을 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 인산 수용액의 온도는 100 내지 200℃로 조절되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제10항에 있어서, 상기 인산 수용액은 5 내지 50wt%의 물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 상기 블록킹 막을 식각하는 단계는,
    상기 기판이 상기 인산 수용액에 침지되도록 상기 인산 수용액이 수용된 용기 내에 상기 기판을 위치시키는 단계;
    상기 용기를 밀폐시키는 단계; 및
    상기 밀폐된 용기를 가열하여 상기 인산 수용액의 온도를 상승시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 블록킹 막 패턴을 형성한 후, 상기 용기를 냉각시켜 상기 인산 수용액의 온도를 낮추는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제13항에 있어서, 상기 밀폐된 용기 내에는 불활성 가스가 제공되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제10항에 있어서, 상기 황산 수용액의 온도는 100 내지 200℃로 조절되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제10항에 있어서, 상기 황산 수용액은 5 내지 50wt%의 물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 제10항에 있어서, 상기 전하 트랩핑 막을 식각하는 단계는,
    상기 기판이 상기 황산 수용액에 침지되도록 상기 황산 수용액이 수용된 용기 내에 상기 기판을 위치시키는 단계;
    상기 용기를 밀폐시키는 단계; 및
    상기 밀폐된 용기를 가열하여 상기 황산 수용액의 온도를 상승시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 제18항에 있어서, 상기 전하 트랩핑 막 패턴을 형성한 후, 상기 용기를 냉각시켜 상기 황산 수용액의 온도를 낮추는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  20. 제18항에 있어서, 상기 밀폐된 용기 내에는 불활성 가스가 제공되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  21. 제1항에 있어서, 상기 전하 트랩핑 막 패턴은 옥살산 수용액을 이용하여 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  22. 제1항에 있어서, 상기 워드 라인 구조물의 측면들 상에 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  23. 제22항에 있어서, 각각의 스페이서는 실리콘 산화물과 실리콘 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  24. 제23항에 있어서, 상기 스페이서들을 형성하는 단계는,
    상기 워드 라인 구조물 및 상기 블록킹 막 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 단계; 및
    상기 스페이서들을 형성하기 위하여 상기 실리콘 질화막 및 상기 실리콘 산화막을 이방성으로 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
KR1020070010427A 2007-02-01 2007-02-01 불휘발성 메모리 장치의 제조 방법 KR100807220B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070010427A KR100807220B1 (ko) 2007-02-01 2007-02-01 불휘발성 메모리 장치의 제조 방법
JP2008017796A JP2008193081A (ja) 2007-02-01 2008-01-29 不揮発性メモリ装置の製造方法
DE102008008076A DE102008008076A1 (de) 2007-02-01 2008-01-29 Verfahren zur Herstellung eines nicht-flüchtigen Speicherbauelements
US12/022,735 US20080188049A1 (en) 2007-02-01 2008-01-30 Methods of Manufacturing Non-Volatile Memory Devices Including Charge-Trapping Layers
CNA200810008637XA CN101236931A (zh) 2007-02-01 2008-02-01 包括电荷俘获层的非易失性存储装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070010427A KR100807220B1 (ko) 2007-02-01 2007-02-01 불휘발성 메모리 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR100807220B1 true KR100807220B1 (ko) 2008-02-28

Family

ID=39383270

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070010427A KR100807220B1 (ko) 2007-02-01 2007-02-01 불휘발성 메모리 장치의 제조 방법

Country Status (5)

Country Link
US (1) US20080188049A1 (ko)
JP (1) JP2008193081A (ko)
KR (1) KR100807220B1 (ko)
CN (1) CN101236931A (ko)
DE (1) DE102008008076A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060618B1 (ko) 2008-07-29 2011-08-31 주식회사 하이닉스반도체 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법
US8097531B2 (en) 2009-03-19 2012-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing charge trap type memory devices
KR101486745B1 (ko) 2008-11-05 2015-02-06 삼성전자주식회사 스페이서가 없는 비휘발성 메모리 장치 및 그 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5361335B2 (ja) * 2008-11-06 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8441063B2 (en) * 2010-12-30 2013-05-14 Spansion Llc Memory with extended charge trapping layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050037547A (ko) * 2002-05-29 2005-04-22 가부시끼가이샤 도시바 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법
KR20050099877A (ko) * 2004-04-12 2005-10-17 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
KR20060070049A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2513728B2 (ja) * 1987-10-09 1996-07-03 ポリプラスチックス株式会社 液晶性ポリエステル樹脂成形品の表面処理法
US7071105B2 (en) * 2003-02-03 2006-07-04 Cabot Microelectronics Corporation Method of polishing a silicon-containing dielectric
KR100855557B1 (ko) * 2006-10-12 2008-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050037547A (ko) * 2002-05-29 2005-04-22 가부시끼가이샤 도시바 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법
KR20050099877A (ko) * 2004-04-12 2005-10-17 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
KR20060070049A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060618B1 (ko) 2008-07-29 2011-08-31 주식회사 하이닉스반도체 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법
US8178918B2 (en) 2008-07-29 2012-05-15 Hynix Semiconductor Inc. Charge trap type non-volatile memory device and method for fabricating the same
US8426280B2 (en) 2008-07-29 2013-04-23 Hynix Semiconductor Inc. Charge trap type non-volatile memory device and method for fabricating the same
KR101486745B1 (ko) 2008-11-05 2015-02-06 삼성전자주식회사 스페이서가 없는 비휘발성 메모리 장치 및 그 제조방법
US8097531B2 (en) 2009-03-19 2012-01-17 Samsung Electronics Co., Ltd. Methods of manufacturing charge trap type memory devices

Also Published As

Publication number Publication date
JP2008193081A (ja) 2008-08-21
US20080188049A1 (en) 2008-08-07
DE102008008076A1 (de) 2008-08-28
CN101236931A (zh) 2008-08-06

Similar Documents

Publication Publication Date Title
US7427533B2 (en) Methods of fabricating semiconductor devices including trench device isolation layers having protective insulating layers and related devices
US8530954B2 (en) Non-volatile memory devices including first and second blocking layer patterns
US7410869B2 (en) Method of manufacturing a semiconductor device
KR100807227B1 (ko) 불휘발성 메모리 장치 및 이의 제조 방법
KR100757333B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100823713B1 (ko) 불휘발성 메모리 장치 및 이의 제조 방법
KR100757335B1 (ko) 불휘발성 메모리 장치 및 이를 제조하는 방법
KR100757324B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100770700B1 (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR100823715B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100807220B1 (ko) 불휘발성 메모리 장치의 제조 방법
US7682901B2 (en) Method for fabricating nonvolatile memory device
KR100759845B1 (ko) 불휘발성 메모리 장치 및 이의 제조 방법
US8455344B2 (en) Method of manufacturing non-volatile memory device
JP5313547B2 (ja) 半導体装置の製造方法
KR100814418B1 (ko) 불휘발성 메모리 장치의 제조 방법
JP2010045239A (ja) 不揮発性半導体記憶装置の製造方法
KR20080074406A (ko) 불휘발성 메모리 장치의 제조 방법
KR100807228B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100814374B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR20090010604A (ko) 불휘발성 메모리 장치의 제조 방법
KR20060036712A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee