KR100807227B1 - 불휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

불휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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최정동
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Abstract

불휘발성 메모리 장치 및 이의 제조 방법에서, 기판 상에는 제1 방향으로 연장하는 액티브 핀 구조물들이 형성된다. 상기 액티브 핀 구조물들의 표면들 및 상기 액티브 핀 구조물들에 의해 한정된 트렌치들의 바닥면들 상에는 터널 절연막이 형성된다. 상기 터널 절연막 상에는 전하 트랩핑 막이 형성되며, 상기 전하 트랩핑 막 상에는 블록킹 막이 형성된다. 게이트 전극 구조물은 상기 액티브 핀 구조물들의 상부면들 상에 배치되는 제1 부위들 및 상기 트렌치들의 바닥면들 상에 형성된 전하 트랩핑 막 부위들로부터 수직 방향으로 이격되는 제2 부위들을 포함하며, 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장한다. 상기 전하 트랩핑 막이 상기 게이트 전극 구조물로부터 이격되어 있으므로, 상기 전하 트랩핑 막 내에서의 측방 전하 확산이 감소된다. 따라서, 상기 불휘발성 메모리 장치의 데이터 유지 특성 및 신뢰성이 개선될 수 있다.

Description

불휘발성 메모리 장치 및 이의 제조 방법{Non-volatile memory device and method of manufacturing the same}
도 1은 종래의 불휘발성 메모리 장치를 설명하기 위하여 워드 라인 방향으로 절개된 단면도이다.
도 2는 종래의 불휘발성 메모리 장치를 설명하기 위하여 워드 라인 방향에 대하여 실질적으로 수직하는 방향으로 절개된 단면도이다.
도 3 내지 도 10은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 제4 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16 내지 도 19는 본 발명의 제5 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 20 및 도 21은 본 발명의 제6 실시예에 따른 불휘발성 메모리 장치의 제 조 방법을 설명하기 위한 단면도들이다.
도 22 및 도 23은 본 발명의 제7 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24는 본 발명의 제8 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 트렌치
112 : 액티브 핀 구조물 114 : 터널 절연막
116 : 전하 트랩핑 막 118 : 필드 절연 패턴
120 : 블록킹 막 122 : 게이트 전극 구조물
본 발명은 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 전하 트랩핑 막을 포함하는 불휘발성 메모리 장치와 이를 제조하는 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다.
상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 SONOS 또는 MONOS 타입의 불휘발성 메모리 장치는 반도체 기판 상에 형성된 터널 절연막, 상기 채널 영역으로부터 전자들을 트랩핑하기 위한 전하 트랩핑 막, 상기 전하 트랩핑 막 상에 형성된 유전막, 상기 유전막 상에 형성된 게이트 전극, 등을 포함할 수 있다.
도 1은 종래의 불휘발성 메모리 장치를 설명하기 위하여 워드 라인 방향으로 절개된 단면도이며, 도 2는 종래의 불휘발성 메모리 장치를 설명하기 위하여 워드 라인 방향에 대하여 실질적으로 수직하는 방향으로 절개된 단면도이다.
도 1 및 도 2를 참조하면, 종래의 불휘발성 메모리 장치(1)는 반도체 기판(10)의 표면 부위에 형성되어 액티브 영역들(10a)을 정의하는 필드 절연 패턴들(12)을 포함할 수 있다.
상기 불휘발성 메모리 장치(1)는 다수의 메모리 셀들(1a, 1b)을 포함할 수 있다. 상기 반도체 기판(10) 상에는 상기 액티브 영역들(10a)의 연장 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 워드 라인들(20)이 배치되며, 각각의 워드 라인들(20)과 상기 반도체 기판(10) 사이에는 터널 절연막(14), 전하 트랩핑 막(16) 및 블록킹 막(18)이 배치되어 있다. 즉, 상기 반도체 기판(10) 상에는 터널 절연막(14), 전하 트랩핑 막(16), 블록킹 막(18) 및 워드 라인(20)을 각각 포함하며 워드 라인 방향으로 연장하는 다수의 게이트 구조물들(22)이 형성되어 있다. 상기 게이트 구조물들(22)과 인접하는 액티브 영역들(10a)의 표면 부위들에는 소스/드레인 영역들(24)이 형성되어 있으며, 상기 게이트 구조물들(22) 아래에는 채널 영역들(10b)이 위치된다.
메모리 셀들(1a, 1b)은 상기 액티브 영역들(10a) 상에 배치되며, 게이트 전극으로서 기능하는 워드 라인(20)에 인가되는 프로그래밍 전압 또는 소거 전압에 의해 프로그래밍 동작 또는 소거 동작이 수행된다. 구체적으로, 상기 워드 라인(20)에 프로그래밍 전압이 인가되면, 상기 채널 영역(10b)으로부터 상기 터널 절연막(14)을 통하여 상기 전하 트랩핑 막(16)의 트랩 사이트들에 전자들이 트랩되며, 이에 따라 상기 전하 트랩핑 막(16)에는 1비트의 정보가 저장된다. 또한, 상기 워드 라인(20)에 소거 전압이 인가되면, 상기 전하 트랩핑 막(16)에 트랩된 전자들이 상기 터널 절연막(14)을 통하여 상기 채널 영역(10b)으로 이동함으로써 상기 전하 트랩핑 막(16)에 저장된 정보가 소거된다.
최근, 상기 각각의 메모리 셀들(1a, 1b)은 데이터 집적도를 향상시키기 위하 여 멀티 레벨 셀(multi level cell; MLC)로서 사용되고 있다. 상기 각각의 메모리 셀들(1a, 1b)이 멀티 레벨 셀로서 사용될 경우, 상기 전하 트랩핑 막(16)은 높은 트랩 밀도를 갖는 물질로 이루어지는 것이 바람직하다. 한편, 상기 전하 트랩핑 막(16)의 트랩 밀도가 증가하면, 상기 전하 트랩핑 막(16) 내에 트랩된 전자들의 측방 이동이 발생될 수 있다. 구체적으로, 하나의 메모리 셀(1a)이 프로그램되고, 인접하는 메모리 셀(1b)이 소거된 경우, 도 1에 도시된 바와 같이, 상기 프로그램된 메모리 셀(1a)로부터 상기 소거된 메모리 셀(1b)을 향하여 전자들이 이동할 수 있다.
결과적으로, 상기와 같은 전하 트랩핑 막(16) 내에서의 측방 전하 확산(lateral charge diffusion)에 의해 불휘발성 메모리 장치(1)의 데이터 유지 특성 및 동작 신뢰성이 저하될 수 있다. 특히, 상기 프로그램된 메모리 셀(1a)의 정보를 읽기 위하여 상기 워드 라인(20)에 읽기 전압이 인가된 경우, 상기 측방 전하 확산이 가속화될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 측방 전하 확산이 감소된 불휘발성 메모리 장치를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제2 목적은 측방 전하 확산이 감소된 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불휘발성 메모 리 장치는, 기판 상에 형성되며 제1 방향으로 연장하는 액티브 핀 구조물들(fin structures)과, 상기 액티브 핀 구조물들의 표면들 및 상기 액티브 핀 구조물들에 의해 한정된 트렌치들의 바닥면들(bottom surfaces) 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 트랩핑 막과, 상기 전하 트랩핑 막 상에 형성된 블록킹 막과, 상기 액티브 핀 구조물들의 상부면들(top surfaces) 위에 배치된 제1 부위들 및 상기 트렌치들의 바닥면들 위에 배치된 전하 트랩핑 막 부위들로부터 수직 방향으로 이격된 제2 부위들을 포함하며, 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장하는 게이트 전극 구조물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치들의 바닥면들 위에 배치된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물의 제2 부위들 사이에는 필드 절연 패턴들이 배치될 수 있다. 상기 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들보다 낮게 위치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 액티브 핀 구조물들 상부 표면들(surfaces of upper portions) 위에 배치된 전하 트랩핑 막 부위들과 상기 필드 절연 패턴들 상에서 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들의 상부면들과 실질적으로 동일한 높이를 가질 수 있다. 상기 블록킹 막은 상기 액티브 핀 구조물 들의 상부면들 위에 배치된 전하 트랩핑 막 부위들과 상기 필드 절연 패턴들 상에서 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 블록킹 막 부위들의 상부면들과 실질적으로 동일한 높이를 가질 수 있다. 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판 상에는 상기 트렌치들을 한정하는 제1 필드 절연 패턴들이 배치될 수 있으며, 상기 트렌치들은 상기 액티브 핀 구조물들의 측면들과 상기 제1 필드 절연 패턴들의 상부면들에 의해 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치들의 바닥면들 위에 배치된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물의 제2 부위들 사이에는 제2 필드 절연 패턴들이 배치될 수 있다. 상기 제2 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들보다 낮게 위치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 액티브 핀 구조물들의 상부 표면들(surfaces of upper portions) 위에 배치된 전하 트랩핑 막 부위들과 상기 제2 필드 절연 패턴들 상에서 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들의 상부면들 과 실질적으로 동일한 높이를 가질 수 있다. 상기 블록킹 막은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들과 상기 제2 필드 절연 패턴들 상에서 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 블록킹 막 부위들의 상부면들과 실질적으로 동일한 높이를 가질 수 있다. 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 불휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 액티브 핀 구조물들을 형성하는 단계와, 상기 액티브 핀 구조물들의 표면들 및 상기 액티브 핀 구조물들에 의해 한정된 트렌치들의 바닥면들 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 전하 트랩핑 막을 형성하는 단계와, 상기 전하 트랩핑 막 상에 블록킹 막을 형성하는 단계와, 상기 액티브 핀 구조물들의 상부면들 상에 배치되는 제1 부위들 및 상기 트렌치들의 바닥면들 상에 형성된 전하 트랩핑 막 부위들로부터 수직 방향으로 이격되는 제2 부위들을 포함하며, 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장하는 게이트 전극 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치들 내에는 상기 트렌치들의 바닥면들 상에 형성된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물들의 제2 부위들 사이에 필드 절연 패턴들이 형성된다.
본 발명의 일 실시예에 따르면, 상기 필드 절연 패턴들을 형성하는 단계는, 상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함할 수 있다. 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들 및 상기 필드 절연 패턴들 상에 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있으며, 상기 필드 절연 패턴들을 형성하는 단계는, 상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 필드 절연 패턴들을 형성하는 단계는, 상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부면들(upper surfaces) 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함할 수 있다. 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들의 상부면들 및 상기 필드 절연 패턴들 상에서 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 전하 트랩핑 막을 따 라 연속적으로 형성될 수 있으며, 상기 필드 절연 패턴들을 형성하는 단계는, 상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판 상에는 제1 필드 절연 패턴들이 형성될 수 있으며, 상기 트렌치들은 상기 액티브 핀 구조물들의 측면들과 상기 제1 필드 절연 패턴들의 상부면들에 의해 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치들 내에는 상기 트렌치들의 바닥면들(또는 상기 제1 필드 절연 패턴들의 상부면들) 상에 형성된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물들의 제2 부위들 사이에 제2 필드 절연 패턴들이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 필드 절연 패턴들을 형성하는 단계는, 상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함할 수 있다. 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들 및 상기 제2 필드 절연 패턴들 상에 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있으며, 상기 제2 필드 절연 패턴들을 형성하는 단계는, 상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 필드 절연 패턴들을 형성하는 단계는, 상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부면들(upper surfaces) 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함할 수 있다. 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들의 상부면들 및 상기 제2 필드 절연 패턴들 상에서 연속적으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성될 수 있으며, 상기 제2 필드 절연 패턴들을 형성하는 단계는, 상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계와, 상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 전하 트랩핑 막과 상기 게이트 전극 구조물의 제2 부위들 사이에는 필드 절연 패턴들 또는 제2 필드 절연 패턴들이 배치되므로, 상기 전하 트랩핑 막의 길이가 충분히 연장될 수 있다. 따라 서, 상기 전하 트랩핑 막 내에 트랩된 전자들의 측방 확산을 감소시킬 수 있으며, 이로 인하여 상기 불휘발성 메모리 장치의 데이터 유지 특성 및 신뢰성이 개선될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 3 내지 도 10은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층(104)을 형성한다.
상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면 처리를 위해 약 750℃ 내지 900℃ 정도의 온도에서 형성되는 것이 바람직하다.
상기 마스크층(104)은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 약 1500Å 정도의 두께로 형성될 수 있다.
도 4를 참조하면, 상기 마스크층(104) 상에 포토리소그래피 공정을 통해 상기 마스크층(104)의 표면을 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하는 식각 공정을 통해 상기 마스크층(104) 및 패드 산화막(102)을 순차적으로 식각함으로써 반도체 기판(100) 상에 반도체 기판(100) 상에 마스크 패턴(106)과 패드 산화막 패턴(108)을 형성한다. 상기 반도체 기판(100)의 소자 분리 영역(100a)은 상기 마스크 패턴(106)과 상기 패드 산화막 패턴(108)에 의해 노출된다. 한편, 상기 포토레지스트 패턴은 상기 마스크 패턴(106) 및 패드 산화막 패턴(108)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.
도 5를 참조하면, 상기 마스크 패턴(106)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 반도체 기판(100)의 소자 분리 영역(100a)을 식각함으로써 반도체 기판(100)을 가로지르는 제1 방향으로 트렌치(110)를 형성한다. 상기 트렌치(110)는 상기 반도체 기판(100)의 표면으로부터 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다.
상기 트렌치(110)를 형성한 후, 상기 마스크 패턴(106) 및 패드 산화막 패턴(108)을 제거하여 상기 제1 방향으로 연장하며 상기 트렌치(110)에 의해 한정된 액티브 핀 구조물들(112, active fin structures)을 완성한다. 구체적으로, 상기 마스크 패턴(106)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 패드 산화막 패턴(108)은 희석된 불산 용액을 이용하여 제거될 수 있다.
상기 액티브 핀 구조물들(112)은 메모리 셀들의 채널 영역들 및 소스/드레인 영역들로서 사용된다. 구체적으로, 상기 소스/드레인 영역들은 후속하는 불순물 도핑 공정에 의해 상기 액티브 핀 구조물들(112)에 형성될 수 있으며, 상기 채널 영역들은 상기 소스/드레인 영역들 사이에 위치된다.
도 6을 참조하면, 상기 액티브 핀 구조물들(112)의 표면들 및 상기 트렌치들(110)의 바닥면들(bottom surfaces) 상에 터널 절연막(114)을 형성한다. 상기 터널 절연막(114)은 실리콘 산화물을 포함하며, 열 산화 공정을 통해 약 20 내지 80Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 터널 절연막(114)은 상기 액티브 핀 구조물들(112)의 표면들 및 상기 트렌치들(110)의 바닥면들 상에 약 35Å 정도의 두께로 상기 표면들을 따라 연속적으로 형성될 수 있다. 그러나, 상기 터널 절연막(114)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수도 있으며, 상기 고유전율 물질은 화학 기상 증착 또는 원자층 증착을 통해 형성될 수 있다.
이어서, 전하 트랩핑 막(116)이 상기 터널 절연막(114) 상에 형성된다. 특히, 상기 전하 트랩핑 막(116)은 약 20 내지 120Å 정도의 두께로 상기 터널 절연 막(114)의 표면들을 따라 연속적으로 형성된다. 상기 전하 트랩핑 막(116)은 실리콘 질화물을 포함할 수 있으며, 저압 화학 기상 증착을 통해 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전하 트랩핑 막(116)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 예를 들면, 상기 전하 트랩핑 막(116)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등으로 이루어질 수 있다. 특히, 상기 전하 트랩핑 막(116)은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu), 알루미늄(Al) 등을 포함할 수 있다.
도 7을 참조하면, 상기 반도체 기판(100) 상에 필드 절연막(미도시)을 형성하여 상기 트렌치들(110)을 매립한다. 상기 필드 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막은 USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate) 또는 HDP(high density plasma) 산화물 등을 포함할 수 있다. 예를 들면, 상기 필드 절연막은 실란(SiH4), 산소(O2) 및 아르곤(Ar)을 포함하는 소스 가스를 이용하는 고밀도 플라즈마 화학 기상 증착을 통해 형성될 수 있다.
상기 필드 절연막을 형성한 후, 상기 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(112)의 상부 표면들(surfaces of upper portions) 상의 전하 트랩핑 막(116) 부위들을 노출시킨다. 결과적으로, 상기 트렌 치들(110) 내부에는 상기 액티브 핀 구조물들(112)의 상부면들보다 낮은 상부면들을 갖는 필드 절연 패턴들(118)이 형성된다. 상기 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각(chemical dry etching; CDE)에 의해 제거될 수 있다. 예를 들면, 상기 습식 식각에는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액, 인산을 포함하는 식각액 등이 사용될 수 있으며, 상기 화학적 건식 식각에는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
도 8을 참조하면, 상기 노출된 전하 트랩핑 막(116) 부위들 및 상기 필드 절연 패턴들(118) 상에 블록킹 막(120)을 형성한다. 상기 블록킹 막(120)은 상기 전하 트랩핑 막(116)과 후속하여 형성될 게이트 전극과의 전기적인 절연을 위해 형성된다.
상기 블록킹 막(120)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질 등으로 이루어질 수 있다. 상기 고유전율 물질은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등으로 이루어질 수 있다. 특히, 상기 전하 트랩핑 막(120)은 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu), 알루미늄(Al) 등을 포함할 수 있다. 상기 고유전율 물질은 화학 기상 증착, 물리 기상 증착 또는 원자층 증착을 이용하 여 형성될 수 있다.
예를 들면, 상기 블록킹 막(120)은 알루미늄 산화물(Al2O3)을 포함할 수 있으며, 상기 노출된 전하 트랩핑 막(116) 부위들 및 상기 필드 절연 패턴들(118) 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 블록킹 막(120) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성한다.
상기 제1 도전막은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 탄탈룸 실리사이드(TaSi) 등을 포함할 수 있다. 예를 들면, 상기 제1 도전막은 탄탈룸 질화물로 이루어질 수 있으며, 상기 블록킹 막(120) 상에 약 200Å 정도의 두께로 형성될 수 있다.
상기 장벽막은 금속 질화물로 이루어질 수 있다. 예를 들면, 상기 장벽막은 텅스텐 질화물로 이루어질 수 있으며, 상기 제1 도전막 상에 약 50Å 정도의 두께로 형성될 수 있다. 또한, 상기 장벽막은 상기 제1 및 제2 도전막들 사이에서 접착막으로서 기능할 수도 있다.
상기 제2 도전막은 텅스텐으로 이루어질 수 있으며, 상기 장벽막 상에 약 300Å 정도의 두께로 형성될 수 있다. 이와는 다르게, 상기 제2 도전막은 금속 실리사이드 또는 불순물 도핑된 폴리실리콘으로 이루어질 수도 있다. 상기 금속 실리사이드로는 텅스텐 실리사이드, 탄탈룸 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등이 사용될 수 있다.
상기 제2 도전막을 형성한 후, 상기 제2 도전막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 식각 공정을 수행하여 상기 반도체 기판(100) 상에서 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장하는 게이트 전극 구조물들(또는 워드 라인 구조물들; 122)을 형성한다.
도 9는 액티브 핀 구조물(112)의 연장 방향을 따라 절개된 단면도이고, 도 10은 필드 절연 패턴(118)의 연장 방향을 따라 절개된 단면도이다.
도 8 내지 도 10을 참조하면, 상기 게이트 전극 구조물들(122)을 형성하기 위한 식각 공정은 상기 액티브 핀 구조물들(112)의 상부 표면들 및 상기 필드 절연 패턴들(118)의 상부면들이 노출될 때까지 수행될 수 있다. 그러나, 상기 식각 공정을 수행하는 동안 필드 절연 패턴들(118)이 부분적으로 제거될 수도 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(122)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
상기 포토레지스트 패턴은 상기 게이트 전극 구조물들(122)을 형성한 후, 애 싱 및 스트립 공정들을 통해 제거될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(122)을 형성한 후, 상기 게이트 전극 구조물들(122)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(122) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막, 전하 트랩핑 막 및 터널 절연막을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(122)을 형성한 후, 상기 게이트 전극 구조물들(122)에 인접한 액티브 핀 구조물들(112)의 상부면 부위들에 소스/드레인 영역들(124)을 형성함으로써 상기 반도체 기판(100) 상에 불휘발성 메모리 장치를 완성한다. 상기 소스/드레인 영역들(124)은 이온 주입 공정 및 열처리 공정에 의해 형성될 수 있다. 상기 열처리 공정은 상기 이온 주입 공정에서 상기 소스/드레인 영역들(124)로 주입된 불순물들을 전기적으로 활성화시키기 위하여 수행된다.
도 8에 도시된 바에 의하면, 상기 게이트 전극 구조물(122)은 상기 액티브 핀 구조물들(112)의 상부면들(top surfaces) 위에 배치된 제1 부위들(122a) 및 상기 트렌치들(110)의 바닥면들 위에 배치된 전하 트랩핑 막(116) 부위들로부터 수직 방향으로 이격된 제2 부위들(122b)을 포함한다. 즉, 상기 제2 부위들(122b)은 상기 필드 절연 패턴들(118) 상에 위치된 전하 트랩핑 막(116) 부위들 상에 배치된다. 따라서, 상기 전하 트랩핑 막(116)은 상기 트렌치(110) 내에서 상기 게이트 전극 구조물(122)과 이격되어 배치된다.
상기한 바에 의하면, 본 실시예에 따른 상기 불휘발성 메모리 장치의 전하 트랩핑 막(116)은 상기 액티브 핀 구조물(112)의 표면들 및 상기 트렌치(110)의 바닥면을 따라 연장한다. 결과적으로, 상기 전하 트랩핑 막(116) 내에 트랩된 전자들이 이동할 수 있는 경로의 길이가 연장되며, 이에 따라 상기 전자들의 확산(측방 전하 확산)이 충분히 억제될 수 있다. 즉, 프로그램된 메모리 셀에 인접하는 메모리 셀이 소거되는 경우에도, 상기 프로그램된 메모리 셀로부터 상기 소거된 메모리 셀을 향한 전자들의 확산을 충분히 억제할 수 있다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 반도체 기판(200)의 표면 부위에 제1 방향으로 연장하는 트렌치들(210)을 형성함으로써 상기 반도체 기판(200) 상에 액티브 핀 구조물들(212)을 형성한다. 상기 액티브 핀 구조물들(212)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 액티브 핀 구조물들(212)의 표면들 및 상기 트렌치들(210)의 바닥면들 상에 터널 절연막(214), 전하 트랩핑 막(216) 및 블록킹 막(218)을 순차적으로 형성한다.
상기 터널 절연막(214)은 실리콘 산화물을 포함할 수 있으며, 상기 액티브 핀 구조물들(212)의 표면들 및 상기 트렌치들(210)의 바닥면들을 따라 연속적으로 형성된다. 상기 전하 트랩핑 막(216)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있으며, 상기 터널 절연막(214)을 따라 연속적으로 형성된다. 상기 블록킹 막(218)은 실리콘 산화물, 실리콘 산질화물 또는 고유전율 물질로 이루어질 수 있 으며, 상기 전하 트랩핑 막(216)을 따라 연속적으로 형성된다.
상기 터널 절연막(214), 전하 트랩핑 막(216) 및 블록킹 막(218)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6 및 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
도 12를 참조하면, 상기 블록킹 막(218) 상에 필드 절연막을 형성하여 상기 트렌치들(210)을 매립한다. 상기 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 필드 절연막을 형성한 후, 상기 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(212)의 상부 표면들(surfaces of upper portions) 상의 블록킹 막(218) 부위들을 노출시킨다. 결과적으로, 상기 트렌치들(210) 내부에는 상기 액티브 핀 구조물들(212)의 상부면들보다 낮은 상부면들을 갖는 필드 절연 패턴들(220)이 형성된다. 상기 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다.
이어서, 상기 노출된 블록킹 막(218) 부위들 및 상기 필드 절연 패턴들(220) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(222)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(222)은 상기 제2 도전막 상에 포토레지스트 패턴 을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(222)의 상부 표면들 및 상기 필드 절연 패턴들(220)의 상부면들이 노출될 때까지 수행될 수 있다. 그러나, 상기 식각 공정을 수행하는 동안 상기 필드 절연 패턴들(220)이 부분적으로 제거될 수도 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(222)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(222)을 형성한 후, 상기 게이트 전극 구조물들(222)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(222) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막(218), 전하 트랩핑 막(216) 및 터널 절연막(214)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(222)을 형성한 후, 상기 게이트 전극 구조물들(222)에 인접한 액티브 핀 구조물들의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 반도체 기판(300)의 표면 부위에 제1 방향으로 연장하는 트렌치들을 형성함으로써 상기 반도체 기판(300) 상에 액티브 핀 구조물들(312)을 형성한다. 상기 액티브 핀 구조물들(312)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 액티브 핀 구조물들(312)의 표면들 및 상기 트렌치들의 바닥면들 상에 터널 절연막(314) 및 전하 트랩핑 막(316)을 순차적으로 형성한다. 상기 터널 절연막(314)은 실리콘 산화물을 포함할 수 있으며, 상기 액티브 핀 구조물들(312)의 표면들 및 상기 트렌치들의 바닥면들을 따라 연속적으로 형성된다. 상기 전하 트랩핑 막(316)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있으며, 상기 터널 절연막(314)을 따라 연속적으로 형성된다. 상기 터널 절연막(314) 및 전하 트랩핑 막(316)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 전하 트랩핑 막(316) 상에 필드 절연막을 형성하여 상기 트렌치들을 매립한다. 상기 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 필드 절연막을 형성한 후, 상기 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(312)의 상부면들(upper surfaces) 상의 전하 트랩핑 막(316) 부위들을 노출시킨다. 상기 필드 절연막의 상부는 화학적 기계적 연마 또는 에치 백(etch back) 공정에 의해 제거될 수 있다. 또한, 상기 필드 절연막을 화학적 기계적 연마를 통해 평탄화시킨 후, 에치 백 공정을 수행할 수도 있다. 상기 필드 절연막의 평탄화는 도 13에 도시된 바와 같이 상기 전하 트랩핑 막(316) 의 상부면들이 노출될 때까지 수행된다. 결과적으로, 상기 트렌치들 내부에는 상기 액티브 핀 구조물들(312) 위에 배치된 전하 트랩핑 막(316)의 상부면들과 실질적으로 동일한 높이를 갖는 필드 절연 패턴들(318)이 형성된다.
도 14를 참조하면, 상기 노출된 전하 트랩핑 막(316)의 상부면들 및 필드 절연 패턴들(318)의 상부면들 상에 블록킹 막(320)을 형성한다. 상기 블록킹 막(320)은 실리콘 산화물, 실리콘 산질화물 또는 고유전율 물질로 이루어질 수 있다. 상기 블록킹 막(320)을 형성하는 방법에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
이어서, 상기 블록킹 막(320) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(322)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(322)은 상기 제2 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(312)의 상부면들이 노출될 때까지 수행될 수 있다. 상기 식각 공정을 수행하는 동안 상기 필드 절연 패턴들(318)이 부분적으로 제거될 수 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(322)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(322)을 형성한 후, 상기 게이트 전극 구조물들(322)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(322) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막(320), 전하 트랩핑 막(316) 및 터널 절연막(314)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(322)을 형성한 후, 상기 게이트 전극 구조물들(322)에 인접한 액티브 핀 구조물들(312)의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
도 15는 본 발명의 제4 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 반도체 기판(400)의 표면 부위에 제1 방향으로 연장하는 트렌치들을 형성함으로써 상기 반도체 기판(400) 상에 액티브 핀 구조물들(412)을 형성한다. 상기 액티브 핀 구조물들(412)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 액티브 핀 구조물들(412)의 표면들 및 상기 트렌치들의 바닥면들 상에 터널 절연막(414), 전하 트랩핑 막(416) 및 블록킹 막(418)을 순차적으로 형성한다. 상기 터널 절연막(414)은 실리콘 산화물을 포함할 수 있으며, 상기 액티브 핀 구조물들(412)의 표면들 및 상기 트렌치들의 바닥면들을 따라 연속적으로 형성된다. 상기 전하 트랩핑 막(416)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있으며, 상기 터널 절연막(414)을 따라 연속적으로 형성된다. 상기 블록킹 막(418)은 실리콘 산화물, 실리콘 산질화물 또는 고유전율 물질로 이루어질 수 있으며, 상기 전하 트랩핑 막(416)을 따라 연속적으로 형성될 수 있다. 상기 터널 절연막(414), 전하 트랩핑 막(416) 및 블록킹 막(418)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6 및 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 블록킹 막(418) 상에 필드 절연막을 형성하여 상기 트렌치들을 매립한다. 상기 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 필드 절연막을 형성한 후, 상기 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(412)의 상부면들(upper surfaces) 상의 블록킹 막(418) 부위들을 노출시킨다. 상기 필드 절연막의 상부는 화학적 기계적 연마 또는 에치 백(etch back) 공정에 의해 제거될 수 있다. 또한, 상기 필드 절연막을 화학적 기계적 연마를 통해 평탄화시킨 후, 에치 백 공정을 수행할 수도 있다. 상기 필드 절연막의 평탄화는 도 15에 도시된 바와 같이 상기 블록킹 막(418)의 상부면들이 노출될 때까지 수행된다. 결과적으로, 상기 트렌치들 내부에는 상기 액티브 핀 구조물들(412) 위에 배치된 블록킹 막(418)의 상부면들과 실질적으로 동일한 높이를 갖는 필드 절연 패턴들(420)이 형성된다.
이어서, 상기 노출된 블록킹 막(418) 부위들 및 필드 절연 패턴들(420) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(422)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(422)은 상기 제2 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(412)의 상부면들이 노출될 때까지 수행될 수 있다. 상기 식각 공정을 수행하는 동안 상기 필드 절연 패턴들(420)이 부분적으로 제거될 수 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(422)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(422)을 형성한 후, 상기 게이트 전극 구조물들(422)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(422) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막(418), 전하 트랩핑 막(416) 및 터널 절연막(414)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(422)을 형성한 후, 상기 게이트 전극 구조물 들(422)에 인접한 액티브 핀 구조물들(412)의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
도 16 내지 도 19는 본 발명의 제5 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16을 참조하면, 반도체 기판(500)의 표면 부위에 제1 방향으로 연장하는 제1 트렌치들을 형성함으로써 상기 반도체 기판(500) 상에 액티브 핀 구조물들(512)을 형성한다. 상기 액티브 핀 구조물들(512)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 제1 트렌치들을 형성한 후, 상기 제1 트렌치들의 하부들(lower portions)을 매립하는 제1 필드 절연 패턴들(514)을 형성한다. 구체적으로, 상기 제1 트렌치들을 충분히 매립하는 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막의 상부(upper portion)를 제거함으로써 상기 제1 트렌치들 내에 제1 필드 절연 패턴들(514)을 형성한다.
상기 제1 필드 절연막은 USG, TEOS 또는 HDP 산화물 등과 같은 실리콘 산화물로 이루어질 수 있으며, 상기 제1 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다. 결과적으로, 상기 반도체 기판(500) 상에는 상기 제1 필드 절연 패턴들(514)의 상부면들 및 상기 액티브 핀 구조물들(512)의 측면들에 의해 한정된 제2 트렌치들(516)이 형성된다.
도 17을 참조하면, 상기 제1 필드 절연 패턴들(514)의 상부면들(또는 상기 제2 트렌치들(516)의 바닥면들) 및 상기 액티브 핀 구조물들(512)의 표면들 상에 터널 절연막(518)을 형성한다. 상기 터널 절연막(518)은 열 산화 공정 또는 화학 기상 증착을 통해 형성될 수 있다.
이어서, 상기 터널 절연막(518) 상에 전하 트랩핑 막(520)을 연속적으로 형성한다. 상기 전하 트랩핑 막(520)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있다.
상기 터널 절연막(518) 및 전하 트랩핑 막(520)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6을 참조하여 기 설명된 바와 유사하므로 생략한다.
도 18을 참조하면, 상기 전하 트랩핑 막(520) 상에 제2 필드 절연막을 형성하여 상기 제2 트렌치들(516)을 매립한다. 상기 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 제2 필드 절연막을 형성한 후, 상기 제2 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(512)의 상부 표면들(surfaces of upper portions) 상의 전하 트랩핑 막(520) 부위들을 노출시킨다. 결과적으로, 상기 제2 트렌치들(516) 내부에는 상기 액티브 핀 구조물들(512)의 상부면들보다 낮은 상부면들을 갖는 제2 필드 절연 패턴들(522)이 형성된다. 상기 제2 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다.
도 19를 참조하면, 상기 노출된 전하 트랩핑 막(520) 부위들 및 상기 필드 절연 패턴들(522) 상에 블록킹 막(524)을 연속적으로 형성한다. 상기 블록킹 막(524)은 실리콘 산화물, 실리콘 산질화물 또는 고유전율 물질로 이루어질 수 있다. 상기 블록킹 막(524)을 형성하는 방법에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
이어서, 상기 블록킹 막(524) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(526)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(526)은 상기 제2 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(512)의 상부 표면들 및 상기 제2 필드 절연 패턴들(522)의 상부면들이 노출될 때까지 수행될 수 있다. 그러나, 상기 식각 공정을 수행하는 동안 상기 제2 필드 절연 패턴들(522)이 부분적으로 제거될 수도 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(526)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(526)을 형성한 후, 상기 게이트 전극 구조물들(526)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(526) 및 상기 스페이서 들을 식각 마스크로 이용하여 상기 블록킹 막(524), 전하 트랩핑 막(520) 및 터널 절연막(518)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(526)을 형성한 후, 상기 게이트 전극 구조물들(526)에 인접한 액티브 핀 구조물들(512)의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
본 실시예에서, 상기 제1 트렌치는 제1 필드 절연 패턴(514) 및 제2 필드 절연 패턴(522)에 의해 매립된다. 따라서, 상기 제1 트렌치를 매립하는 동안 상기 제1 트렌치 내에서 보이드(void) 또는 심(seam)이 형성되는 것을 방지할 수 있다.
도 20 및 도 21은 본 발명의 제6 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 반도체 기판(600)의 표면 부위에 제1 방향으로 연장하는 제1 트렌치들을 형성함으로써 상기 반도체 기판(600) 상에 액티브 핀 구조물들(612)을 형성한다. 상기 액티브 핀 구조물들(612)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 제1 트렌치들을 형성한 후, 상기 제1 트렌치들의 하부들(lower portions)을 매립하는 제1 필드 절연 패턴들(614)을 형성한다. 구체적으로, 상기 제1 트렌치들을 충분히 매립하는 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막의 상부(upper portion)를 제거함으로써 상기 제1 트렌치들 내에 제1 필드 절연 패턴들(614)을 형성한다.
상기 제1 필드 절연막은 USG, TEOS 또는 HDP 산화물 등과 같은 실리콘 산화 물로 이루어질 수 있으며, 상기 제1 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다. 결과적으로, 상기 반도체 기판(600) 상에는 상기 제1 필드 절연 패턴들(614)의 상부면들 및 상기 액티브 핀 구조물들(612)의 측면들에 의해 한정된 제2 트렌치들(616)이 형성된다.
상기 제1 필드 절연 패턴들(614)의 상부면들(또는 상기 제2 트렌치들(616)의 바닥면들) 및 상기 액티브 핀 구조물들(612)의 표면들 상에 터널 절연막(618)을 형성한다. 상기 터널 절연막(618)은 열 산화 공정 또는 화학 기상 증착을 통해 형성될 수 있다.
상기 터널 절연막(618) 상에 전하 트랩핑 막(620)을 연속적으로 형성한다. 상기 전하 트랩핑 막(620)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있다.
상기 전하 트랩핑 막(620) 상에 블록킹 막(622)을 연속적으로 형성한다. 상기 블록킹 막(622)은 실리콘 산화물, 실리콘 산질화물 또는 고유전율 물질로 이루어질 수 있다.
상기 터널 절연막(618), 전하 트랩핑 막(620) 및 블록킹 막(622)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6 및 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
도 21을 참조하면, 상기 블록킹 막(622) 상에 제2 필드 절연막을 형성하여 상기 제2 트렌치들(616)을 매립한다. 상기 제2 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 제2 필드 절연막을 형성한 후, 상기 제2 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(612)의 상부 표면들(surfaces of upper portions) 상의 블록킹 막(622) 부위들을 노출시킨다. 결과적으로, 상기 제2 트렌치들(616) 내부에는 상기 액티브 핀 구조물들(612)의 상부면들보다 낮은 상부면들을 갖는 제2 필드 절연 패턴들(624)이 형성된다. 상기 제2 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다.
상기 노출된 블록킹 막(622) 부위들 및 상기 제2 필드 절연 패턴들(624) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(626)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(626)은 상기 제2 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(612)의 상부 표면들 및 상기 제2 필드 절연 패턴들(624)의 상부면들이 노출될 때까지 수행될 수 있다. 그러나, 상기 식각 공정을 수행하는 동안 상기 제2 필드 절연 패턴들(624)이 부분적으로 제거될 수도 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(626)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이 트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(626)을 형성한 후, 상기 게이트 전극 구조물들(626)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(626) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막(622), 전하 트랩핑 막(620) 및 터널 절연막(618)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(626)을 형성한 후, 상기 게이트 전극 구조물들(626)에 인접한 액티브 핀 구조물들(612)의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
도 22 및 도 23은 본 발명의 제7 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 반도체 기판(700)의 표면 부위에 제1 방향으로 연장하는 제1 트렌치들을 형성함으로써 상기 반도체 기판(700) 상에 액티브 핀 구조물들(712)을 형성한다. 상기 액티브 핀 구조물들(712)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 제1 트렌치들을 형성한 후, 상기 제1 트렌치들의 하부들(lower portions)을 매립하는 제1 필드 절연 패턴들(714)을 형성한다. 구체적으로, 상기 제1 트렌치들을 충분히 매립하는 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막의 상부(upper portion)를 제거함으로써 상기 제1 트렌치들 내에 제1 필드 절연 패턴들(714)을 형성한다.
상기 제1 필드 절연막은 USG, TEOS 또는 HDP 산화물 등과 같은 실리콘 산화물로 이루어질 수 있으며, 상기 제1 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다. 결과적으로, 상기 반도체 기판(700) 상에는 상기 제1 필드 절연 패턴들(714)의 상부면들 및 상기 액티브 핀 구조물들(712)의 측면들에 의해 한정된 제2 트렌치들이 형성된다.
상기 제1 필드 절연 패턴들(714)의 상부면들(또는 상기 제2 트렌치들의 바닥면들) 및 상기 액티브 핀 구조물들(712)의 표면들 상에 터널 절연막(716)을 형성한다. 상기 터널 절연막(716)은 열 산화 공정 또는 화학 기상 증착을 통해 형성될 수 있다.
상기 터널 절연막(716) 상에 전하 트랩핑 막(718)을 연속적으로 형성한다. 상기 전하 트랩핑 막(718)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있다.
상기 터널 절연막(716) 및 전하 트랩핑 막(718)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 전하 트랩핑 막(718) 상에 제2 필드 절연막을 형성하여 상기 제2 트렌치들을 매립한다. 상기 제2 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 제2 필드 절연막을 형성한 후, 상기 제2 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(712)의 상부면들(upper surfaces) 상의 전하 트랩핑 막(718) 부위들을 노출시킨다. 결과적으로, 상기 제2 트렌치들 내부에는 상기 노출된 전하 트랩핑 막(718) 부위들의 상부면들과 실질적으로 동일한 높이를 갖는 제2 필드 절연 패턴들(720)이 형성된다. 상기 제2 필드 절연막의 상부는 화학적 기계적 연마 또는 에치 백 공정에 의해 제거될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제2 필드 절연막을 화학적 기계적 연마 공정을 통해 평탄화시키고, 평탄화된 제2 필드 절연막에 대하여 에치 백 공정을 수행함으로써 상기 전하 트랩핑 막(718) 부위들을 노출시킬 수 있다.
도 23을 참조하면, 상기 노출된 전하 트랩핑 막(718) 부위들 및 상기 제2 필드 절연 패턴들(720) 상에 블록킹 막(722)을 형성한다. 상기 블록킹 막(722)을 형성하는 방법에 대한 추가적인 상세 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
이어서, 상기 블록킹 막(722) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(724)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(724)은 상기 제2 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(712)의 상부 표 면들이 노출될 때까지 수행될 수 있다. 상기 식각 공정을 수행하는 동안 상기 제2 필드 절연 패턴들(720)이 부분적으로 제거될 수 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(724)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(724)을 형성한 후, 상기 게이트 전극 구조물들(724)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(724) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막(722), 전하 트랩핑 막(718) 및 터널 절연막(716)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(724)을 형성한 후, 상기 게이트 전극 구조물들(724)에 인접한 액티브 핀 구조물들(712)의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
도 24는 본 발명의 제8 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 24를 참조하면, 반도체 기판(800)의 표면 부위에 제1 방향으로 연장하는 제1 트렌치들을 형성함으로써 상기 반도체 기판(800) 상에 액티브 핀 구조물들(812)을 형성한다. 상기 액티브 핀 구조물들(812)을 형성하는 방법에 대한 상세한 설명은 도 3 내지 도 5를 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 제1 트렌치들을 형성한 후, 상기 제1 트렌치들의 하부들(lower portions)을 매립하는 제1 필드 절연 패턴들(814)을 형성한다. 구체적으로, 상기 제1 트렌치들을 충분히 매립하는 제1 필드 절연막을 형성하고, 상기 제1 필드 절연막의 상부(upper portion)를 제거함으로써 상기 제1 트렌치들 내에 제1 필드 절연 패턴들(814)을 형성한다.
상기 제1 필드 절연막은 USG, TEOS 또는 HDP 산화물 등과 같은 실리콘 산화물로 이루어질 수 있으며, 상기 제1 필드 절연막의 상부는 습식 식각 또는 화학적 건식 식각에 의해 제거될 수 있다. 결과적으로, 상기 반도체 기판(800) 상에는 상기 제1 필드 절연 패턴들(814)의 상부면들 및 상기 액티브 핀 구조물들(812)의 측면들에 의해 한정된 제2 트렌치들이 형성된다.
상기 제1 필드 절연 패턴들(814)의 상부면들(또는 상기 제2 트렌치들의 바닥면들) 및 상기 액티브 핀 구조물들(812)의 표면들 상에 터널 절연막(816)을 형성한다. 상기 터널 절연막(816)은 열 산화 공정 또는 화학 기상 증착을 통해 형성될 수 있다.
상기 터널 절연막(816) 상에 전하 트랩핑 막(818)을 연속적으로 형성한다. 상기 전하 트랩핑 막(818)은 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있다.
상기 전하 트랩핑 막(818) 상에 블록킹 막(820)을 연속적으로 형성한다. 상기 블록킹 막(820)은 실리콘 산화물, 실리콘 산질화물 또는 고유전율 물질로 이루어질 수 있다.
상기 터널 절연막(816), 전하 트랩핑 막(818) 및 블록킹 막(820)을 형성하는 각각의 방법들에 대한 상세한 설명은 도 6 및 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 블록킹 막(820) 상에 제2 필드 절연막을 형성하여 상기 제2 트렌치들을 매립한다. 상기 제2 필드 절연막은 USG, TEOS 또는 HDP 산화물과 실리콘 산화물을 포함할 수 있다.
상기 제2 필드 절연막을 형성한 후, 상기 제2 필드 절연막의 상부(upper portion)를 제거하여 상기 액티브 핀 구조물들(812)의 상부면들(upper surfaces) 상의 블록킹 막(820) 부위들을 노출시킨다. 결과적으로, 상기 제2 트렌치들 내부에는 상기 노출된 블록킹 막(820) 부위들의 상부면들과 실질적으로 동일한 높이를 갖는 제2 필드 절연 패턴들(822)이 형성된다. 상기 제2 필드 절연막의 상부는 화학적 기계적 연마 또는 에치 백 공정에 의해 제거될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제2 필드 절연막을 화학적 기계적 연마 공정을 통해 평탄화시키고, 평탄화된 제2 필드 절연막에 대하여 에치 백 공정을 수행함으로써 상기 블록킹 막(820) 부위들을 노출시킬 수 있다.
상기 노출된 블록킹 막(820) 부위들의 상부면들 및 상기 제2 필드 절연 패턴들(822) 상에 제1 도전막, 장벽막 및 제2 도전막을 순차적으로 형성하고, 상기 제2 도전막, 장벽막 및 제1 도전막을 패터닝하여 상기 제1 방향에 대하여 실질적으로 수직하는 방향으로 연장하는 게이트 전극 구조물들(824)을 형성한다.
상기 제1 도전막, 장벽막 및 제2 도전막을 형성하기 위한 각각의 방법들에 대한 상세한 설명은 도 8을 참조하여 기 설명된 바와 유사하므로 생략한다.
상기 게이트 전극 구조물들(824)은 상기 제2 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로서 이용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 상기 액티브 핀 구조물들(812)의 상부 표면들이 노출될 때까지 수행될 수 있다. 상기 식각 공정을 수행하는 동안 상기 제2 필드 절연 패턴들(822)이 부분적으로 제거될 수 있다.
상세히 도시되지는 않았으나, 상기 게이트 전극 구조물(824)은 제1 도전막 패턴, 장벽막 패턴 및 제2 도전막 패턴을 포함한다. 상기 제1 도전막 패턴은 게이트 전극으로서 기능할 수 있으며, 상기 제2 도전막 패턴은 워드 라인으로서 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극 구조물들(824)을 형성한 후, 상기 게이트 전극 구조물들(824)의 측면들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들을 형성한 후, 상기 게이트 전극 구조물들(824) 및 상기 스페이서들을 식각 마스크로 이용하여 상기 블록킹 막(820), 전하 트랩핑 막(818) 및 터널 절연막(816)을 식각함으로써 게이트 구조물들을 완성할 수 있다.
상기 게이트 전극 구조물들(824)을 형성한 후, 상기 게이트 전극 구조물들(824)에 인접한 액티브 핀 구조물들(812)의 상부면 부위들에 소스/드레인 영역들을 형성함으로써 상기 반도체 기판 상에 불휘발성 메모리 장치를 완성한다.
상기와 같은 본 발명의 실시예들에 따르면, 전하 트랩핑 막의 길이가 워드 라인 방향으로 충분히 연장되므로 상기 전하 트랩핑 막에 트랩된 전자들의 확산이 감소될 수 있다. 즉, 상기 전하 트랩핑 막에서의 측방 전하 확산이 감소되므로 상기 불휘발성 메모리 장치의 데이터 유지 특성 및 신뢰성이 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (34)

  1. 기판 상에 형성되며 제1 방향으로 연장하는 액티브 핀 구조물들(fin structures);
    상기 액티브 핀 구조물들의 표면들 및 상기 액티브 핀 구조물들에 의해 한정된 트렌치들의 바닥면들(bottom surfaces) 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 전하 트랩핑 막;
    상기 전하 트랩핑 막 상에 형성된 블록킹 막; 및
    상기 액티브 핀 구조물들의 상부면들(top surfaces) 위에 배치된 제1 부위들 및 상기 트렌치들의 바닥면들 위에 배치된 전하 트랩핑 막 부위들로부터 수직 방향으로 이격된 제2 부위들을 포함하며, 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하는 게이트 전극 구조물을 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 트렌치들의 바닥면들 위에 배치된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물의 제2 부위들 사이에 배치된 필드 절연 패턴들을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들보다 낮게 위치되는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 블록킹 막은 상기 액티브 핀 구조물들 상부 표면들(surfaces of upper portions) 위에 배치된 전하 트랩핑 막 부위들과 상기 필드 절연 패턴들 상에서 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제2항에 있어서, 상기 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들의 상부면들과 동일한 높이를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 블록킹 막은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들과 상기 필드 절연 패턴들 상에서 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제2항에 있어서, 상기 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 블록킹 막 부위들의 상부면들과 동일한 높이를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제1항에 있어서, 상기 기판 상에서 상기 트렌치들을 한정하는 제1 필드 절연 패턴들을 더 포함하며, 상기 트렌치들은 상기 액티브 핀 구조물들의 측면들과 상기 제1 필드 절연 패턴들의 상부면들에 의해 정의되는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 트렌치들의 바닥면들 위에 배치된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물의 제2 부위들 사이에 배치된 제2 필드 절연 패턴들을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 제2 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들보다 낮게 위치되는 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제12항에 있어서, 상기 블록킹 막은 상기 액티브 핀 구조물들의 상부 표면들(surfaces of upper portions) 위에 배치된 전하 트랩핑 막 부위들과 상기 제2 필드 절연 패턴들 상에서 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제12항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 제11항에 있어서, 상기 제2 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들의 상부면들과 동일한 높이를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  16. 제15항에 있어서, 상기 블록킹 막은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 전하 트랩핑 막 부위들과 상기 제2 필드 절연 패턴들 상에서 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  17. 제11항에 있어서, 상기 제2 필드 절연 패턴들의 상부면들은 상기 액티브 핀 구조물들의 상부면들 위에 배치된 블록킹 막 부위들의 상부면들과 동일한 높이를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
  18. 제17항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
  19. 기판 상에 제1 방향으로 연장하는 액티브 핀 구조물들을 형성하는 단계;
    상기 액티브 핀 구조물들의 표면들 및 상기 액티브 핀 구조물들에 의해 한정된 트렌치들의 바닥면들 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 전하 트랩핑 막을 형성하는 단계;
    상기 전하 트랩핑 막 상에 블록킹 막을 형성하는 단계; 및
    상기 액티브 핀 구조물들의 상부면들 상에 배치되는 제1 부위들 및 상기 트렌치들의 바닥면들 상에 형성된 전하 트랩핑 막 부위들로부터 수직 방향으로 이격되는 제2 부위들을 포함하며, 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하는 게이트 전극 구조물을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  20. 제19항에 있어서, 상기 트렌치들 내에 상기 트렌치들의 바닥면들 상에 형성된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물들의 제2 부위들 사이에 필드 절연 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  21. 제20항에 있어서, 상기 필드 절연 패턴들을 형성하는 단계는,
    상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  22. 제21항에 있어서, 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들 및 상기 필드 절연 패턴들 상에 연속적으로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  23. 제20항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되며,
    상기 필드 절연 패턴들을 형성하는 단계는,
    상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  24. 제20항에 있어서, 상기 필드 절연 패턴들을 형성하는 단계는,
    상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부면들(upper surfaces) 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  25. 제24항에 있어서, 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들의 상부면들 및 상기 필드 절연 패턴들 상에서 연속적으로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  26. 제20항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되며,
    상기 필드 절연 패턴들을 형성하는 단계는,
    상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  27. 제19항에 있어서, 상기 기판 상에 제1 필드 절연 패턴들을 형성하는 단계를 더 포함하며, 상기 트렌치들은 상기 액티브 핀 구조물들의 측면들과 상기 제1 필드 절연 패턴들의 상부면들에 의해 정의되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  28. 제27항에 있어서, 상기 트렌치들 내에 상기 트렌치들의 바닥면들 상에 형성된 전하 트랩핑 막 부위들과 상기 게이트 전극 구조물들의 제2 부위들 사이에 제2 필드 절연 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  29. 제28항에 있어서, 상기 제2 필드 절연 패턴들을 형성하는 단계는,
    상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  30. 제29항에 있어서, 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들 및 상기 제2 필드 절연 패턴들 상에 연속적으로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  31. 제28항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되며,
    상기 제2 필드 절연 패턴들을 형성하는 단계는,
    상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부 표면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  32. 제28항에 있어서, 상기 제2 필드 절연 패턴들을 형성하는 단계는,
    상기 전하 트랩핑 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부(upper portion)를 식각하여 상기 액티브 핀 구조물들의 상부면들(upper surfaces) 상에 형성된 전하 트랩핑 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  33. 제32항에 있어서, 상기 블록킹 막은 상기 노출된 전하 트랩핑 막 부위들의 상부면들 및 상기 제2 필드 절연 패턴들 상에서 연속적으로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  34. 제28항에 있어서, 상기 블록킹 막은 상기 전하 트랩핑 막을 따라 연속적으로 형성되며,
    상기 제2 필드 절연 패턴들을 형성하는 단계는,
    상기 블록킹 막을 형성한 후, 상기 트렌치들을 충분히 매립하는 필드 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 필드 절연막의 상부를 식각하여 상기 액티브 핀 구조물들의 상부면들 상에 형성된 블록킹 막 부위들을 노출시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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