KR100816762B1 - 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판 - Google Patents

반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판 Download PDF

Info

Publication number
KR100816762B1
KR100816762B1 KR1020070000245A KR20070000245A KR100816762B1 KR 100816762 B1 KR100816762 B1 KR 100816762B1 KR 1020070000245 A KR1020070000245 A KR 1020070000245A KR 20070000245 A KR20070000245 A KR 20070000245A KR 100816762 B1 KR100816762 B1 KR 100816762B1
Authority
KR
South Korea
Prior art keywords
region
circuit board
conductive pad
opening
mount
Prior art date
Application number
KR1020070000245A
Other languages
English (en)
Inventor
박창용
천광호
이동춘
김용현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070000245A priority Critical patent/KR100816762B1/ko
Priority to TW096151007A priority patent/TWI439198B/zh
Priority to JP2007340931A priority patent/JP5426093B2/ja
Priority to US11/968,035 priority patent/US7675176B2/en
Priority to DE102008003112A priority patent/DE102008003112A1/de
Application granted granted Critical
Publication of KR100816762B1 publication Critical patent/KR100816762B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845—Stepped hole, via, edge, bump or conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판을 제공한다. 기판과, 상기 기판의 제 1 영역에 형성된 제 1 형 패드 구조물 및 상기 기판의 제 2 영역에 형성된 제 2 형 패드 구조물을 포함한다. 상기 제 1 형 패드 구조물은 상기 기판 상에 형성된 제 1 도전성 패드 및 상기 기판 상에 도포되어 상기 도전성 패드의 측벽 일부분이 노출된 제 1 오프닝을 갖고 상기 도전성 패드의 일부를 덮는 절연막을 포함할 수 있다. 상기 제 2 형 패드 구조물은 상기 기판 상에 도포되어 제 2 오프닝을 갖는 절연막 및 상기 오프닝 내의 상기 기판 상에 형성되어 측벽이 노출된 제 2 도전성 패드를 포함할 수 있다. 이구조에 따르면 물리적 스트레스 및 열적 스트레스에 대한 신뢰성이 우수한 구조를 채택함으로써, 반도체 패키지와 모듈 인쇄회로 기판의 스트레스에 대한 신뢰성을 높일 수 있다.

Description

반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판{SEMICONDUCTOR PACKAGE AND MODULE PRINTED CIRCUIT BOARD FOR MOUNTING THE SAME}
도 1은 일반적인 모듈 인쇄회로기판을 나타낸 도면.
도 2a 및 도 3b는 일반적인 패드 구조를 나타낸 평면도.
도 2b 및 도 3b는 각각 도 2a 및 도 3a의 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 패키지 또는 모듈인쇄회로 기판의 마운트 영역을 나타낸 도면.
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 패드 구조를 나타낸 도면.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 패키지 또는 모듈인쇄회로 기판의 마운트 영역의 일부를 나타낸 도면.
도 7a 및 도 7b는 본 발명의 제 2 실시예에 따른 패드 구조를 나타낸 도면.
도 8 및 도 9는 각각 본 발명의 제 3 및 제 4 실시예에 따른 패드 구조를 나타낸 도면.
도 10은 본 발명의 바람직한 실시예에 따른 모듈 인쇄회로기판을 나타낸 도면.
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판에 관한 것이다.
근래의 반도체 제품은 멀티미디어화 및 디지털화의 확대에 따라 대용량, 고속 동작, 다기능, 소형화 및 저소비전력의 요구가 점점 높아지고 있다. 그에 따라 미세 피치(fine pitch) 및 하이 핀(high pin)화가 이루어지고 있으며, 이로 인해 반도체 패키지(package)는 기판을 사용한 볼그리드어레이(BGA; Ball Grid Array) 패키지로 전환되는 추세이다. BGA 패키지에는 마이크로 BGA(micro BGA) 또는 와이어 본딩 BGA(WBGA; Wire Bonding BGA), 보드온칩(BOC; Board On Chip)등이 있다.
볼 어레이(ball array) 형태를 갖는 패키지는 외부 리드(outer lead)를 사용하여 기판과 연결하는 대신 솔더볼(solder ball)을 기판에 부착하여 제조되며, 하나의 모듈 인쇄회로기판에 일반적으로 2 내지 32 개의 BGA 제품이 장착된다.
도 1은 종래의 반도체 패키지를 탑재하기 위한 모듈 인쇄회로기판을 나타낸 도면이다.
도 1을 참조하면, 인쇄회로기판(10)은 회로 기판(12)에 반도체 패키지가 놓여지는 마운트 영역(14; mount region)이 형성되어 있고, 상기 마운트 영역(14)에는 반도체 패키지와 접속되는 복수개의 패드(20)가 형성되어 있다. 상기 마운트 영역(14)의 패드 배열은 탑재되는 반도체 패키지에 따라 다양하게 변형되어 설계될 수 있다. 예컨대, 도시된 것과 같이 마운트 영역(14)의 양측에 패드가 일렬로 배열될 수도 있고, 중앙에 배열되거나 메트릭스 형상으로 패드들이 배열될 수도 있다.
인쇄회로기판(10) 뿐만 아니라 반도체 패키지에도 인쇄회로 기판(10)에 배열된 패드들(20)에 대응된 위치에 패드들이 형성되어 있다. 반도체 패키지와 인쇄회로 기판의 접속을 위한 패드는 SMD(Solder Mask Defined)구조와 NSMD(Non Solder Mask Defined) 구조로 나뉘어질 수 있다.
도 2a 및 도 2b는 각각 NSMD 구조의 패드의 평면도와 I-I'를 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면 NSMD 구조의 패드(20)는 회로 기판(12) 상에 오프닝을 가지면서 도포된 PSR(22; Photo Solder Resist)와 상기 오프닝 내의 회로 기판(12)에 형성된 도전성 패드(24)를 포함한다. NSMD 구조에서, 도전성 패드(24)의 측벽은 PSR(22)의 가장자리로 부터 소정 간격(Wa) 이격되어 배치됨으로써 오프닝 내에 노출된다.
NSMD 구조의 패드는 도전성 패드(24)가 PSR(22)로부터 소정 간격(Wa) 이격되어 있기 때문에 열적 스트레스(thermal stress)에 대한 신뢰도가 높은 반면, 도전성 패드(24)의 결합력이 약하여 물리적 스트레스에 대해 취약한 단점이 있다.
반도체 패키지가 탑재된 모듈 인쇄회로기판은 유연한 재질로 형성되기 때문에 기판의 휘어짐(bending) 및 트위스트(twist)로 인하여 NSMD 구조의 패드에서 도전성 패드의 분리 또는 패드와 접촉된 회로 기판에 크랙이 발생될 수 있다.
도 3a 및 도 3b는 각각 SMD 구조의 패드의 평면도와 II-II'를 따라 취해진 단면도이다.
도 3a 및 도 3b를 참조하면, SMD 구조의 패드(30)은 PSR(32)이 도포된 회로 기판(12)에 도전성 패드(34)가 형성되어 있고, PSR(32)은 도전성 패드(34)의 일부분 상에 중첩되어 있다. 도전성 패드(34)의 가장자리 부분의 소정 폭(Wb)과 측벽이 PSR(32)로 덮여 있기 때문에, SMD 구조의 패드(30)은 물리적 스트레스에 대한 신뢰도가 높은 반면, 도전성 패드(34)와 PSR(32)의 접촉면에 열적 스트레스가 집중되어 신뢰성이 떨어지는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지와 모듈 인쇄회로 기판의 스트레스에 대한 신뢰성을 높이기 위하여 물리적 스트레스 및 열적 스트레스에 대한 신뢰성이 우수한 패드 구조를 갖는 반도체 패키지 및 모듈 인쇄회로 기판을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 물리적 스트레스에 취약한 부분과 열적 스트레스에 취약한 부분에 각기 다른 구조의 패드가 배열된 반도체 패키지 및 모듈 인쇄회로기판을 제공한다.
본 발명의 바람직한 실시예에 따른 반도체 패키지는 반도체 칩과 모듈 인쇄회로기판을 접속하는 패키지 기판과, 상기 패키지 기판의 제 1 영역에 형성된 제 1 형 패드 구조물 및 상기 패키지 기판의 제 2 영역에 형성된 제 2 형 패드 구조물을 포함한다. 상기 제 1 형 패드 구조물은 상기 패키지 기판 상에 형성된 제 1 도전성 패드 및 상기 패키지 기판 상에 도포되어 상기 도전성 패드의 측벽 일부분이 노출된 제 1 오프닝을 갖고 상기 도전성 패드의 일부를 덮는 절연막을 포함할 수 있다.
상기 제 2 형 패드 구조물은 상기 패키지 기판 상에 도포되어 제 2 오프닝을 갖는 절연막 및 상기 오프닝 내의 상기 패키지 기판 상에 형성되어 측벽이 노출된 제 2 도전성 패드를 포함할 수 있다.
본 발명의 바람직한 실시예에 따른 모듈 인쇄회로기판은 회로 기판과, 상기 회로 기판에 형성되어 반도체 패키지가 놓여지 접속되는 마운트 영역을 포함한다. 상기 마운트 영역의 제 1 영역에 제 1 형 패드 구조물이 형성되어 있고, 상기 마운트 영역의 제 2 영역에 제 2 형 패드 구조물이 형성되어 있다.
상기 제 1 형 패드 구조물은 상기 회로 기판 상에 형성된 제 1 도전성 패드 및 상기 회로 기판 상에 도포되어 상기 도전성 패드의 측벽 일부분이 노출된 제 1 오프닝을 갖고 상기 도전성 패드의 일부를 덮는 절연막을 포함할 수 있다.
상기 제 2 형 패드 구조물은 상기 회로 기판 상에 도포되어 제 2 오프닝을 갖는 절연막 및 상기 오프닝 내의 상기 회로 기판 상에 형성되어 측벽이 노출된 제 2 도전성 패드를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 회로 기판은 복수개의 마운트 영역을 포함할 수 있다. 최외곽의 마운트 영역은 제 1 영역에 제 3 형의 패드 구조물이 형성되고 제 2 영역에 제 2 형의 패드 구조물이 형성될 수 있다. 상기 제 3 형의 패드 구조물은 상기 회로 기판 상에 형성된 제 3 도전성 패드 및 상기 회로 기판 상에 도포되어 상기 도전성 패드의 가장자리 상에 중첩된 절연막을 포함할 수 있다. 이에 비해, 상기 최외곽 마운트 영역들 사이의 내부 마운트 영역들에는 제 1 영역에 상기 제 1 패드 구조물이 형성될 수 있고, 제 2 영역에 상기 제 2 패드 구조물이 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 패키지 및 모듈 인쇄회로기판의 마운팅 영역을 나타낸 평면도이다.
도 4를 참조하면, 반도체 패키지 및 모듈 인쇄회로기판의 마운팅 영역은 기판(50)에 패드들이 형성된 제 1 영역 및 제 2 영역을 포함할 수 있다. 상기 제 1 영역은 적어도 기판(50)의 모서리 영역들(50e)을 포함하고, 상기 제 2 영역은 적어도 패키지 기판(50)의 중앙 영역(50c)을 포함할 수 있다. 상기 제 1 영역에 배열된 패드들은 제 1 형의 패드 구조를 가질 수 있고, 제 2 영역에 배열된 패드들은 제 2 형의 패드 구조를 가질 수 있다.
상기 모서리 영역들(50e) 사이의 측면 영역(50s)은 경우에 따라서 제 1 영역이 될 수도 있고, 제 2 영역이 될 수도 있다. 상기 기판(50)에는 복수개의 패드들이 배열될 수 있다. 상기 패드들은 접합면의 사이드 영역 또는 중앙 영역에 일 방향으로 컬럼 형상으로 배열되거나, 접합면에 메트릭스 형상으로 배열될 수도 있다. 사이드 영역에 컬럼 형상으로 패드가 배열된 경우 상기 측면 영역(50s)은 제 2 영역이 되어 제 2 형의 패드 구조물들이 상기 측면 영역(50s)에 형성될 수 있다. 중앙 영역에 컬럼 형상으로 패드가 배열되거나 메트릭스 형상으로 패드가 배열된 경우, 상기 측면 영역(50s)은 제 1 영역에 되어 제 1 형의 패드 구조물들이 형성될 수도 있다. 본 발명에서 제 1 형의 패드 구조물은 적어도 물리적 스트레스에 대한 신뢰성이 우수한 구조이고, 제 2 형의 패드 구조물은 열적 스트레스에 대한 신뢰성이 우수한 구조이다. 따라서, 물리적 스트레스에 취약한 영역에는 제 1 형의 패드 구조물이 형성되고, 열적 스트레스에 취약한 영역에는 제 2 형의 패드 구조물이 형성된다.
도 5a은 제 1 실시예에 따른 제 1 형의 패드 구조물을 나타낸 평면도이고, 도 5b는 도 5a의 III-III'를 따라 취해진 단면도이다.
도 5a 및 도 5b를 참조하면, 제 1 형의 패드 구조물(60)은 기판(50) 상에 도포된 절연막(62)와 상기 절연막(62)과, 상기 기판(50) 상에 형성된 도전성 패드(64)을 포함한다. 상기 도전성 패드(64)은 원형의 평면구조를 가질 수 있다. 상기 절연막(62)은 상기 도전성 패드(64)의 일부분이 노출된 오프닝을 가진다. 상기 오프닝은 상기 절연막(62)의 측벽(62e)에 의해 경계가 정의된다. 상기 절연막(62) 은 상기 도전성 패드(64)의 일부분 상에 소정 폭(W3) 중첩되고, 소정영역(Ra)에서 상기 도전성 패드의 측벽 일부분(64e)은 상기 절연막의 측벽(62e)으로부터 소정 간격(W2) 이격되어 상기 오프닝 내에 노출된다.
제 1 형의 패드 구조물(60)은 SMD 구조와 NSMD 구조가 조합된 구조이다. 즉, 상기 도전성 패드(64) 상에 절연막(62)이 중첩된 부분은 SMD 구조에 해당하고, 상기 도전성 패드(64)의 측벽이 노출된 부분은 NSMD 구조에 해당할 수 있다. 따라서, 제 1 형의 패드 구조물(60)은 도전성 패드(64)와 절연막(62)이 접촉되어 물리적 스트레스에 대한 신뢰성을 가질 수 있고, 소정 영역(Ra)에서 상기 도전성 패드(64)의 측벽 일부분이 노출되어 상기 절연막(62)으로부터 이격됨으로써 이부분을 통한 열적 스트레스가 완화되어 열적 스트레스에 대한 신뢰성도 가질 수 있다.
본 발명에서 상기 제 2 형의 패드 구조물은 열적 스트레스에 대한 신뢰성이 우수한 종래의 NSDM 구조와 동일하다. 즉, 도 2a 및 도 2b에 도시된 것과 같이, 도전성 패드(34)는 PSM과 같은 절연막(32)의 오프닝 내에 형성되어 절연막(32)으로부터 소정 간격(Wa)이격된다.
도 6에 도시된 것과 같이, 본 발명의 반도체 패키지는 기판(50)의 적어도 모서리 영역(50e)에 형성된 제 1 형의 패드 구조물(60)과 다른 영역에 형성된 제 2 형의 패드 구조물(20)을 포함할 수 있다.
도 7a는 제 2 실시예에 따른 제 1 형의 패드 구조물을 나타낸 평면도이고, 도 7b는 도 7a의 IV-IV'를 따라 취해진 단면도이다.
도 7a 및 도 7b를 참조하면, 반도체 패키지는 패키지 기판(70) 상에 형성된 도전성 패드(74)와, 상기 패키지 기판(70) 상에 형성되어 상기 도전성 패드(74)의 일부분을 덮는 절연막(72)을 포함할 수 있다. 상기 도전성 패드(74)는 구리 및 상기 구리 상에 형성된 니켈 및 금을 포함할 수 있다. 상기 도전성 패드(74)은 중심부(74a)와 상기 중심부(74a)을 둘러싸는 주변부(74b)를 포함할 수 있다. 상기 주변부(74b)는 상기 중심부(74a)에 비해 얇은 두께를 가질 수 있다. 상기 절연막(72)은 상기 주변부(74b)의 일부분에 중첩되어 상기 절연막의 경계(72e)는 상기 중심부(74a)의 측벽(74c)으로 부터 소정 폭 이격되고, 상기 주변부(74b)의 측벽(74e)은 상기 절연막에 덮여 상기 절연막(72e)와 접촉된다.
변형된 제 1 형의 패드 구조물에서, 상기 도전성 패드(74)가 노출된 오프닝은 도 5a 및 도 5b에 도시된 것과 같이, 도전성 패드(74)의 측벽 일부분이 노출된 평면구조를 가질 수 있다. 따라서, 상기 주변부(74b)의 측벽(72e)의 일부분은 상기 절연막(72)으로 덮이고, 다른 일부분은 상기 절연막(72)으로부터 소정 간격 이격되어 오프닝 내에 노출될 수 있다.
도 8 및 도 9는 각각 본 발명의 제 3 실시예 및 제 4 실시예에 따른 제 1 형의 패드 구조물을 나타낸 평면도이다.
도 8을 참조하면, 제 3 실시예에 따른 제 1 형의 패드 구조물은 기판 상에 형성된 도전성 패드(84)와 상기 도전성 패드(84)의 일부분을 덮는 절연막(82)을 포함한다. 상기 도전성 패드(84)는 중심에서 외부로 신장된 복수개의 리드들(84a)을 포함한다. 상기 도전성 패드의 측벽(84e)의 일부분은 상기 절연막(82)의 경계로부터 이격되어 상기 절연막(82)에 의해 정의된 오프닝 내에 노출될 수 있다. 상기 절 연막(82)은 상기 리드들(84a)의 단부에 중첩되고, 상기 리드들의 단부(82)에서 상기 도전성 패드의 측벽(84e)은 상기 절연막(82)에 접한다.
도 9를 참조하면 제 4 실시예에 따른 제 1 형의 패드 구조물은 상기 제 3 실시예에 따른 제 1 형의 패드 구조물과 마찬가지로, 중앙에서 외부로 신장된 복수개의 리드들(94a)을 가지는 도전성 패드(94)를 포함한다. 기판 상에 도포된 절연막(92)은 상기 리드들(94a)의 단부와 중첩되어 상기 도전성 패드(94)로부터 소정 간격 이격된 경계(92e)를 가진다. 상기 절연막(92)의 경계는 오프닝을 정의하고 상기 오프닝 내에 상기 도전성 패드의 측벽 일부가 노출된다.
제 3 실시예와 달리 제 4 실시예에서 상기 절연막(92) 하부의 상기 리드들(94a)의 단부가 연결된 것이 특징이다.
본 발명의 바람직한 실시예에 따른 모듈 인쇄회로기판은 복수개의 마운트 영역을 포함할 수 있고, 상기 모듈 인쇄회로기판의 마운트 영역들은 모두 상기 제 1 영역 및 상기 제 2 영역으로 구분될 수 있고, 각각의 제 1 영역에는 제 1 형의 패드 구조물이 형성되고, 각각의 제 2 영역에는 제 2 형의 패드구조물이 형성될 수 있다. 그러나, 모듈 인쇄회로기판에 형성된 마운트 영역의 위치에 따라 형성되는 패드의 구조가 달라질 수도 있다.
도 10은 본 발명의 바람직한 실시예에 따른 모듈 인쇄회로기판을 나타낸 도면이다.
도 10을 참조하면, 모듈 인쇄회로기판(100)은 회로기판(102)와 상기 회로기판(102)에 형성되어 반도체 패키지가 놓여지는 복수개의 마운트 영역(104c, 104e) 을 포함한다. 상기 마운트 영역(104c, 104e)은 각각 상기 제 1 형의 패드 구조물이 형성되는 제 1 영역과 상기 제 2 형의 패드 구조물이 형성되는 제 2 영역으로 구분될 수 있다. 내측 마운트 영역들(104c)에 비해 회로 기판(102)의 가장자리에 위치하는 최외곽 마운트 영역들(104e)은 회로기판의 휘어짐 또는 비틀림으로 인한 물리적 스트레스에 취약한 부분이다. 본 발명에서, 최외곽 마운트 영역들(104e)의 모서리 영역(106b)에 형성된 패드들(108b)은 도 3에 도시된 SMD 구조의 제 3 형의 패드 구조물이고, 최외곽 마운트 영역들(104e)의 측면 영역(106d)에 형성된 패드들(108c)은 NSMD 구조의 제 2 형의 패드 구조물일 수 있다. 상기 최외곽 마운트 영역들의 모서리 영역(106b)에 형성된 패드들(108b)은 SMD 구조가 아닌 상기 제 1 형의 패드 구조물일 수도 있다.
상기 최외곽 마운트 영역들(104e) 사이의 상기 내측 마운트 영역들(104c)의 모서리 영역(106a)에 형성되는 패드들(108c)은 상기 제 1 형의 패드 구조물이고, 상기 내측 마운트 영역들의 측면 영역(106c)에 형성된 패드들(108c)은 제 2 형의 패드 구조물일 수 있다.
본 발명에서, 제 3 형의 패드 구조물이 형성된 최외곽 마운트 영역들(104e)은 회로 기판의 가장자리 부분의 마운트 영역 하나일 수도 있고, 그 이상일 수도 있다. 즉, 회로 기판(102)이 박막화되고 탑재되는 반도체 칩의 수가 증가하면 회로기판 가장자리 부분에서 복수개의 최외곽 마운트 영역들을 선택하여 제 3 형의 패드 구조물을 배치할 수도 있을 것이다.
또한, 본 발명에서 상기 내측 마운트 영역들의 측면 영역(106c)와 달리상기 최외곽 마운트 영역들(104e)의 측면 영역들(106d)에는 상기 제 1 형 또는 상기 제 3 형의 패드 구조물들이 배치될 수도 있다.
도 10에서는 마운트 영역의 가장자리에 평행하게 컬럼 형상으로 배열된 패드들이 도시되어 있으나, 상기 마운트 영역에는 패드들이 메트릭스 형상으로 배열되도록 설계될 수 있다. 이 경우, 각 마운트 영역의 가장자리에 배치되는 패드들은 제 1 형의 패드 구조물일 수 있고, 중앙 영역에 배치되는 패드들은 제 2 형의 패드 구조물일 수 있다. 또한, 회로 기판의 최외곽 마운트 영역들의 가장자리에 배치되는 패드들은 상기 제 3 형의 패드 구조물일 수 있고, 내측 마운트 영역들의 가장자리에 배치되는 패드들은 제 1 형의 패드 구조물일 수도 있다. 더 나아가서, 상기 최외곽 마운트 영역들의 중앙 부분에 배치되는 패드들 또한 제 1 형의 패드 구조물일 수도 있다. 이러한 패드 구조를 가짐으로써, 회로 기판의 가장자리에 형성된 마운트 영역에는 물리적 스트레스에 대한 신뢰성이 우수한 제 1 형의 패드 구조물 또는 제 3 형의 패드 구조물이 형성될 수 있고, 회로 기판의 중앙부분에 형성된 마운트 영역에는 열적 스트레스에 대한 신뢰성이 우수한 제 2 형의 패드 구조물과 물리적 스트레스에 취약한 부분에는 제 1 형 패드 구조물이 형성될 수 있다.
상술한 것과 같이, 본 발명에 따르면 물리적 스트레스 및 열적 스트레스에 대한 신뢰성이 우수한 구조를 채택함으로써, 반도체 패키지와 모듈 인쇄회로 기판의 스트레스에 대한 신뢰성을 높일 수 있다.
또한, 물리적 스트레스에 취약한 영역에는 물리적 스트레스에 대한 신뢰성이 우수한 구조의 패드를 형성하고, 열적 스트레스에 취약한 영역에는 열적 스트레스에 대한 신뢰성이 우수한 구조의 패드를 형성함으로써 반도체 패키지가 탑재된 모듈인쇄회로기판의 스트레스에 대한 신뢰성을 높일 수 있다.

Claims (19)

  1. 반도체 칩과 모듈 인쇄회로기판을 접속하는 패키지 기판;
    상기 패키지 기판의 제 1 영역에 형성된 제 1 형 패드 구조물; 및
    상기 패키지 기판의 제 2 영역에 형성된 제 2 형 패드 구조물을 포함하되,
    상기 제 1 형 패드 구조물은 상기 패키지 기판 상에 형성된 제 1 도전성 패드 및 상기 패키지 기판 상에 도포되어 상기 도전성 패드의 측벽 일부분이 노출된 제 1 오프닝을 갖고 상기 도전성 패드의 일부를 덮는 절연막을 포함하고,
    상기 제 2 형 패드 구조물은 상기 패키지 기판 상에 도포되어 제 2 오프닝을 갖는 절연막 및 상기 오프닝 내의 상기 패키지 기판 상에 형성되어 측벽이 노출된 제 2 도전성 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제 1 영역은 상기 패키지 기판의 가장자리 영역이고,
    상기 제 2 영역은 상기 패키지 기판의 중앙 영역인 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 1 영역은 상기 패키지 기판의 모서리 영역들이고,
    상기 제 2 영역은 모서리 영역들 사이의 측면 영역인 것을 특징으로 하는 반 도체 패키지.
  4. 청구항 1에 있어서,
    상기 제 1 도전성 패드는 중심으로부터 신장된 복수개의 리드를 포함하되,
    상기 절연막은 상기 리드 상에 중첩되고, 상기 제 1 오프닝에 상기 리드들 사이의 측벽이 노출된 것을 특징으로 하는 반도체 패키지
  5. 청구항 4에 있어서,
    상기 절연막 하부에서 상기 리드들은 연결된 것을 특징으로 하는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 제 1 도전성 패드는 중심부 및 상기 중심부 둘레의 상기 중심부보다 낮은 주변부를 포함하되,
    상기 절연막은 상기 주변부의 일부에 중첩되고, 상기 중심부의 측벽은 상기 제 1 오프닝 내에 노출된 것을 특징으로 하는 반도체 패키지.
  7. 회로 기판;
    상기 회로 기판에 형성되어 반도체 패키지가 놓여져 접속되는 마운트 영역;
    상기 마운트 영역의 제 1 영역에 형성된 제 1 형 패드 구조물; 및
    상기 마운트 영역의 제 2 영역에 형성된 제 2 형 패드 구조물을 포함하되,
    상기 제 1 형 패드 구조물은 상기 회로 기판 상에 형성된 제 1 도전성 패드 및 상기 회로 기판 상에 도포되어 상기 도전성 패드의 측벽 일부분이 노출된 제 1 오프닝을 갖고 상기 도전성 패드의 일부를 덮는 절연막을 포함하고,
    상기 제 2 형 패드 구조물은 상기 회로 기판 상에 도포되어 제 2 오프닝을 갖는 절연막 및 상기 오프닝 내의 상기 회로 기판 상에 형성되어 측벽이 노출된 제 2 도전성 패드를 포함하는 것을 특징으로 하는 모듈 인쇄회로기판.
  8. 청구항 7에 있어서,
    상기 제 1 영역은 상기 마운트 영역의 가장자리 영역이고,
    상기 제 2 영역은 상기 마운트 영역의 중앙 영역인 것을 특징으로 하는 모듈 인쇄회로기판.
  9. 청구항 7에 있어서,
    상기 제 1 영역은 상기 마운트 영역의 모서리 영역들이고,
    상기 제 2 영역은 상기 모서리 영역들 사이의 측면 영역인 것을 특징으로 하는 모듈 인쇄회로기판.
  10. 청구항 7에 있어서,
    상기 제 1 도전성 패드는 중심으로부터 신장된 복수개의 리드를 포함하되,
    상기 절연막은 상기 리드 상에 중첩되고, 상기 제 1 오프닝에 상기 리드들 사이의 측벽이 노출된 것을 특징으로 하는 모듈 인쇄회로기판
  11. 청구항 10에 있어서,
    상기 절연막 하부에서 상기 리드들은 연결된 것을 특징으로 하는 모듈 인쇄회로기판.
  12. 청구항 7에 있어서,
    상기 제 1 도전성 패드는 중심부 및 상기 중심부 둘레의 상기 중심부보다 낮은 주변부를 포함하되,
    상기 절연막은 상기 주변부의 일부에 중첩되고, 상기 중심부의 측벽은 상기 제 1 오프닝 내에 노출된 것을 특징으로 하는 모듈 인쇄회로기판.
  13. 회로 기판;
    상기 회로 기판에 형성되어 반도체 패키지가 놓여져 접속되는 복수개의 마운트 영역;
    가장 바깥쪽 마운트 영역(outermost mount region)의 제 1 영역에 형성된 제 3 형 패드 구조물; 및
    상기 가장 바깥쪽 마운트 영역의 제 2 영역에 형성된 제 2 형 패드 구조물을 포함하되,
    상기 제 3 형 패드 구조물은 상기 회로 기판 상에 형성된 제 3 도전성 패드 및 상기 회로 기판 상에 도포되어 상기 도전성 패드의 가장자리 상에 중첩된 절연막을 포함하고,
    상기 제 2 형 패드 구조물은 상기 회로 기판 상에 도포되어 제 2 오프닝을 갖는 절연막 및 상기 오프닝 내의 상기 회로 기판 상에 형성되어 측벽이 노출된 제 2 도전성 패드를 포함하는 것을 특징으로 하는 모듈 인쇄회로기판.
  14. 청구항 13에 있어서,
    상기 제 1 영역은 상기 마운트 영역의 가장자리 영역이고,
    상기 제 2 영역은 상기 마운트 영역의 중앙 영역인 것을 특징으로 하는 모듈 인쇄회로기판
  15. 청구항 13에 있어서,
    상기 제 1 영역은 상기 마운트 영역의 모서리 영역들이고,
    상기 제 2 영역은 상기 모서리 영역들 사이의 측면 영역인 것을 특징으로 하는 모듈 인쇄회로기판.
  16. 청구항 13에 있어서,
    상기 제 3 도전성 패드는 중심으로부터 신장된 복수개의 리드를 포함하되,
    상기 절연막은 상기 리드 상에 중첩되고, 상기 제 1 오프닝에 상기 리드들 사이의 측벽이 노출된 것을 특징으로 하는 모듈 인쇄회로기판.
  17. 청구항 16에 있어서,
    상기 절연막 하부에서 상기 리드들은 연결된 것을 특징으로 하는 모듈 인쇄회로기판.
  18. 청구항 13에 있어서,
    상기 제 3 도전성 패드는 중심부 및 상기 중심부 둘레의 상기 중심부보다 낮은 주변부를 포함하되,
    상기 절연막은 상기 주변부의 일부에 중첩되고, 상기 중심부의 측벽은 상기 제 1 오프닝 내에 노출된 것을 특징으로 하는 모듈 인쇄회로기판.
  19. 청구항 13에 있어서,
    상기 가장 바깥쪽 마운트 영역들 사이의 내측 마운트 영역(inner mount region)의 제 1 영역에 형성된 제 1 형 패드 구조물; 및
    상기 내측 마운트 영역의 제 2 영역에 형성된 상기 제 2 형 패드 구조물을 포함하되,
    상기 제 1 형 패드 구조물은 상기 회로 기판 상에 형성된 도전성 패드 및 상기 회로 기판 상에 도포되어 상기 도전성 패드의 측벽 일부분이 노출된 오프닝을 갖고 상기 도전성 패드의 일부를 덮는 절연막을 포함하는 것을 특징으로 하는 모듈 인쇄회로기판.
KR1020070000245A 2007-01-02 2007-01-02 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판 KR100816762B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070000245A KR100816762B1 (ko) 2007-01-02 2007-01-02 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판
TW096151007A TWI439198B (zh) 2007-01-02 2007-12-28 半導體封裝以及載置該封裝的模組印刷電路板
JP2007340931A JP5426093B2 (ja) 2007-01-02 2007-12-28 半導体パッケージ及びこれを搭載するためのモジュールプリント回路基板
US11/968,035 US7675176B2 (en) 2007-01-02 2007-12-31 Semiconductor package and module printed circuit board for mounting the same
DE102008003112A DE102008003112A1 (de) 2007-01-02 2008-01-02 Halbleiterpackung und Modulleiterplatte

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070000245A KR100816762B1 (ko) 2007-01-02 2007-01-02 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판

Publications (1)

Publication Number Publication Date
KR100816762B1 true KR100816762B1 (ko) 2008-03-25

Family

ID=39411673

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070000245A KR100816762B1 (ko) 2007-01-02 2007-01-02 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판

Country Status (5)

Country Link
US (1) US7675176B2 (ko)
JP (1) JP5426093B2 (ko)
KR (1) KR100816762B1 (ko)
DE (1) DE102008003112A1 (ko)
TW (1) TWI439198B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5185885B2 (ja) * 2009-05-21 2013-04-17 新光電気工業株式会社 配線基板および半導体装置
KR20120140096A (ko) * 2011-06-20 2012-12-28 삼성전자주식회사 어레이 보드 패턴을 포함하는 워킹 패널 및 워킹 패널 세트
KR20130097481A (ko) * 2012-02-24 2013-09-03 삼성전자주식회사 인쇄회로기판(ｐｃｂ) 및 그 ｐｃｂ를 포함한 메모리 모듈
USD733145S1 (en) * 2014-03-14 2015-06-30 Kingston Digital, Inc. Memory module
USD735201S1 (en) * 2014-07-30 2015-07-28 Kingston Digital, Inc. Memory module
KR101973427B1 (ko) * 2015-11-18 2019-04-29 삼성전기주식회사 전자부품 패키지 및 이를 포함하는 전자기기
JP6696567B2 (ja) * 2016-05-16 2020-05-20 株式会社村田製作所 セラミック電子部品
USD868069S1 (en) * 2017-06-29 2019-11-26 V-Color Technology Inc. Memory device
USD897345S1 (en) * 2018-12-07 2020-09-29 Sung-Yu Chen Double-data-rate SDRAM card
USD954061S1 (en) * 2018-12-07 2022-06-07 Sung-Yu Chen Double-data-rate SDRAM card
DE102021210067A1 (de) 2021-09-13 2023-03-16 E.G.O. Elektro-Gerätebau GmbH Elektrisches Schaltungsbauteil und Verfahren zur Herstellung eines elektrischen Schaltungsbauteils

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057351A (ko) * 2001-01-04 2002-07-11 윤종용 볼 그리드 어레이 패키지와 그 실장 구조
KR20030075384A (ko) * 2002-03-18 2003-09-26 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100637228B1 (ko) 2005-08-02 2006-10-23 삼성에스디아이 주식회사 개선된 패드구조를 갖는 유기발광 표시장치 및 그의제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111886A (ja) * 1997-10-07 1999-04-23 Sony Corp 実装基板およびその製造方法
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
JP2000031630A (ja) * 1998-07-15 2000-01-28 Kokusai Electric Co Ltd 半導体集積回路素子と配線基板との接続構造
US6201305B1 (en) * 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
US6552436B2 (en) * 2000-12-08 2003-04-22 Motorola, Inc. Semiconductor device having a ball grid array and method therefor
US6716754B2 (en) * 2002-03-12 2004-04-06 Micron Technology, Inc. Methods of forming patterns and molds for semiconductor constructions
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
US7223693B2 (en) * 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US7199050B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
KR100626617B1 (ko) 2004-12-07 2006-09-25 삼성전자주식회사 반도체 패키지용 배선 기판의 볼 랜드 구조

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057351A (ko) * 2001-01-04 2002-07-11 윤종용 볼 그리드 어레이 패키지와 그 실장 구조
KR20030075384A (ko) * 2002-03-18 2003-09-26 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100637228B1 (ko) 2005-08-02 2006-10-23 삼성에스디아이 주식회사 개선된 패드구조를 갖는 유기발광 표시장치 및 그의제조방법

Also Published As

Publication number Publication date
US20080157389A1 (en) 2008-07-03
DE102008003112A1 (de) 2008-07-03
TWI439198B (zh) 2014-05-21
US7675176B2 (en) 2010-03-09
JP2008166823A (ja) 2008-07-17
JP5426093B2 (ja) 2014-02-26
TW200840439A (en) 2008-10-01

Similar Documents

Publication Publication Date Title
KR100816762B1 (ko) 반도체 패키지 및 이를 탑재하기 위한 모듈 인쇄회로기판
KR101815754B1 (ko) 반도체 디바이스
US20080049402A1 (en) Printed circuit board having supporting patterns
US7906835B2 (en) Oblong peripheral solder ball pads on a printed circuit board for mounting a ball grid array package
JP4068635B2 (ja) 配線基板
US20080197472A1 (en) Semiconductor device and semiconductor module using the same
US20020171130A1 (en) Tape carrier package
US7638888B2 (en) Semiconductor chip mounting substrate, semiconductor chip mounting body, semiconductor chip stacked module, and semiconductor chip mounting substrate manufacturing method
US20070035009A1 (en) Printed circuit board, semiconductor package and multi-stack semiconductor package using the same
KR100813623B1 (ko) 가요성 필름, 이를 이용한 반도체 패키지 및 제조방법
US10008441B2 (en) Semiconductor package
US7009296B1 (en) Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
KR20020065705A (ko) 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
US20080308913A1 (en) Stacked semiconductor package and method of manufacturing the same
KR20000028840A (ko) 필름 기판을 사용한 반도체 장치 제조 방법
US20070241438A1 (en) Strip format of package board and array of the same
JP4364181B2 (ja) 半導体装置の製造方法
US11139228B2 (en) Semiconductor device
EP4231344A2 (en) Electronic device
US11569155B2 (en) Substrate bonding pad having a multi-surface trace interface
US11189597B2 (en) Chip on film package
US7939951B2 (en) Mounting substrate and electronic apparatus
KR100256306B1 (ko) 적층형 멀티 칩 모듈
JP3910937B2 (ja) 半導体装置
JP4263211B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 13