JP4263211B2

JP4263211B2 - 半導体装置

Info

Publication number: JP4263211B2
Application number: JP2006348304A
Authority: JP
Inventors: 高橋　　義和
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-12-25
Filing date: 2006-12-25
Publication date: 2009-05-13
Anticipated expiration: 2019-06-29
Also published as: JP2007081447A

Description

本発明は、半導体装置に係り、特に、表面実装型の半導体装置に関するものである。

従来の、テープキャリアを用いたボール・グリッド・アレイ（ＢａｌｌＧｒｉｄＡｒｒｙを、以下「ＢＧＡ」と略する）構造の半導体装置として、例えば、図５に示す構造のものが挙げられる。

図５に示すように、半導体装置１００は、基板表面側の四辺に沿ってアレイ状に設けられ上面に半田ボール２０（外部接続端子）を搭載する複数のランド１７（電極）、及びパターニングされた銅箔１６が、絶縁性接着剤１４によって下面に貼着されているベース基材１２（ポリイミドフィルム）と、絶縁性接着剤１４の下面露出部分及びランド１７に貼着された粘着力を有するシート状のエラストマ２６（弾性体）と、エラストマ２６の下面に略固着され、ランド１７から延出しているインナーリード１８を上面周縁部に有する複数の電極パッド３０にボンディングした半導体素子２８と、インナーリード１８及びボンディング部を保護する絶縁性樹脂３２と、から構成されている。

なお、ここでのベース基材１２、絶縁性接着剤１４、銅箔１６、ランド１７、及びインナーリード１８を総称してテープキャリア２５と呼ぶ。

ところで、エレクトロニクス機器の小型化が進む近年では、半導体装置のさらなる縮小化が求められている。しかしながら上述のＢＧＡ構造の半導体装置では、一つのパッケージ内に１個の半導体素子を配置する構成である。つまり、この半導体装置を用いる機器において、例えば、異なる機能を有する半導体素子が必要とされる、あるいは同種の半導体素子であっても複数個の半導体素子が必要とされる場合など、当然ながら必要個数分の半導体装置が搭載されることになり、各半導体装置が各々有しているパッケージや接続端子部の占有スペースを確保する必要がある。そこで、このようなスペースをより少なくすることにより、半導体装置の実装密度を向上させる改善が望まれていた。

本発明は上記事実を考慮して、従来の構造より実装時の実装密度を向上させた半導体装置を提供することを課題とする。

請求項１に記載の半導体装置は、複数の第１の電極パッドが設けられた表面を有する第１の半導体素子と、複数の第２の電極パッドが設けられた表面を有し、前記第１の半導体素子に隣接して配置された第２の半導体素子と、前記第１の半導体素子上及び前記第２の半導体素子上に配置され複数のホールを有するベース基材と、複数の前記ホールを塞ぐように設けられた複数の電極部と、複数の前記電極部上に設けられた複数の外部接続端子と、一端が前記第１の半導体素子上に配置された前記電極部に接続され、他端が前記第１の電極パッドに接続された第１のインナーリードと、一端が前記第２の半導体素子上に配置された前記電極部に接続され、他端が前記第２の電極パッドに接続された第２のインナーリードと、一端が前記第１の電極パッドに接続され、途中で分かれた他端が前記第２の電極パッドと、前記第１の半導体素子上に配置された前記電極部とに接続された第３のインナーリードと、前記第１のインナーリード、前記第２のインナーリード、及び前記第３のインナーリードと、前記第１のインナーリードと前記第１の電極パッドとの接続点、前記第２のインナーリードと前記第２の電極パッドとの接続点、前記第３のインナーリードと前記第１の電極パッドとの接続点、及び前記第３のインナーリードと前記第２の電極パッドとの接続点とを封止する絶縁性樹脂と、を有することを特徴とする。

請求項１に記載の半導体装置では、半導体素子が同一平面に並べて配置されたことにより、積層に配置する場合に比べて半導体装置が薄くでき、各半導体装置を基板等の平面上に並べて実装する従来の配列に比べても実装面積が縮小される。よって、例えば薄型機器等へ適用される場合、従来構造の半導体装置より実装密度が向上する。

また、このように並列に配置する場合、各半導体素子のサイズにかかわることなく一つのパッケージ内に収納することができる。

本発明の半導体装置は上記構成としたので、従来の構造より実装時の実装密度を向上することができる。

以下、図面を参照して本発明の実施の形態を説明する。

［第１の参考発明］
図１には、本第１の参考発明に係る、テープキャリアを用いたＢＧＡ構造の半導体装置５０が示されている。

半導体装置５０は、複数のボール搭載ホール１２ａを有するベース基材１２（ポリイミドフィルム）を備え、ベース基材１２の下面には絶縁性接着剤１４が層状に形成されている。この絶縁性接着剤１４により、ベース基材１２の下面には、パターニングされた銅箔１６や、ボール搭載ホール１２ａの下側開口部を塞ぐよう各々配置されたランド１７（電極部）が貼着されている。

また、各ランド１７からは表面に金メッキが施されたインナーリード１８、５８、６０が、所定方向（図１（Ｂ）の左右及び手前と奥行き方向の４方向）の斜め下方へ延出している。各ランド１７の上面には、ベース基材１２の上面側へ突出する半田ボール２０が搭載されている。この半田ボール２０は、半導体装置５０が回路基板やマザーボード等にリフロー等で表面実装される際、それら基板に形成された電極ランドに溶着されることで、半導体装置５０と基板との機械的な接合部及び電気的な接続部としての役割を果たす。

さらにベース基材１２の下面側には、ランド１７の側面及び下面と絶縁性接着剤１４の下面露出部分に、ソルダーレジスト２２（段差除去部材）が形成されている。このソルダーレジスト２２は、例えば、絶縁性及び耐熱性を有するポリイミド系樹脂を液状で塗布し、加熱処理等を施して固化させたものである。よってランド１７の側面及び下面と絶縁性接着剤１４の下面露出部分は、略膜状に形成されたソルダーレジスト２２で被覆され、同時にランド１７が保護された状態となる。

これにより、ランド１７により形成された段差部分や凹凸部分などにソルダーレジスト２２が隙間なく入り込んで密着し、その形状が保たれる。なお、ここでのベース基材１２、接着剤層１４、銅箔１６、ランド１７、インナーリード１８、５８、６０、及びソルダーレジスト２２を総称してテープキャリア２４と呼ぶ。

また、ソルダーレジスト２２の下面は平滑面となり、この下面に貼着された粘着力を有する弾性体のエラストマ２６によって、半導体素子２８はテープキャリア２４の下部面に略固着され、半導体装置５０の厚み方向（図１（Ｂ）の上下方向）略中央に配置される。

この半導体素子２８の上面側周縁部分には複数の電極パッド３０が設けられており、電極パッド３０には、各電極パッド３０に対応した所定のインナーリード１８、６０がボンディングされている。

また、半導体素子２８の下面には、接着剤５２を介して、外形寸法が半導体素子２８より一回り大きい半導体素子５４が固着されている。この半導体素子５４の上面周縁部にも、半導体素子２８と同様に電極パッド５６が設けられている。

この半導体素子５４の電極パッド５６とランド１７との接続には、ランド１７と電極パッド５６とを直接繋ぐインナーリード５８（厚み方向での屈曲が１回）、及びランド１７から電極パッド３０を経由して電極パッド５６に繋がれるインナーリード６０（厚み方向での屈曲が複数回）が用いられる。

これにより半導体素子２８、５４は、半導体装置５０の実装時に基板との間で外部接続端子としての半田ボール２０を介して基板の電気回路と電気的に接続される。またテープキャリア２４の周縁所定部分は、インナーリード１８、５８、６０及びボンディング部を保護する絶縁性樹脂３２により封止されている。

次に、上述した構成の半導体装置５０を製造する方法について、その概略を説明する。

まず、絶縁性接着剤１４の下面にカバーテープが貼着されたベース基材１２に、金型あるいはエッチングで必要なホールを開口する。このホールとは、半田ボール２０を搭載するためのボール搭載ホール１２ａ、インナーリード１８と電極パッド３０とを接続するためのボンディングホール、及びベース基材１２の位置決めや搬送に使用するパーフォレーションホールである。

次に、カバーテープを剥離し、絶縁性接着剤１４に銅箔１６を貼り付ける。引き続き、銅箔１６の下面に感光レジストを塗布し、銅箔１６の上面にバックコート材を塗布する。

ここで感光レジストに、回路パターンを焼き付けたマスクを介して露光・現像すると、感光レジストの所定部分が現像液により溶かされて、パターン（凹部）が形成される。さらに、エッチングを施すことで銅箔１６の露出部分が加工され、感光レジスト及びバックコート材を剥離すると、ランド１７及びインナーリード１８、５８、６０が形成される。

さらに、ランド１７及びインナーリード１８、５８、６０の一部にソルダーレジスト２２（絶縁層）を塗布する。このソルダーレジスト２２の塗布方法は、例えばスクリーン印刷などを用いることができる。以上でテープキャリア２４が完成する。

このテープキャリア２４と半導体素子２８、５４を用いた、ＢＧＡ構造の半導体装置の製造は、まず、ソルダーレジスト２２に、所定形状に加工されたシート状のエラストマ２６を熱・荷重で貼り付けた後、半導体素子２８を位置合わせしてエラストマ２６と熱・荷重で接合する。さらに、半導体素子２８の下面に、所定形状に加工されたシート状の接着剤５２を貼り付けた後、半導体素子５４を位置合わせして接着剤５２を介し半導体素子２８と接着する。

次に、「超音波・熱・荷重併用シングルポイントボンディング方式」により、熱、荷重、超音波を加えて、ボンディングホール部でインナーボンディングを行い、インナーリード１８、５８、６０を電極パッド３０、５６に接合させる。ここで、２箇所での接合が行われるインナーリード６０の場合は、下側の電極パッド５６が先に接合された後、上側の電極パッド３０が接合される。したがって、このインナーリード６０により、半導体素子２８と半導体素子５４とが半導体装置５０内で電気的に接続される。

続いて、インナーボンディング部を樹脂３２にて封止し、ランド１７上面に半田ボール２０を搭載して熱を加え、接触部分を接合させる。最後に、テープキャリアから製品部を打ち抜いて、ＢＧＡ構造の半導体装置５０が完成する。

以上説明したように、本参考発明の半導体装置５０では、半導体装置内に複数個の半導体素子（半導体素子２８、５４）が設けられ、各半導体素子が電気的に接続されている。すなわち、半導体素子２８及び半導体素子５４が同一パッケージ内に配置され、パッケージ及びランド１７を共有する構成である。また、半導体素子２８及び半導体素子５４が積層に配置されていることにより、すなわち両半導体素子は厚み方向に重ね合わせらることにより、半導体素子を平面に並べて配置する場合に比べ、半導体装置５０の実装面方向での外形寸法が小さくなる。

これにより、１個の半導体素子を一つのパッケージ内に収める従来構造の半導体装置を、所定範囲に複数個実装する場合と比較して、その実装スペースが縮小されて実装密度が向上する。

また、各半導体装置が基板のパターン等、外部の経路を通して電気的に接続されていた従来に比べ、半導体素子の間の接続経路が短くなることにより、信号伝送時間の遅延に対しても有利である。

なおここで、各半導体素子は異なった機能を有する半導体素子を組み合わせることができる。すなわち、上側の半導体素子２８をロジック系半導体素子とし、下側の半導体素子５４をメモリ系半導体素子とするなどの混載が可能である。もちろん組み合わせはこれに限定されず、ロジック系あるいはメモリ系半導体素子同士とする等、種々の組み合わせとすることにより、半導体装置の機能を増加させることもできる。

また、本参考発明の半導体装置５０では、ベース基材１２とシート状のエラストマ２６との間に、ベース基材１２とランド１７との段差をなくすソルダーレジスト２２が設けられていることで、ベース基材１２の下面に設けられたランド１７による段差が取り除かれる。また、ソルダーレジスト２２が塗布剤であることにより、ベース基材１２下面部の隙間にソルダーレジスト２２が確実に充填されて、隙間が残ることはない。

したがって、平滑とされたベース基材１２の下面部、すなわちソルダーレジスト２２の下面に接着されるエラストマ２６の接着面に部分的な剥離力が生じることはない。よってこの接着面に、部分剥離による空間が発生することはなく、実装により熱履歴が加えられてもパッケージが変形したりクラックが入ることはない。

また言うまでもないが、ソルダーレジスト２２が絶縁性を有することで、電流が流されるランド１７でのショートはない。

さらに本参考発明では、ソルダーレジスト２２がポリイミド系樹脂であり、ポリイミドフィルムとされるベース基材１２と同系の材質である。したがって、ほぼ等しい熱膨張係数であることにより熱応力等の影響も受けにくく、熱履歴を加えてもソルダーレジスト２２がベース基材１２から剥離したり、隙間が生じることなはない。

なお、ソルダーレジスト２２はポリイミド系樹脂以外にも、種々の材料が適用可能である。例えばエポキシ系樹脂を用いた場合では、ポリイミド系樹脂より安価であるため、製造費用が押さえられる利点がある。

［第２の参考発明］
次に、本第２の参考発明について説明する。この第２の参考発明では、上記第１の参考発明で説明した構成とほぼ同一であるため、同一構成部品については同一符合を付し、その構成の説明を省略する。この第２の参考発明の特徴は、前記第１の参考発明における半導体素子の接続構造に関するものである。

図２には、本第２の参考発明に係る半導体装置７０が示されている。半導体装置７０は、半導体素子２８と半導体素子５４とが、同一ランド１７に設けられたインナーリード１８及びインナーリード５８により接続された構造である。つまり、第１の参考発明のような、２箇所で接合されたインナーリード６０を用いないで、各半導体素子が直接ランド１７へ電気的に接続されているものである。

これにより、半導体素子２８と半導体素子５４との間に跨るような複雑な接続構造及び方法が要らなくなり、ボンディング方法が簡単になる。

［実施形態］
次に、本発明の実施形態について説明する。この実施形態では、第１の参考発明で説明した構成と同一構成部品については同一符合を付し、その構成の説明を省略する。本実施形態の特徴は、第１及び第２の参考発明とは異なった半導体素子の配置構造に関するものである。

図３及び図４には、本発明の実施形態に係る半導体装置８０が示されている。半導体装置８０は、テープキャリアが同一平面に２つ並べて配置され、各テープキャリアには、外形寸法及び厚さがほぼ等しい半導体素子が設けられている。ここで、左側のテープキャリア２４Ｌには半導体素子２８Ｌが、右側のテープキャリア２４Ｒには半導体素子２８Ｒが、各々エラストマ２６によって略固着されている。また、半導体素子２８Ｌ、２８Ｒは、各々のテープキャリア２４Ｌ、２８Ｒに設けられたランド１７と、インナーリード１８により電極パッド３０で接合されている。

さらに、テープキャリア２４Ｌ、２８Ｒの隣接部分に位置するランド１７の一部からは、隣の半導体素子に接合されたインナーリード８２や、途中で二股に分かれ、各先端が半導体素子２８Ｌ、２８Ｒに接続されたインナーリード８４が設けられている。したがって、このインナーリード８４により、半導体素子２８Ｌ、２８Ｒが電気的に接続される。

このように、本実施形態の半導体装置８０では、半導体素子が同一平面に並べて配置されたことにより、積層に配置する場合に比べて半導体装置が薄くでき、各半導体装置を基板等の平面上に並べて実装する従来の配列に比べても実装面積が縮小される。よって、例えば薄型機器等へ適用される場合、従来構造の半導体装置より実装密度が向上する。

なお、上記第１、第２の参考発明、及び本実施形態では、半導体装置内の半導体素子数は２個としたが、配置数はこれに限定されるものではなく、３個以上の場合でも適用可能である。

また第１、第２の参考発明、及び本実施形態において、ランドと半導体素子の電極パッドとの配線に用いられたインナーリードが金線（ワイヤ）等とされるＢＧＡ構造の半導体装置に適用することもできる

第１の参考発明に係るＢＧＡ構造の半導体装置を示す、（Ａ）は上面図、（Ｂ）は（Ａ）の１−１線での概略断面図である。第２の参考発明に係るＢＧＡ構造の半導体装置を示す、（Ａ）は上面図、（Ｂ）は（Ａ）の２−２線での概略断面図である。本発明の実施の形態に係るＢＧＡ構造の半導体装置を示す上面図である。本発明の実施の形態に係るＢＧＡ構造の半導体装置を示す、（Ａ）は図３の４ａ−４ａ線での概略断面図であり、（Ｂ）は図３の４ｂ−４ｂ線での概略断面図である。従来のＢＧＡ構造の半導体装置を示す概略断面図である。

符号の説明

１２ベース基材
１７ランド（電極部）
２８半導体素子
２８Ｌ半導体素子
２８Ｒ半導体素子
５０半導体装置
５４半導体素子
７０半導体装置
８０半導体装置

Claims

複数の第１の電極パッドが設けられた表面を有する第１の半導体素子と、
複数の第２の電極パッドが設けられた表面を有し、前記第１の半導体素子に隣接して配置された第２の半導体素子と、
前記第１の半導体素子上及び前記第２の半導体素子上に配置され複数のホールを有するベース基材と、
複数の前記ホールを塞ぐように設けられた複数の電極部と、
複数の前記電極部上に設けられた複数の外部接続端子と、
一端が前記第１の半導体素子上に配置された前記電極部に接続され、他端が前記第１の電極パッドに接続された第１のインナーリードと、
一端が前記第２の半導体素子上に配置された前記電極部に接続され、他端が前記第２の電極パッドに接続された第２のインナーリードと、
一端が前記第１の電極パッドに接続され、途中で分かれた他端が前記第２の電極パッドと、前記第１の半導体素子上に配置された前記電極部とに接続された第３のインナーリードと、
前記第１のインナーリード、前記第２のインナーリード、及び前記第３のインナーリードと、前記第１のインナーリードと前記第１の電極パッドとの接続点、前記第２のインナーリードと前記第２の電極パッドとの接続点、前記第３のインナーリードと前記第１の電極パッドとの接続点、及び前記第３のインナーリードと前記第２の電極パッドとの接続点とを封止する絶縁性樹脂と、
を有することを特徴とする半導体装置。