KR100626617B1 - 반도체 패키지용 배선 기판의 볼 랜드 구조 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title abstract description 9
- 229910000679 solder Inorganic materials 0.000 claims abstract description 82
- 238000005336 cracking Methods 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 160
- 239000000463 material Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 230000035882 stress Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09436—Pads or lands on permanent coating which covers the other conductors
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- H05K2203/05—Patterning and lithography; Masks; Details of resist
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Abstract
본 발명은 반도체 패키지용 배선 기판의 볼 랜드 구조에 관한 것이다. 본 발명의 볼 랜드 구조는 SMD 구조와 NSMD 구조가 복합된 형태로, 솔더 마스크의 하부막과 볼 랜드의 하부층이 SMD 구조를 이루고, 솔더 마스크의 상부막과 볼 랜드의 상부층이 NSMD 구조를 이룬다. 따라서 본 발명은 볼 접합 신뢰성을 향상시킴과 동시에 회로 선의 크랙과 볼 랜드의 박리 불량을 효과적으로 방지할 수 있다.
볼 랜드(ball land), SMD(solder mask defined), NSMD(non-solder mask defined), 솔더 볼(solder ball)
Description
도 1은 배선 기판을 사용하는 일반적인 반도체 패키지를 예시한 단면도이다.
도 2는 종래 기술에 따른 SMD 볼 랜드 구조를 나타내는 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ 선을 따라 절단한 단면도이다.
도 4는 종래 기술에 따른 NSMD 볼 랜드 구조를 나타내는 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ 선을 따라 절단한 단면도이다.
도 6은 본 발명의 실시예에 따른 배선 기판의 볼 랜드 구조를 나타내는 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ 선을 따라 절단한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 배선 기판의 볼 랜드 구조를 나타내는 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ 선을 따라 절단한 단면도이다.
<도면에 사용된 참조 번호의 설명>
10: 반도체 패키지(semiconductor package)
11: 배선 기판(circuit substrate)
11a, 11b: (배선 기판의) 상부면, 하부면
12: 집적회로 칩(IC chip)
13: 본딩 와이어(bonding wire)
14: 몰딩 수지(molding resin)
15: 솔더 볼(solder ball)
20a, 20b, 30a, 30b: 볼 랜드 구조(ball land structure)
21, 31: 기판 중심층(substrate core)
21a: (기판 중심층의) 노출부(exposed part)
22: 볼 랜드(ball land)
23, 35: 회로 선(circuit track)
23a: (회로 선의) 노출부(exposed part)
24: 솔더 마스크(solder mask)
24a: (솔더 마스크의) 개방부(window)
32, 33, 34: (볼 랜드의) 하부층(lower layer), 중간층(intermediate layer), 상부층(upper layer)
32a: (하부층의) 윗면 가장자리 영역(peripheral region of top face)
33a: (중간층의) 옆면(side face)
34a, 34b, 34c: (상부층의) 윗면(top face), 옆면(side face), 밑면(bottom face)
36, 37: (솔더 마스크의) 하부막(lower portion), 상부막(upper portion)
36a: (하부막의) 윗면(top face)
37a: (상부막의) 개방부(window)
본 발명은 반도체 패키지용 배선 기판에 관한 것으로서, 보다 구체적으로는 배선 기판의 볼 랜드 구조에 관한 것이다.
집적회로 칩의 집적도가 증가하면서 동일 크기의 칩에 더 많은 회로 배치가 가능해짐에 따라 집적회로 칩은 더 많은 입출력 신호를 주고받게 되었다. 이에 따라, 반도체 패키지 역시 제한된 면적 내에 더 많은 입출력 핀을 배치해야 할 필요가 있다. 이러한 요구를 충족시키기 위한 방편 중의 하나로 볼 그리드 어레이(ball grid array; BGA) 패키지가 개발되었다.
입출력 핀들이 칩 주변 쪽에 1차원적으로 배열되던 기존의 리드 프레임(lead frame) 패키지와 달리, 볼 그리드 어레이 패키지는 입출력 핀으로 사용되는 솔더 볼(solder ball)들을 칩 표면 쪽에 2차원적으로 배열하기 때문에 훨씬 효율적인 핀 배치가 가능해진다. 솔더 볼들을 2차원적으로 배열하기 위하여 볼 그리드 어레이 패키지는 일반적으로 인쇄 회로 기판(printed circuit board; PCB)과 같은 배선 기판을 필요로 한다.
도 1은 배선 기판(11)을 사용하는 일반적인 반도체 패키지(10)를 예시한 단면도이다. 도 1에 도시된 반도체 패키지(10)는 볼 그리드 어레이 패키지의 가장 기본적인 구조이다.
도 1을 참조하면, 배선 기판(11)의 상부면(11a)에는 집적회로 칩(12)이 부착된다. 집적회로 칩(12)은 본딩 와이어(13)를 통하여 배선 기판(11)의 상부면(11a)에 형성된 회로 선(도시되지 않음)과 전기적으로 연결된다. 또한, 배선 기판(11)의 상부면(11a)에는 몰딩 수지(14)가 형성되며, 집적회로 칩(12)과 본딩 와이어(13)는 몰딩 수지(14) 내부에 밀봉되어 외부 환경으로부터 보호된다.
배선 기판(11)의 하부면(11b)에는 다수의 솔더 볼(15)들이 형성된다. 솔더 볼(15)들은 격자 모양과 같이 규칙적인 형태로 배선 기판(11)의 하부면(11b) 전체에 걸쳐 골고루 배치된다. 솔더 볼(15)은 배선 기판(11)의 내부에 형성된 비아(도시되지 않음, via)를 통하여 배선 기판(11) 상부면(11a)의 회로 선과 전기적으로 연결된다.
배선 기판(11)의 하부면(11b)에서 솔더 볼(15)이 형성되는 영역을 볼 랜드(ball land)라 한다. 종래 기술에 있어서 볼 랜드 구조는 크게 두 가지로 구분된다. 하나는 SMD(solder mask defined) 구조이고, 다른 하나는 NSMD(non-solder mask defined) 구조이다.
도 2는 종래 기술에 따른 SMD 볼 랜드 구조(20a)를 나타내는 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ 선을 따라 절단한 단면도이다.
도 2와 도 3을 참조하면, 배선 기판을 구성하는 기판 중심층(21)의 표면에 볼 랜드(22)와 회로 선(23)이 형성된다. 그리고 기판 중심층(21)의 나머지 표면과 회로 선(23)은 솔더 마스크(24)로 덮인다. 솔더 마스크(24)에는 개방부(24a)가 형성되며, 볼 랜드(22)의 대부분 영역은 솔더 마스크(24)의 개방부(24a)를 통하여 외 부로 노출된다. 즉, 종래의 SMD 볼 랜드 구조(20a)는 볼 랜드(22)의 가장자리 영역만 솔더 마스크(24)에 의하여 덮이는 것이 특징이다.
도 4는 종래 기술에 따른 NSMD 볼 랜드 구조(20b)를 나타내는 평면도이고, 도 5는 도 4의 Ⅴ-Ⅴ 선을 따라 절단한 단면도이다.
도 4와 도 5를 참조하면, 배선 기판을 구성하는 기판 중심층(21)의 표면에 볼 랜드(22)와 회로 선(23)이 형성된다. 그리고 기판 중심층(21)의 나머지 대부분의 표면과 회로 선(23)의 대부분은 솔더 마스크(24)로 덮인다. 솔더 마스크(24)에는 개방부(24a)가 형성되며, 볼 랜드(22)는 전부 솔더 마스크(24)의 개방부(24a)를 통하여 외부로 노출된다. 또한, 볼 랜드(22)에 연결된 회로 선(23)의 일부(23a)와 볼 랜드(22)에 인접한 기판 중심층(21)의 표면 일부(21a)도 솔더 마스크(24)의 개방부(24a)를 통하여 외부로 노출된다. 즉, 종래의 NSMD 볼 랜드 구조(20b)는 볼 랜드(22)가 전혀 솔더 마스크(24)에 의하여 덮이지 않는 것이 특징이다.
이상 설명한 SMD 볼 랜드 구조(20a)와 NSMD 볼 랜드 구조(20b)는 각각 장단점을 가지고 있다.
SMD 볼 랜드 구조(20a)는 솔더 마스크(24)가 볼 랜드(22)의 가장자리 영역을 덮고 있기 때문에 외부에서 가해지는 스트레스에 상대적으로 강한 장점이 있다. 반면에, SMD 볼 랜드 구조(20a)는 볼 랜드(22)에 솔더 볼(도 1의 15)이 형성될 때 볼 넥(ball neck) 형상을 만들기 때문에 볼 접합 신뢰성(ball joint reliability)이 떨어지는 단점이 있다.
이에 비하여, NSMD 볼 랜드 구조(20b)는 볼 랜드(22)가 완전히 노출되므로 볼 넥 형상이 없고 내부에서 가해지는 스트레스에 상대적으로 강한 장점이 있다. 반면에, NSMD 볼 랜드 구조(20b)는 회로 선 노출부(23a)에 크랙(crack)이 발생할 수 있고, 회로 선 노출부(23a)에서는 부분적으로 SMD 구조가 되므로 스트레스 방향이 회로 선(23) 방향과 일치하게 되면 볼 접합 신뢰성도 문제가 될 수 있다. 게다가, 볼 랜드(22)의 완전 노출로 인하여 볼 랜드(22)와 기판 중심층(21) 사이의 접착력이 약화되므로 박리(delamination) 현상에 취약한 단점이 있다.
따라서, 본 발명은 종래의 SMD 볼 랜드 구조와 NSMD 볼 랜드 구조의 장점들을 유지하면서 단점들을 해소할 수 있는 배선 기판의 볼 랜드 구조를 제공하기 위한 것이다.
구체적으로, 본 발명의 목적은 볼 접합 신뢰성을 향상시킴과 동시에 회로 선의 크랙과 볼 랜드의 박리 불량을 방지할 수 있는 배선 기판의 볼 랜드 구조를 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 다음의 구성을 가지는 배선 기판을 제공한다.
본 발명에 따른 배선 기판은 기판 중심층과, 상기 기판 중심층의 표면 일부에 형성되는 볼 랜드와, 상기 볼 랜드가 형성된 표면을 제외하고 상기 기판 중심층의 나머지 표면을 덮는 솔더 마스크를 포함하며, 상기 볼 랜드는 상기 기판 중심층의 표면에 위치하는 하부층과, 상기 하부층의 위쪽에 위치하는 상부층을 포함하고, 상기 하부층의 윗면 가장자리 영역은 상기 상부층의 외부로 노출되며, 상기 솔더 마스크는 상기 기판 중심층의 표면을 덮는 하부막과, 상기 하부막을 덮는 상부막을 포함하고, 상기 하부막은 상기 볼 랜드 하부층의 윗면 가장자리 영역을 덮으며, 상기 상부막은 상기 볼 랜드 상부층의 윗면을 노출시키는 것을 특징으로 한다.
본 발명에 따른 배선 기판에 있어서, 상기 솔더 마스크 하부막은 상기 볼 랜드 상부층의 옆면을 감싸는 것이 바람직하다. 또한, 상기 볼 랜드 상부층의 윗면은 상기 솔더 마스크 하부막의 윗면보다 높은 것이 바람직하다.
본 발명에 따른 배선 기판에 있어서, 상기 솔더 마스크 상부막은 상기 볼 랜드 상부층을 노출시키는 개방부를 포함할 수 있으며, 상기 개방부의 옆면은 상기 볼 랜드 상부층의 옆면과 떨어져 있는 것이 바람직하다.
본 발명에 따른 배선 기판에 있어서, 상기 볼 랜드 상부층은 원형으로 형성될 수 있다. 이 경우, 상기 솔더 마스크 상부막은 원형으로 형성되고 상기 볼 랜드 상부층을 노출시키는 개방부를 포함할 수 있으며, 상기 개방부의 직경은 상기 볼 랜드 상부층의 직경보다 큰 것이 바람직하다.
본 발명에 따른 배선 기판에 있어서, 상기 볼 랜드 하부층은 상기 솔더 마스크 하부막에 덮여 있는 적어도 하나 이상의 회로 선과 연결될 수 있다.
또한, 본 발명은 다음의 구성을 가지는 배선 기판을 제공한다.
본 발명에 따른 배선 기판은 기판 중심층과, 상기 기판 중심층의 표면 일부에 형성되는 볼 랜드와, 상기 볼 랜드가 형성된 표면을 제외하고 상기 기판 중심층의 나머지 표면을 덮는 솔더 마스크를 포함하며, 상기 볼 랜드는 상기 기판 중심층 의 표면에 위치하는 하부층과, 상기 하부층의 위쪽에 위치하는 중간층과, 상기 중간층의 위쪽에 위치하는 상부층을 포함하고, 상기 하부층의 윗면 가장자리 영역은 상기 중간층과 상기 상부층의 외부로 노출되며, 상기 솔더 마스크는 상기 기판 중심층의 표면을 덮는 하부막과, 상기 하부막을 덮는 상부막을 포함하고, 상기 하부막은 상기 볼 랜드 하부층의 윗면 가장자리 영역을 덮음과 동시에 상기 볼 랜드 중간층의 옆면을 감싸며, 상기 상부막은 상기 볼 랜드 상부층의 윗면과 옆면을 노출시키는 것을 특징으로 한다.
본 발명에 따른 배선 기판에 있어서, 상기 볼 랜드 상부층은 상기 볼 랜드 중간층보다 면적이 넓은 것이 바람직하다. 또한, 상기 볼 랜드 상부층의 밑면은 상기 솔더 마스크 하부막의 윗면과 같은 높이에 있는 것이 바람직하다.
본 발명에 따른 배선 기판에 있어서, 상기 솔더 마스크 상부막은 상기 볼 랜드 상부층을 노출시키는 개방부를 포함할 수 있으며, 상기 개방부의 옆면은 상기 볼 랜드 상부층의 옆면과 떨어져 있는 것이 바람직하다.
본 발명에 따른 배선 기판에 있어서, 상기 볼 랜드 상부층은 원형으로 형성될 수 있다. 이 경우, 상기 솔더 마스크 상부막은 원형으로 형성되고 상기 볼 랜드 상부층을 노출시키는 개방부를 포함할 수 있으며, 상기 개방부의 직경은 상기 볼 랜드 상부층의 직경보다 큰 것이 바람직하다.
본 발명에 따른 배선 기판에 있어서, 상기 볼 랜드 하부층은 상기 솔더 마스크 하부막에 덮여 있는 적어도 하나 이상의 회로 선과 연결될 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 6은 본 발명의 실시예에 따른 배선 기판의 볼 랜드 구조(30a)를 나타내는 평면도이다. 도 7은 도 6의 Ⅶ-Ⅶ 선을 따라 절단한 단면도이다. 도 6과 도 7은 한 개의 볼 랜드 구조(30a)만을 도시하고 있으나, 이러한 볼 랜드 구조가 배선 기판(도 1의 11)의 하부면(도 1의 11b) 전체 또는 일부에 걸쳐 다수 분포하고 있음은 물론이다. 이는 도 8과 도 9의 경우도 마찬가지이다.
도 6과 도 7을 참조하면, 배선 기판을 구성하는 기판 중심층(31)의 표면 일부에 볼 랜드(32, 34)와 회로 선(35)이 형성된다. 그리고 볼 랜드(32, 34)와 회로 선(35)이 형성된 표면을 제외한 기판 중심층(31)의 나머지 표면과 회로 선(35)은 솔더 마스크(36, 37)로 덮인다. 본 발명이 속하는 기술 분야에 잘 알려진 바와 같이, 볼 랜드(32, 34)와 회로 선(35)의 소재는 전도성 물질이고, 기판 중심층(31)과 솔더 마스크(36, 37)의 소재는 비전도성 물질이다.
볼 랜드는 하부층(32)과 상부층(34)으로 이루어진다. 볼 랜드 하부층(32)은 기판 중심층(31)의 표면에 위치하며, 볼 랜드 상부층(34)은 하부층(32) 위쪽에 위치한다. 볼 랜드의 하부층(32)과 상부층(34)은 각각 원형으로 형성되어 동심원을 이룬다. 하지만, 볼 랜드(32, 34)의 형태가 반드시 원형에 국한되는 것은 아니다. 볼 랜드 상부층(34)은 하부층(32)에 비하여 직경이 작다. 따라서, 볼 랜드 하부층(32)의 윗면 가장자리 영역(32a)이 볼 랜드 상부층(34)의 외부로 노출된다. 회로 선(35)은 적어도 하나 이상 형성되며, 볼 랜드 하부층(32)에 연결된다.
솔더 마스크는 하부막(36)과 상부막(37)으로 이루어진다. 솔더 마스크 하부막(36)은 기판 중심층(31)의 표면을 덮으며, 솔더 마스크 상부막(37)은 하부막(36)을 덮는다. 솔더 마스크 하부막(36)은 볼 랜드 하부층(32)보다 두께가 두꺼우며 볼 랜드 하부층(32)의 윗면 가장자리 영역(32a)을 덮는다. 따라서, 솔더 마스크 하부막(36)과 볼 랜드 하부층(32)은 완전한 SMD 구조를 이룬다.
한편, 솔더 마스크 하부막(36)은 볼 랜드 상부층(34)의 옆면(34b)을 감싼다. 볼 랜드 상부층(34)의 윗면(34a)은 솔더 마스크 하부막(36)의 윗면(36a)보다 높게 위치한다. 따라서, 볼 랜드 상부층(34)의 윗면(34a)은 솔더 마스크 하부막(36)으로 덮이지 않는다.
솔더 마스크 상부막(37)은 볼 랜드 상부층(34)을 노출시키는 개방부(37a)를 포함한다. 개방부(37a)는 볼 랜드(32, 34)와 마찬가지로 원형으로 형성되어 동심원을 이룬다. 개방부(37a)의 직경은 볼 랜드 상부층(34)의 직경보다 크며, 개방부 (37a)의 옆면은 볼 랜드 상부층(34)의 옆면(34b)과 떨어져 있다. 따라서, 솔더 마스크 상부막(37)과 볼 랜드 상부층(34)은 완전한 NSMD 구조를 이룬다.
도 8은 본 발명의 다른 실시예에 따른 배선 기판의 볼 랜드 구조(30b)를 나타내는 평면도이다. 도 9는 도 8의 Ⅸ-Ⅸ 선을 따라 절단한 단면도이다.
도 8과 도 9를 참조하면, 배선 기판을 구성하는 기판 중심층(31)의 표면 일부에 볼 랜드(32, 33, 34)와 회로 선(35)이 형성된다. 그리고 볼 랜드(32, 33, 34)와 회로 선(35)이 형성된 표면을 제외한 기판 중심층(31)의 나머지 표면과 회로 선(35)은 솔더 마스크(36, 37)로 덮인다. 볼 랜드(32, 33, 34)와 회로 선(35)의 소재는 전도성 물질이고, 기판 중심층(31)과 솔더 마스크(36, 37)의 소재는 비전도성 물질이다.
본 실시예의 볼 랜드는 하부층(32)과 중간층(33)과 상부층(34)으로 이루어진다. 하부층(32)은 기판 중심층(31)의 표면에 위치하며, 중간층(33)은 하부층(32) 위쪽에, 상부층(34)은 중간층(33) 위쪽에 각각 위치한다. 볼 랜드의 하부층(32), 중간층(33), 상부층(34)은 각각 원형으로 형성되어 동심원을 이루지만, 그 형태가 반드시 이에 국한되는 것은 아니다. 볼 랜드 상부층(34)은 하부층(32)에 비하여 직경이 작고, 중간층(33)은 상부층(34)보다도 직경이 작다. 따라서, 볼 랜드 하부층(32)의 윗면 가장자리 영역(32a)이 볼 랜드 중간층(33)과 상부층(34)의 외부로 노출된다. 회로 선(35)은 적어도 하나 이상 형성되며, 볼 랜드 하부층(32)에 연결된다.
솔더 마스크는 하부막(36)과 상부막(37)으로 이루어진다. 솔더 마스크 하부 막(36)은 기판 중심층(31)의 표면을 덮으며, 솔더 마스크 상부막(37)은 하부막(36)을 덮는다. 솔더 마스크 하부막(36)은 볼 랜드 하부층(32)보다 두께가 두꺼우며 볼 랜드 하부층(32)의 윗면 가장자리 영역(32a)을 덮는다. 따라서, 솔더 마스크 하부막(36)과 볼 랜드 하부층(32)은 완전한 SMD 구조를 이룬다.
한편, 볼 랜드 중간층(33)의 위쪽에 위치하는 상부층(34)은 중간층(33)보다 면적이 넓고, 상부층(34)의 밑면(34c)은 솔더 마스크 하부막(36)의 윗면(36a)과 같은 높이에 위치한다. 따라서, 볼 랜드 상부층(34)의 윗면(34a)과 옆면(34b)은 솔더 마스크 하부막(36)으로 덮이지 않는다. 또한, 솔더 마스크 하부막(36)은 볼 랜드의 하부층(32)과 상부층(34) 사이를 채우면서 중간층(33)의 옆면(33a) 전체를 감싼다.
솔더 마스크 상부막(37)은 볼 랜드 상부층(34)의 윗면(34a)과 옆면(34b)을 모두 노출시키는 개방부(37a)를 포함한다. 개방부(37a)는 볼 랜드(32, 33, 34)와 마찬가지로 원형으로 형성되어 동심원을 이룬다. 개방부(37a)의 직경은 볼 랜드 상부층(34)의 직경보다 크며, 개방부(37a)의 옆면은 볼 랜드 상부층(34)의 옆면(34b)과 떨어져 있다. 따라서, 솔더 마스크 상부막(37)과 볼 랜드 상부층(34)은 완전한 NSMD 구조를 이룬다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 배선 기판의 볼 랜드 구조는 SMD 구조와 NSMD 구조가 복합된 형태이다. 즉, 솔더 마스크의 하부막과 볼 랜드의 하부층이 SMD 구조를 이루기 때문에, 본 발명의 볼 랜드 구조는 기판 중심층과 볼 랜드 사이의 박리 및 회로 선의 크랙을 효과적으로 방지할 수 있 다. 아울러, 볼 랜드의 하부층과 상부층 사이에 중간층이 형성되고 솔더 마스크의 하부막이 중간층의 옆면을 감싸는 구조는 볼 랜드에 대한 고정력을 더욱 강화시킬 수 있다.
또한, 솔더 마스크의 상부막과 볼 랜드의 상부층이 NSMD 구조를 이루기 때문에, 본 발명의 볼 랜드 구조는 볼 접합 신뢰성을 향상시킬 수 있다. 따라서, 본 발명의 볼 랜드 구조를 가지는 배선 기판은 볼 그리드 어레이 패키지와 같이 솔더 볼을 외부 접속 단자로 사용하는 반도체 패키지에 유용하게 적용할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (14)
- 기판 중심층과, 상기 기판 중심층의 표면 일부에 형성되는 볼 랜드와, 상기 볼 랜드가 형성된 표면을 제외하고 상기 기판 중심층의 나머지 표면을 덮는 솔더 마스크를 포함하는 배선 기판에 있어서,상기 볼 랜드는 상기 기판 중심층의 표면에 위치하는 하부층과, 상기 하부층의 위쪽에 위치하는 상부층을 포함하고, 상기 하부층의 윗면 가장자리 영역은 상기 상부층의 외부로 노출되며,상기 솔더 마스크는 상기 기판 중심층의 표면을 덮는 하부막과, 상기 하부막을 덮는 상부막을 포함하고, 상기 하부막은 상기 볼 랜드 하부층의 윗면 가장자리 영역을 덮으며,상기 상부막은 상기 볼 랜드 상부층을 노출시키는 개방부를 포함하고, 상기 볼 랜드 상부층의 윗면을 노출시키며, 상기 개방부의 옆면은 상기 볼 랜드 상부층의 옆면과 떨어져 있는 것을 특징으로 하는 배선 기판.
- 제1 항에 있어서,상기 솔더 마스크 하부막은 상기 볼 랜드 상부층의 옆면을 감싸는 것을 특징으로 하는 배선 기판.
- 제1 항에 있어서,상기 볼 랜드 상부층의 윗면은 상기 솔더 마스크 하부막의 윗면보다 높은 것을 특징으로 하는 배선 기판.
- 삭제
- 제1 항에 있어서,상기 볼 랜드 상부층은 원형으로 형성되는 것을 특징으로 하는 배선 기판.
- 제5 항에 있어서,상기 솔더 마스크 상부막은 원형으로 형성되고 상기 볼 랜드 상부층을 노출시키는 개방부를 포함하며, 상기 개방부의 직경은 상기 볼 랜드 상부층의 직경보다 큰 것을 특징으로 하는 배선 기판.
- 제1 항에 있어서,상기 볼 랜드 하부층은 상기 솔더 마스크 하부막에 덮여 있는 적어도 하나 이상의 회로 선과 연결되는 것을 특징으로 하는 배선 기판.
- 기판 중심층과, 상기 기판 중심층의 표면 일부에 형성되는 볼 랜드와, 상기 볼 랜드가 형성된 표면을 제외하고 상기 기판 중심층의 나머지 표면을 덮는 솔더 마스크를 포함하는 배선 기판에 있어서,상기 볼 랜드는 상기 기판 중심층의 표면에 위치하는 하부층과, 상기 하부층의 위쪽에 위치하는 중간층과, 상기 중간층의 위쪽에 위치하는 상부층을 포함하고, 상기 상부층은 상기 중간층보다 면적이 넓으며, 상기 하부층의 윗면 가장자리 영역은 상기 중간층과 상기 상부층의 외부로 노출되고,상기 솔더 마스크는 상기 기판 중심층의 표면을 덮는 하부막과, 상기 하부막을 덮는 상부막을 포함하며, 상기 하부막은 상기 볼 랜드 하부층의 윗면 가장자리 영역을 덮음과 동시에 상기 볼 랜드 중간층의 옆면을 감싸고, 상기 상부막은 상기 볼 랜드 상부층의 윗면과 옆면을 노출시키는 것을 특징으로 하는 배선 기판.
- 삭제
- 제8 항에 있어서,상기 볼 랜드 상부층의 밑면은 상기 솔더 마스크 하부막의 윗면과 같은 높이에 있는 것을 특징으로 하는 배선 기판.
- 제8 항에 있어서,상기 솔더 마스크 상부막은 상기 볼 랜드 상부층을 노출시키는 개방부를 포 함하며, 상기 개방부의 옆면은 상기 볼 랜드 상부층의 옆면과 떨어져 있는 것을 특징으로 하는 배선 기판.
- 제8 항에 있어서,상기 볼 랜드 상부층은 원형으로 형성되는 것을 특징으로 하는 배선 기판.
- 제12 항에 있어서,상기 솔더 마스크 상부막은 원형으로 형성되고 상기 볼 랜드 상부층을 노출시키는 개방부를 포함하며, 상기 개방부의 직경은 상기 볼 랜드 상부층의 직경보다 큰 것을 특징으로 하는 배선 기판.
- 제8 항에 있어서,상기 볼 랜드 하부층은 상기 솔더 마스크 하부막에 덮여 있는 적어도 하나 이상의 회로 선과 연결되는 것을 특징으로 하는 배선 기판.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040102367A KR100626617B1 (ko) | 2004-12-07 | 2004-12-07 | 반도체 패키지용 배선 기판의 볼 랜드 구조 |
US11/294,349 US20060220246A1 (en) | 2004-12-07 | 2005-12-06 | Bump land structure of circuit substrate for semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040102367A KR100626617B1 (ko) | 2004-12-07 | 2004-12-07 | 반도체 패키지용 배선 기판의 볼 랜드 구조 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060063248A KR20060063248A (ko) | 2006-06-12 |
KR100626617B1 true KR100626617B1 (ko) | 2006-09-25 |
Family
ID=37069363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040102367A KR100626617B1 (ko) | 2004-12-07 | 2004-12-07 | 반도체 패키지용 배선 기판의 볼 랜드 구조 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060220246A1 (ko) |
KR (1) | KR100626617B1 (ko) |
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---|---|
US20060220246A1 (en) | 2006-10-05 |
KR20060063248A (ko) | 2006-06-12 |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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