KR100808344B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

질화물 기반 Ⅲ-Ⅴ족 화합물 반도체 장치는 기판(1) 상에 연속적으로 적층된 버퍼층(2), 제1 질화물 반도체층(3) 및 제2 질화물 반도체층(4)을 포함하고, 제1 및 제2 질화물 반도체층은 a1＞a2 관계에 있는 각각의 격자 상수(a1 및 a2)를 갖고, 저항 소스 전극(5) 및 저항 드레인 전극(5)은 제2 질화물 반도체층 상에 형성되며, 압전 효과막(6)은 소스 및 드레인 전극 사이의 적어도 일부의 영역에 형성되고, 압전 효과막은 제1 및 제2 질화물층의 격자 상수들 간의 차(a1-a2)에 기인하여 제2 질화물 반도체층에 가해진 인장 응력의 절대 크기와 적어도 동일한 절대 크기의 압축 응력을 가한다.
질화물, 압축 응력, 인장 응력, 소스, 드레인, 반도체, 압전

Description

전계 효과 트랜지스터{FIELD-EFFECT TRANSISTOR}
도 1은 본 발명의 실시예에 따른 FET의 구조를 도시하는 개략적인 단면도.
도 2는 도 1의 FET의 전류-전압 특성(ID-VDS)을 도시하는 개략적인 그래프.
도 3은 본 발명의 다른 실시예에 따른 FET의 구조를 도시하는 개략적인 단면도.
도 4는 헤테로-구조를 포함하는 종래의 노멀리-온 FET의 ID-VDS 특성을 도시하는 개략적인 그래프.
도 5는 Si를 사용하여 형성된 종래의 노멀리-오프 FET의 ID-VDS 특성을 도시하는 개략적인 그래프.
도 6은 본 발명에 따라 헤테로-구조를 포함하는 FET의 효과를 설명하는 개략적인 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 FET의 구조를 도시하는 개략적인 단면도이다.
도 8은 종래 기술에 따라, AlGaInN에서 In과 Al의 구성비에 의존하는 밴드 갭 및 격자 상수를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: 버퍼층
3: 제1 질화물
4: 제2 질화물
5: 드레인 또는 소스 전극
6: 압전 효과막
7: 게이트 전극
본 정식 출원은, 2005년 4월 26일 및 2006년 2월 17일자로 각각 일본 특허청에 출원되고 그 내용 전체가 본 명세서에서 참조로 사용되는 일본 특허 출원 번호 제2005-128241호 및 제2006-041138호를 기초로 하고 있다.
본 발명은 질화물 기반 Ⅲ-Ⅴ족 화합물 반도체로 구성된 전계 효과 트랜지스터(FET)에 관한 것으로, 보다 상세하게는 노멀리-오프(normally-off) 전계 효과 트랜지스터에 관한 것이다.
질화물 기반 Ⅲ-Ⅴ족 화합물 반도체를 채용하는 종래의 전계 효과 트랜지스터는 기판 상에 서로 적층된 GaN 층 및 AlGaN 층을 포함한다(미국 특허 번호 제5,192,987호 참조). AlGaN 층은 GaN 층에 비하여 더 작은 격자 상수를 갖는다.
질화물 기반 Ⅲ-Ⅴ족 화합물 반도체를 채용하는 전계 효과 트랜지스터는, 예 를 들면, AlGaN/GaN의 헤테로-구조를 포함한다. 이 헤테로-구조를 형성할 때, 예를 들면, 20 nm의 두께를 갖는 얇은 AlGaN층이, 예를 들면, 1 ㎛의 두께를 갖는 상대적으로 두꺼운 GaN 층 상에 에피택셜적으로 성장된다. GaN 층의 격자 상수(aGaN)와 비교하여 더 작은 격자 상수(aAlGaN)를 갖는 AlGaN층(aGaN＞aAlGaN)은 GaN 층으로부터 인장 응력을 받는다. 상대적으로 작은 밴드 갭을 갖는 GaN 층의 측상에서의 AlGaN/GaN 계면에 형성된 계면 로컬 에너지 레벨은, 우르짜이트(wurtzite) 구조를 갖는 질화물 반도체에 특정한 자발 분극으로부터 유래하는 전하(charge) 및 인장 응력에 의해 유도되는 압전 전하를 한정하여 자동적으로 이차원 전자 가스를 생성한다.
즉, 헤테로-구조를 포함하는 전계 효과 트랜지스터에서 게이트 전압이 제로이더라도, 전자가 존재하는 영역(채널 영역)이 생성되어 그 채널 영역을 통해 전자가 흐를 수 있다. 따라서, 그러한 트랜지스터를 노멀리-온 트랜지스터로 칭한다.
도 4는 그러한 노멀리-온 FET에서의 예시적인 정특성을 개략적으로 도시한다. 이 그래프에서, 수평축은 소스 대 드레인 전압(VDS)을 나타내고, 수직축은 드레인 전류(ID)를 나타낸다. 도 4에서 알 수 있는 바와 같이, 게이트 전압이 제로이더라도, 소스와 드레인 간 전압(VDS) 인가시에는 드레인 전류(ID)가 흐른다.
일반적인 회로에의 적용을 고려하면, 노멀리-오프 JFET에는, 게이트 전압(Vg)이 제로일 때, 전류(ID)가 흐르지 않는 것이 보다 바람직하다. 그 이유는, 회 로에 일부 트러블이 발생하더라도, 전압(Vg)이 게이트에 인가되지 않는다면 노멀리-오프 FET의 소스 및 드레인 간에 과전류가 흐르지 않고, 따라서 FET를 포함하는 반도체 장치가 파괴될 확률이 더 적기 때문이다. 한편, 노멀리-온 FET에서 몇몇 이유로 인해 게이트 전압(Vg)이 제로로 감소하면, 소스와 드레인 간에 과전류가 흐를 수 있어 트랜지스터 자체가 파괴될 가능성이 있다.
Si를 채용하는 MOS(metal-oxide-semiconductor) FET는 노멀리-오프 FET로서 형성될 수 있다. Si를 채용하는 MOSFET에서 게이트 전압(Vg)이 제로일 때, 도 4와 유사한 도 5의 그래프에서 알 수 있는 바와 같이, 소스와 드레인 간에 전압(VDS)의 인가와 관계없이 드레인 전류(ID)는 흐르지 않는다.
Si를 채용하는 n형 MOSFET에서, n형 소스 영역 및 n형 드레인 영역은 p형 기판 상에 작은 간격을 두고 형성된다. 유사한 구조가 GaN 기판을 사용해서도 이론적으로 형성가능하다. 그러나, GaN의 경우에, 고품질의 p형 층을 형성하는 것이 용이하지 않고 Si의 경우와는 달리 이온 주입 또는 확산에 의해 p형 층 내에 n형 영역을 형성하는 것이 매우 어렵다. 따라서, 헤테로-구조가 없는 MOSFET(예를 들면, GaN-MOSFET)은 아직 실용화되지 못했다. AlGaN/GaN 헤테로-구조를 포함하는 MOSFET(즉, MOS-HFET)이 존재하지만, 이것은 노멀리-온 FET가 아니다.
노멀리-오프 FET가 GaN으로 형성되는 경우, Si에 비해 GaN에서 보다 높은 전자 이동도를 갖기 때문에 짧은 스위칭 시간을 기대할 수 있고, 트랜지스터의 전력 손실이 1/5 내지 1/10으로 현저히 향상되어 전자 장치의 다운사이징 및 에너지 절 약이 가능하다.
그러나, 전술한 바와 같이, 헤테로-구조를 포함하는 노멀리-오프 전계 효과 트랜지스터를 마련하는 것이 어렵다.
따라서, 본 발명의 목적은 헤테로-구조를 포함하는 노멀리-오프 전계 효과 트랜지스터를 제공하는 것이다.
본 발명자는 깊이 연구하여 헤테로-구조를 포함하는 노멀리-오프 전계 효과 트랜지스터를 구현할 수 있는 방법을 발견하였다.
본 발명의 일 양태에 따른 전계 효과 트랜지스터는, 격자 상수(a1) 및 밴드 갭(Eg1)을 갖는 제1 질화물 반도체층; 제1 질화물 반도체층 상에 적층되고, 격자 상수(a2) 및 밴드 갭(Eg2)을 갖는 제2 질화물 반도체층; 제2 질화물 반도체층 상에 형성된 소스 전극 및 드레인 전극; 소스 전극과 드레인 전극 사이의 적어도 일부의 영역에 형성되고 제2 질화물 반도체층 상에 형성되는 압전 효과막; 및 압전 효과막의 적어도 일부 영역 상에 형성된 게이트 전극을 포함하고, 상기 격자 상수(a1 및 a2)는 a1＞a2 관계에 있고, 상기 밴드 갭(Eg1 및 Eg2)은 Eg1＜Eg2 관계에 있으며, 상기 압전 효과막은 게이트 전압이 인가되지 않는 경우에는 소스 전극과 드레인 전극 간에 전류가 흐르지 않도록 상기 제2 질화물 반도체층 상에 압축 응력을 가하고, 게이트 전압이 인가되는 경우에는 상기 소스 전극과 상기 드레인 전극 간에 전류가 흐르도록 압축 응력을 소거한다.
본 발명의 다른 양태에 따른 전계 효과 트랜지스터는 격자 상수(a1) 및 밴드 갭(Eg1)을 갖는 제1 질화물 반도체층; 제1 질화물 반도체층 상에 적층되고, 격자 상수(a2) 및 밴드 갭(Eg2)을 갖는 제2 질화물 반도체층; 제2 질화물 반도체층 상에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부의 영역에 형성되고 제2 질화물 반도체층 상에 형성된 압전 효과막; 및 압전 효과막의 적어도 일부 영역 상에 형성된 게이트 전극을 포함하고, 상기 격자 상수(a1 및 a2)는 a1＜a2 관계에 있고, 상기 밴드 갭(Eg1 및 Eg2)은 Eg1＞Eg2 관계에 있으며, 상기 압전 효과막은 게이트 전압이 인가되지 않는 경우에는 소스 전극과 드레인 전극 간에 전류가 흐르지 않도록 상기 제2 질화물 반도체층 상에 인장 응력을 가하고, 게이트 전압이 인가되는 경우에는 상기 소스 전극과 상기 드레인 전극 간에 전류가 흐르도록 인장 응력을 소거한다.
본 발명의 또 다른 양태에 따른 전계 효과 트랜지스터는 기판 상에 연속적으로 적층된 버퍼층, 제1 질화물 반도체층 및 제2 질화물 반도체층을 포함하고, 상기 제1 및 상기 제2 질화물 반도체층은 a1＞a2 관계에 있는 각각의 격자 상수(a1 및 a2)를 갖고, 저항 소스 전극 및 저항 드레인 전극은 상기 제2 질화물 반도체층 상에 형성되지만, 압전 효과막은 상기 소스 및 상기 드레인 전극 사이의 적어도 일부의 영역에 형성되며, 상기 압전 효과막은 상기 제1 및 제2 질화물 층의 상기 격자 상 수들 간의 차(a1-a2)에 기인하여 상기 제2 질화물 반도체층에 가해지는 인장 응력의 절대 크기와 적어도 동일한 절대 크기의 압축 응력을 가한다.
본 발명의 전술한 목적, 특징, 양상 및 이점 및 다른 목적, 특징, 양상 및 이점은 첨부 도면과 결합하여 후술하는 본 발명의 상세한 설명으로부터 보다 자명해질 것이다.
도 6의 단면도에는 본 발명에 따른 예시적 전계 효과 트랜지스터의 기능 및 효과가 도시되어 있다. 이 도면에서, 각각 채널층(102) 및 장벽층(103)으로서 역할을 하는 제1 및 제2 질화물 반도체층이 기판(101) 상에 적층되어 있다. 장벽층(103) 상에 저항 소스 및 드레인 전극(107)이 형성되고, 압전 효과막(105)이 그 사이의 일부 또는 전체 영역에 형성되어 있다. 게이트 전극(106)은 압전 효과막(105) 상에 형성된다.
본 발명에 따른 예시적 전계 효과 트랜지스터에서, 제1 및 제2 반도체층(102 및 103)은 각각의 격자 상수(a1 및 a2)를 가지며, 이 격자 상수들은 종래의 FET에서 aGaN＞aAlGaN 관계에 대응하는 a1＞a2 관계를 갖는다. 도 6의 전계 효과 트랜지스터에서, 제1 및 제2 질화물 반도체층(102 및 103)은, 예를 들면, 전술한 a1＞a2 관계를 만족하며, 제1 질화물 반도체층(102) 측 상의 헤테로-계면 인근에 이차원 전자 가스를 자동으로 생성하는 각각의 밴드 갭(Eg1 및 Eg2)를 가지며, 이 밴드 갭은 Eg1＜ Eg2 관계를 만족한다. 즉, 도 6의 헤테로-구조는 종래의 노멀리-온 FET의 구조와 기본적으로 동일하다.
그러나, 도 6의 예시적 전계 효과 트랜지스터에서는, 압전 효과막(105)이 적어도 소스 및 드레인 전극(107) 사이의 부분 영역에 형성된다. 이 압전 효과막(105)은 장벽층(103)에 압축 응력을 가하여 채널층(102)으로부터 헤테로 장벽층(103)으로 가해지는 인장 응력을 소거한다. 이러한 이유로, 소스 및 드레인 전극(107) 사이의 영역 바로 아래에 이차원 전자 가스가 존재하지 않게 되지만, 이차원 전자 가스(104)는 소스 및 드레인 전극(107) 바로 아래에 유지되어, 노멀리-오프 FET를 얻는 것이 가능해진다.
제2 질화물 반도체층(103)에 영향을 미치는 압축 응력을 소거하기 위해 압전 효과막(105)에 전압을 인가하면, 전자는 소스 및 드레인 전극(107) 바로 아래에 위치된 헤테로-계면으로 유도된다. 즉, 이차원 전자 가스(104)는 소스 및 드레인 전극(107) 바로 아래에 위치된 헤테로-계면에 형성되어 FET가 동작가능하게 된다.
본 발명에 따른 이러한 FET에서, 소스 및 드레인 전극(107) 바로 아래에 생성된 이차원 전자 가스(104)의 밀도가 매우 증가되어 소스 및 드레인 전극(107) 사이에 매우 작은 접촉 저항을 실현할 수 있다. 또한, 본 발명에 따른 FET는 노멀리-오프 상태를 유지할 수 있고, 또한 큰 전위의 이차원 전자 가스 밀도를 갖기 때문에 온 상태에서 대규모의 전류를 이송할 수 있다.
압전 효과를 갖는 막으로서는 페로프스카이트(perovskite) 구조를 갖는 산화 물을 이용하는 것이 바람직하다. 몇몇 종류의 물질이 압전 효과를 갖지만, 페로프스카이트 구조를 갖는 산화물이 큰 압전 효과를 보이고 있고, 따라서 채널을 효율적으로 제어할 수 있다. 보다 상세하게는, BaTiO3, (Pb,La)(Zr,Ti)O3, SrBi2Ta2O9, Bi4Ti3O9, LiNbO3, Sr2Nb2O7 등을 페로프스카이트 구조를 갖는 산화물로서 사용할 수 있다. 이들 산화물은 FeRAM(ferroelectric random-access memory)에 적용가능함에 따라 큰 압전 효과를 갖고 인가된 전압을 크리스탈 전위로 효과적으로 변경할 수 있다.
형석(fluorite) 구조를 갖는 플루오르화물 또한 압전 효과를 갖는 막으로 바람직하게 사용될 수 있다. 즉, 페로프스카이트 구조를 갖는 산화물 이외에 압전 효과를 나타내는 물질들이 존재하며, 예를 들면, BaMgF4 및 BaMnF4를 사용하는 것 또한 가능하다.
압전 효과를 갖는 막을 형성하는 방법으로서 스퍼터링 방법을 사용하는 것이 바람직할 수 있다. 스퍼터링 방법을 사용하게 되면, 증착될 막의 내부 응력의 레벨(즉, 인장 응력 레벨 또는 압축 응력 레벨) 및/또는 방향이 증착 조건에 따라 변경될 수 있다. 보다 상세하게는, 스퍼터링의 분위기 가스 압력이 높은 경우에는 하지층에 의해 제한되는 압전 효과막의 내부 응력이 압축성이 되고(막 자체가 팽창하는 경향이 있음), 반면 스퍼터링의 분위기 가스 압력이 낮은 경우에는 내부 압력이 인장된다(막 자체가 수축되는 경향이 있음).
도 6을 참조하면, 예를 들면, 제1 질화물 반도체층(102)으로부터 제2 질화물 반도체층(103)으로 인가되는 인장 응력(제2 질화물 반도체층(103)을 팽창시키는 응력)은 약 1Pa보다 작은 분위기 가스 압력에서 스퍼터링하여 압전 막(105)을 형성함으로써 소거될 수 있다. 즉, 압전 효과막(105; 이 막은 수축하는 경향이 있음)의 내부 응력으로서 포함되는 인장 응력은 제2 질화물 반도체층(103)에 (압축시키는 것으로 동작하는) 압축 응력으로서 영향을 미치게 되어, 제1 질화물 반도체층(102)로부터 제2 질화물 반도체층(103)으로 가해지는 인장 응력을 소거할 수 있게 된다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 헤테로-접합 FET를 도시하는 개략적인 단면도이다. 이 FET를 마련하기 위해, 1200℃의 기판온도에서 SiC 기판(1)의 Si 원자면 상에 MOCVD(metal organic chemical vapor deposition)를 사용하여 20 nm 두께의 AlN 버퍼층(2)을 성장시킨다. 그러면, 기판 온도 1100℃에서 AlN 버퍼층(2) 상에 격자 상수
Figure 112006028919010-pat00001
=3.189Å 및 밴드 갭 Eg=3.42 eV를 갖는 GaN 채널층(3)이 3 ㎛의 두께까지 성장한다. 다음에, 기판 온도 1100℃에서 GaN 채널층(3) 상에 격자 상수
Figure 112006028919010-pat00002
=3.166Å 및 밴드 갭 Eg=4.02 eV를 갖는 Al0 .3Ga0 .7N 장벽층(4)이 20 nm의 두께까지 성장한다.
그 후, 소스 및 드레인 전극(5a)을 형성하기 위해, 포토리소그래피를 사용하여 레지스트막을 패터닝하고; Hf(10nm 두께)/Al(100nm 두께)/Hf(40nm 두께)/Au(240nm 두께)층을 이 순서로 적층한 다층 금속막을 증착하고; 리프트-오프(lifting-off)를 실행한 다음; 825℃에서 30초 동안 열처리를 행한다. 또한, 압전 효과막으로서 역할을 하는 BaTiO3막(6)은 상온에서 스퍼터링하여 Al0 .3Ga0 .7N 장벽층(4) 상의 소스 및 드레인 전극(5) 이외의 영역에 500nm 두께로 증착된다. 상기 스퍼터링을 위해, Ar 및 O2의 혼합물 플라즈마에서 BaTiO3 타겟으로 반응성 스퍼터링을 사용하는 것이 가능하다. 스퍼터링 압력은 BaTiO3막(6)에 내부 인장 응력을 얻기 위해, 예를 들면, 0.5 Pa로 설정될 수 있다. 그러면, Au 게이트 전극(7)이 BaTiO3막(6) 위에 형성된다.
도 2는 전술한 방식으로 마련된 FET의 전류-전압 특성을 도시하는 개략적인 그래프이다. 이 그래프에서, 수평측은 소스 대 드레인 전압(VDS)을 나타내고, 수직축은 드레인 전류(ID)를 나타낸다. 실시예 1에 따른 헤테로-접합 FET에서, 도 2에 도시된 바와 같이, 게이트 전압(Vg)이 제로일 때 드레인 전류(ID)는 흐르지 않고, 이것은 노멀리-오프 FET가 얻어졌다는 것을 의미한다.
(실시예 2)
도 3은 본 발명의 제2 실시예에 따른 헤테로-구조를 포함하는 FET의 구조를 도시하는 개략적인 단면도이다. 이 FET에서, Si 기판(11)에 AlN/GaN 다층 막을 버퍼층(12)으로서 증착하고, 격자 상수
Figure 112006028919010-pat00003
=3.189Å 및 밴드 갭 Eg=3.42 eV를 갖는 1㎛ 두께의 GaN층을 기판 온도 1000℃에서 채널층(13)으로서 성장시키며, 격자 상수
Figure 112006028919010-pat00004
=3.174Å 및 밴드 갭 Eg=3.80 eV를 갖는 30nm 두께의 Al0 .2Ga0 .8N층 기판 온도 1100℃에서 장벽층(14)으로서 성장시킨다. Si 기판(11)에 AlN층 또는 GaN층이 성장할 때, Al 원자면 또는 Ga 원자면이 상부 표면(전극 형성측)에 나타나게 된다.
압전 효과막(15)으로서 동작하는 산화막 또는 플루오르화막이 실시예1의 경우와 유사하게 실시예 2에서도 스퍼터링에 의해 증착될 수 있다. 산화막을 증착하기 위해서는 Ar 및 O2(Ar:O2 = 1:1)를 사용하고 플루오르화막을 증착하기 위해서는 Ar만을 사용함으로써 스퍼터링을 수행할 수 있다. 스퍼터링 압력은, 예를 들면, 0.5 Pa의 일정한 값으로 설정될 수 있다. 산화막 또는 플루오르화막의 두께는, 예를 들면, 1㎛로 설정될 수 있다.
산화막 또는 플루오르화막(15)의 내부 응력 레벨이 스퍼터링 압력에 따라 변하기 때문에, 상기 막(15)의 두께를 적절히 변경하는 것 또한 가능하다. 즉, 압전 효과막(15)의 두께는 전술한 값으로 한정되는 것은 아니다.
(실시예 3)
도 7은 본 발명의 제3 실시예에 따른 헤테로-구조를 포함하는 FET의 구조를 도시하는 개략적인 단면도이다. 전술한 제1 실시예 및 제2 실시예 각각에서는 상부 표면(전극 형성측) 상에 Ga 원자면이 나타나도록 GaN층 및 AlGaN 장벽층을 적층하였지만, 대안으로, 제3 실시예에서는 상부 표면(전극 형성측) 상에 GaN층(13) 및 AlGaN층(14) 각각의 N 원자면이 나타나도록 GaN층(13) 및 AlGaN층(14)을 적층할 수 있다.
이 경우에, AlN의 버퍼층(12), AlGaN의 제1 반도체층(14) 및 GaN의 제2 반도체층(13)이, 도 7에 도시된 바와 같이, SiC 기판(11)의 C 원자면 상에 이 순서로 적층된다. 이 때, AlGaN층(14) 및 GaN층(13)은 a1＜a2 관계(즉, AlGaN의 격자 상수(a1)는 Al의 구성비가 증가함에 따라 GaN의 격자 상수(a2) 아래로 감소됨)에 있는 격자 상수(a1 및 a2)를 각각 갖고, 따라서, GaN의 제2 반도체층(13)은 제1 실시예 및 제2 실시예의 경우와는 대조적으로 내부 압축 응력을 포함한다. 따라서, 이 경우에, 내부 압축 응력을 갖는 압전 효과막(16)은, 예를 들면, 2 Pa의 가스 압력 하에서 스퍼터링함으로써 증착될 수 있다. 전술한 바와 같이, 층(13 및 14)이 적층되어 층 각각의 N 원자면이 상부 표면에 나타나기 때문에, 분극 방향이 실시예1 및 실시예2의 분극 방향과 동일하게 되고, 따라서 AlGaN층(14)과 GaN층(13) 사이의 계면에 이차원 전자 가스가 생성된다.
즉, 내부 압축 응력을 GaN 층(13)에서 사라지도록 동작하는 내부 압축 응력을 갖는 압전 효과막(16)을 제공함으로써 게이트 전압의 인가가 없는 상태에서 이차원 전자 가스의 생성이 억압될 수 있고, 이에 의해 노멀리-오프 FET가 얻어질 수 있다. 부수적으로, 압전 효과막(16)이 존재하지 않는 경우에, AlGaN의 밴드 갭 보다 작은 GaN의 밴드 갭에 기인하여 게이트 전압에 관한 FET의 내전압(withstanding voltage)이 감소된다. 그러나, 도 7에 도시된 바와 같이 절연 압전 효과막(16)이 GaN층(13)과 게이트 전극(7) 사이에 삽입되는 경우, 게이트 전압에 관하여 높은 내전압을 갖는 노멀리-오프 FET를 얻는 것이 가능하다.
(다른 실시예)
전술한 실시예1 내지 실시예 3 각각의 AlGaN층 또는 GaN층 대신 적절히 선택 된 구성비를 갖는 AlXGa1 -x- yInyN(0≤x≤1, 0≤y≤1)층을 사용하여 노멀리-오프 FET를 얻는 것 또한 가능하다. 즉, Al, Ga 및 In의 구성비를 적절히 선택함으로써, 채널층 또는 장벽층에 적당한 밴드 갭 및 격자 상수를 갖는 AlXGa1 -x- yInyN층을 선택적으로 선택할 수 있다. 일반적으로, AlXGa1 -x- yInyN은 Al 구성비가 증가되면 밴드 갭이 증가하고 격자 상수는 감소하며, In 구성비가 증가하면 밴드 갭이 감소하고 격자 상수가 증가하는 경향이 있다.
이와 관련하여, (MATERIALS RESEARCH SOCIETY SYMPOSIUM PROCEEDING, Vol.595, GaN and Related Alloys-1999, W6.2.7에서 인용한) 도 8에 도시된 그래프에서, 수평축은 AlGaInN에서 In 구성비를 나타내고, 수직축은 AlGaInN에서 Al 구성비를 나타낸다. 이 그래프에서, 경사진 굵은 실선은 GaN의 격자 상수와 동일한 격자 상수를 얻기 위한 AlGaInN에서의 In 및 Al 구성비를 나타낸다. 즉, AlGaInN은 경사진 실선의 우측에 In 및 Al 구성비를 갖는 경우 GaN의 격자 상수보다 더 큰 격자 상수를 갖지만, 경사진 실선의 좌측에 In 및 Al 구성비를 갖는 경우에는 GaN의 격자 상수보다 더 작은 격자 상수를 갖는다. 더욱이, 이 그래프에서, 곡선형상의 파선은 AlGaInN에서의 In 및 Al 구성비에 따른 밴드 갭의 변동을 나타낸다.
예를 들면, 도 8에서 포인트 A의 구성비를 갖는다면, AlGaInN은 GaN의 밴드 갭(Gg = 3.42 eV)보다 더 작은 밴드 갭 및 GaN의 격자 상수(a = 3.189)보다 더 큰 격자 상수를 갖는다. 한편, 도 8에서 또 다른 포인트 B의 구성비를 갖는다면, AlGaInN은 GaN의 밴드 갭보다 더 큰 밴드 갭을 갖고 GaN의 격자 상수보다 더 작은 격자 상수를 갖는다. 따라서, 예를 들면, 포인트 A에서의 구성비를 갖는 AlGaInN층은 GaN층 대신 사용될 수 있고, 포인트 B에서의 구성비를 갖는 AlGaInN층은 AlGaN층 대신 사용될 수 있다.
본 발명에 따르면, 전술한 바와 같이, 압전 효과막을 사용함으로써 노멀리-오프 헤테로 구조의 전계 효과 트랜지스터를 제공할 수 있다.
본 발명이 상세히 설명되고 도시되었지만, 이것은 단지 본 발명의 설명 및 도시를 위한 것이지 한정하기 위한 것은 아니며, 본 발명의 사상 및 범위는 첨부된 청구 범위에 의해서만 한정된다는 것을 명백히 이해할 수 있을 것이다.

Claims (21)

  1. 전계 효과 트랜지스터로서,
    격자 상수(a1) 및 밴드 갭(Eg1)을 갖는 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 상에 적층되고, 격자 상수(a2) 및 밴드 갭(Eg2)을 갖는 제2 질화물 반도체층;
    상기 제2 질화물 반도체층 상에 형성된 소스 전극 및 드레인 전극;
    상기 제2 질화물 반도체층 상에서 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부의 영역에 형성되는 압전 효과막; 및
    상기 압전 효과막의 적어도 일부 영역 상에 형성된 게이트 전극을 포함하고,
    상기 격자 상수(a1 및 a2)는 a1＞a2 관계에 있고,
    상기 밴드 갭(Eg1 및 Eg2)은 Eg1＜Eg2 관계에 있으며,
    상기 압전 효과막은 게이트 전압이 인가되지 않는 경우에는 상기 소스 전극과 상기 드레인 전극 간에 전류가 흐르지 않도록 상기 제2 질화물 반도체층 상에 압축 응력을 가하고, 게이트 전압이 인가되는 경우에는 상기 소스 전극과 상기 드레인 전극 간에 전류가 흐르도록 압축 응력을 소거하는
    전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 압전 효과막은 페로프스카이트(perovskite) 구조를 갖는 산화물로 형성되는 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 페로프스카이트 구조를 갖는 산화물은 적어도 Ba 및 Ti를 포함하는 산화물, 적어도 Pb, La, Zr 및 Ti를 포함하는 산화물, 적어도 Sr, Bi 및 Ta를 포함하는 산화물, 적어도 Bi 및 Ti를 포함하는 산화물, 적어도 Li 및 Nb를 포함하는 산화물 및 적어도 Sr 및 Nb를 포함하는 산화물 중 하나의 산화물인 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 압전 효과막은 형석(fluorite) 구조를 갖는 플루오르화물로 형성되는 전계 효과 트랜지스터.
  5. 제4항에 있어서,
    상기 형석 구조를 갖는 플루오르화물은 적어도 Ba 및 Mg를 포함하는 플루오르화물이거나 적어도 Ba 및 Mn을 포함하는 플루오르화물인 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 압전 효과막은 스퍼터링에 의해 증착되는 전계 효과 트랜지스터.
  7. 제6항에 있어서,
    상기 압전 효과막은 1 Pa 미만의 분위기 가스 압력하에서 스퍼터링에 의해 증착되는 전계 효과 트랜지스터.
  8. 전계 효과 트랜지스터로서,
    격자 상수(a1) 및 밴드 갭(Eg1)을 갖는 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 상에 적층되고, 격자 상수(a2) 및 밴드 갭(Eg2)을 갖는 제2 질화물 반도체층;
    상기 제2 질화물 반도체층 상에 형성된 소스 전극 및 드레인 전극;
    상기 제2 질화물 반도체층 상에서 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부의 영역에 형성된 압전 효과막; 및
    상기 압전 효과막의 적어도 일부 영역 상에 형성된 게이트 전극을 포함하고,
    상기 격자 상수(a1 및 a2)는 a1＜a2 관계에 있고,
    상기 밴드 갭(Eg1 및 Eg2)은 Eg1＞Eg2 관계에 있으며,
    상기 압전 효과막은 게이트 전압이 인가되지 않는 경우에는 상기 소스 전극과 상기 드레인 전극 간에 전류가 흐르지 않도록 상기 제2 질화물 반도체층 상에 인장 응력을 가하고, 게이트 전압이 인가되는 경우에는 상기 소스 전극과 상기 드레인 전극 간에 전류가 흐르도록 인장 응력을 소거하는
    전계 효과 트랜지스터.
  9. 제8항에 있어서,
    상기 압전 효과막은 페로프스카이트 구조를 갖는 산화물로 형성되는 전계 효과 트랜지스터.
  10. 제9항에 있어서,
    상기 페로프스카이트 구조를 갖는 산화물은 적어도 Ba 및 Ti를 포함하는 산화물, 적어도 Pb, La, Zr 및 Ti를 포함하는 산화물, 적어도 Sr, Bi 및 Ta를 포함하는 산화물, 적어도 Bi 및 Ti를 포함하는 산화물, 적어도 Li 및 Nb를 포함하는 산화물 및 적어도 Sr 및 Nb를 포함하는 산화물 중 하나의 산화물인 전계 효과 트랜지스터.
  11. 제8항에 있어서,
    상기 압전 효과막은 형석 구조를 갖는 플루오르화물로 형성되는 전계 효과 트랜지스터.
  12. 제11항에 있어서,
    상기 형석 구조를 갖는 플루오르화물은 적어도 Ba 및 Mg를 포함하는 플루오르화물이거나 적어도 Ba 및 Mn을 포함하는 플루오르화물인 전계 효과 트랜지스터.
  13. 제8항에 있어서,
    상기 압전 효과막은 스퍼터링에 의해 증착되는 전계 효과 트랜지스터.
  14. 제13항에 있어서,
    상기 압전 효과막은 1 Pa 미만의 분위기 가스 압력하에서 스퍼터링에 의해 증착되는 전계 효과 트랜지스터.
  15. 기판 상에 연속적으로 적층된 버퍼층, 제1 질화물 반도체층 및 제2 질화물 반도체층을 포함하는 전계 효과 트랜지스터로서,
    상기 제1 질화물 반도체층은 격자 상수(a1)를 갖고, 상기 제2 질화물 반도체층은 격자 상수(a2)를 갖고, a1은 a2보다 크며,
    저항 소스 전극 및 저항 드레인 전극이 상기 제2 질화물 반도체층 상에 형성되는 한편, 압전 효과막이 상기 소스 및 상기 드레인 전극 사이의 적어도 일부의 영역에 형성되며,
    상기 압전 효과막은 상기 제1 및 제2 질화물 반도체층의 상기 격자 상수들 간의 차(a1-a2)에 기인하여 상기 제2 질화물 반도체층에 가해지는 인장 응력의 절대 크기와 적어도 동일한 절대 크기의 압축 응력을 가하며,
    상기 압전 효과막은 페로프스카이트 구조를 갖는 산화물과 형석 구조를 갖는 플루오르화물 중 어느 하나로 형성되는 전계 효과 트랜지스터.
  16. 삭제
  17. 제15항에 있어서,
    상기 페로프스카이트 구조를 갖는 산화물은 적어도 Ba 및 Ti를 포함하는 산화물, 적어도 Pb, La, Zr 및 Ti를 포함하는 산화물, 적어도 Sr, Bi 및 Ta를 포함하는 산화물, 적어도 Bi 및 Ti를 포함하는 산화물, 적어도 Li 및 Nb를 포함하는 산화물 및 적어도 Sr 및 Nb를 포함하는 산화물 중 하나의 산화물인 전계 효과 트랜지스터.
  18. 삭제
  19. 제15항에 있어서,
    상기 형석 구조를 갖는 플루오르화물은 적어도 Ba 및 Mg를 포함하는 플루오르화물이거나 적어도 Ba 및 Mn을 포함하는 플루오르화물인 전계 효과 트랜지스터.
  20. 제15항에 있어서,
    상기 압전 효과막은 스퍼터링에 의해 증착되는 전계 효과 트랜지스터.
  21. 제15항에 있어서,
    상기 압전 효과막은 1 Pa 미만의 분위기 가스 압력하에서 스퍼터링에 의해 증착되는 전계 효과 트랜지스터.
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