JP2002064201A - 半導体電界効果トランジスタ及び電力増幅器 - Google Patents
半導体電界効果トランジスタ及び電力増幅器Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Junction Field-Effect Transistors (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 1μm以下のゲート長においても高出力、高
周波数、高効率の半導体電界効果トランジスタ及びこれ
を用いた電力増幅器を提供する。 【解決手段】 GaN電子走行層14の下側にAlxG
a1−xN(0<x<1)バッファ層13を設けこの界
面に負のピエゾ電荷を蓄積する。またGaN電子走行層
14上にAlyGa1−yN(0<x<y<1)キャッ
プ層15に設けこの界面に正のピエゾ電荷を蓄積する。
こうしてGaN電子走行層14中に電流を閉じ込めるこ
とが可能となり、電界効果トランジスタのオフ特性が向
上する。
周波数、高効率の半導体電界効果トランジスタ及びこれ
を用いた電力増幅器を提供する。 【解決手段】 GaN電子走行層14の下側にAlxG
a1−xN(0<x<1)バッファ層13を設けこの界
面に負のピエゾ電荷を蓄積する。またGaN電子走行層
14上にAlyGa1−yN(0<x<y<1)キャッ
プ層15に設けこの界面に正のピエゾ電荷を蓄積する。
こうしてGaN電子走行層14中に電流を閉じ込めるこ
とが可能となり、電界効果トランジスタのオフ特性が向
上する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体電界効果ト
ランジスタ及びこの半導体電界効果トランジスタを用い
た電力増幅器に関する。
ランジスタ及びこの半導体電界効果トランジスタを用い
た電力増幅器に関する。
【0002】
【従来の技術】窒化ガリウム系半導体は禁制帯幅が広い
ため、これを用いた電界効果トランジスタ(FET:F
ield effect Transistor)
は、高周波かつ高耐圧で動作することが可能で、高出力
パワー素子として期待され、MESFET(Metal
Semiconductor FET)や高電子移動
度トランジスタ(HEMT:High Electro
n Mobility Transistor)などが
提案されている。
ため、これを用いた電界効果トランジスタ(FET:F
ield effect Transistor)
は、高周波かつ高耐圧で動作することが可能で、高出力
パワー素子として期待され、MESFET(Metal
Semiconductor FET)や高電子移動
度トランジスタ(HEMT:High Electro
n Mobility Transistor)などが
提案されている。
【0003】図8に、上記窒化ガリウム系半導体電界効
果トランジスタのうち、従来のMESFET構造を有す
る電界効果トランジスタの構造をあげる。
果トランジスタのうち、従来のMESFET構造を有す
る電界効果トランジスタの構造をあげる。
【0004】図8において、この半導体電界効果トラン
ジスタは、サファイア基板41上に、厚さ数十nmのA
lN核生成層42が形成され、このAlN核生成層42
上に、厚さ数μmのGaNバッファ層43が形成され、
このGaNバッファ層43上に厚さ数nmから数百nm
の不純物がドープされたn型GaNチャネル層44が形
成されている。そしてこのn型AlGaNチャネル層4
4上にはゲート電極46、ソース電極47、ドレイン電
極48を形成している。
ジスタは、サファイア基板41上に、厚さ数十nmのA
lN核生成層42が形成され、このAlN核生成層42
上に、厚さ数μmのGaNバッファ層43が形成され、
このGaNバッファ層43上に厚さ数nmから数百nm
の不純物がドープされたn型GaNチャネル層44が形
成されている。そしてこのn型AlGaNチャネル層4
4上にはゲート電極46、ソース電極47、ドレイン電
極48を形成している。
【0005】この電界効果トランジスタを高周波動作さ
せるためには、信号の遅延を考慮するとゲート長を短く
することが必要である。しかしながらゲート長が1μm
以下になり、かつドレイン電圧を大きくしてソース電極
47及びドレイン電極48間に大電流を流すようになる
と電子の流れが実効的なn型GaNチャネル層44の厚
さ(数nmから数百nm)を越えてGaNバッファ層4
3にリークするようになり、オフ特性が劣化するという
問題がある。すなわち図8の矢印Aで示しているよう
に、電流の流れる深さが大きくなることによって、ゲー
ト電極46に負の電圧を印加してオフさせようとして
も、n型GaNチャネル層44の膜厚からはみ出してG
aNバッファ層43の領域までは、空乏層を広げること
ができずリーク電流となる。このリーク電流により所望
のトランジスタ特性を得られないという問題が生じる。
せるためには、信号の遅延を考慮するとゲート長を短く
することが必要である。しかしながらゲート長が1μm
以下になり、かつドレイン電圧を大きくしてソース電極
47及びドレイン電極48間に大電流を流すようになる
と電子の流れが実効的なn型GaNチャネル層44の厚
さ(数nmから数百nm)を越えてGaNバッファ層4
3にリークするようになり、オフ特性が劣化するという
問題がある。すなわち図8の矢印Aで示しているよう
に、電流の流れる深さが大きくなることによって、ゲー
ト電極46に負の電圧を印加してオフさせようとして
も、n型GaNチャネル層44の膜厚からはみ出してG
aNバッファ層43の領域までは、空乏層を広げること
ができずリーク電流となる。このリーク電流により所望
のトランジスタ特性を得られないという問題が生じる。
【0006】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタではゲート長が1μmを切ると電流の広がりによ
ってオフ特性が劣化するという問題があった。
ジスタではゲート長が1μmを切ると電流の広がりによ
ってオフ特性が劣化するという問題があった。
【0007】本発明は、上記問題点に鑑みてなされたも
ので、ゲート長が1μm以下というような短い構造であ
っても、オフ特性が良好で、高周波、高出力かつ高効率
の半導体電界効果トランジスタ及びこれを用いた電力増
幅器を提供することを目的とする。
ので、ゲート長が1μm以下というような短い構造であ
っても、オフ特性が良好で、高周波、高出力かつ高効率
の半導体電界効果トランジスタ及びこれを用いた電力増
幅器を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、格子緩和したAlxGa1−xN(0<
x<1)バッファ層と、前記AlxGa1−xN(0<
x<1)バッファ層上に形成されたn型GaNチャネル
層と、前記n型GaNチャネル層上に形成されたAly
Ga1−yN(0<x<y<1)キャップ層と、前記A
lyGa1−yN(0<x<y<1)キャップ層上に形
成され、前記n型GaNチャネル層の表面電位を制御す
るゲート電極と、前記ゲート電極を挟む位置に形成され
たソース電極及びドレイン電極とを具備し、前記n型G
aNチャネル層は、前記AlxGa1−xN(0<x<
1)バッファ層との界面に負のピエゾ電荷を発生し、前
記AlyGa1−yN(0<x<y<1)キャップ層と
の界面に正のピエゾ電荷を発生するようにしたこと特徴
とする半導体電界効果トランジスタを提供する。
に、本発明は、格子緩和したAlxGa1−xN(0<
x<1)バッファ層と、前記AlxGa1−xN(0<
x<1)バッファ層上に形成されたn型GaNチャネル
層と、前記n型GaNチャネル層上に形成されたAly
Ga1−yN(0<x<y<1)キャップ層と、前記A
lyGa1−yN(0<x<y<1)キャップ層上に形
成され、前記n型GaNチャネル層の表面電位を制御す
るゲート電極と、前記ゲート電極を挟む位置に形成され
たソース電極及びドレイン電極とを具備し、前記n型G
aNチャネル層は、前記AlxGa1−xN(0<x<
1)バッファ層との界面に負のピエゾ電荷を発生し、前
記AlyGa1−yN(0<x<y<1)キャップ層と
の界面に正のピエゾ電荷を発生するようにしたこと特徴
とする半導体電界効果トランジスタを提供する。
【0009】また、本発明は、格子緩和したAlxGa
1−xN(0<x<1)バッファ層と、前記AlxGa
1−xN(0<x<1)バッファ層上に形成されたn型
GaNチャネル層と、前記n型GaNチャネル層上に形
成されたAlyGa1−yN(0<x<y<1)キャッ
プ層と、前記AlyGa1−yN(0<x<y<1)キ
ャップ層上に形成され、前記n型GaNチャネル層の表
面電位を制御するゲート電極と、前記ゲート電極を挟む
位置に形成されたソース電極及びドレイン電極とを具備
し、前記n型GaNチャネル層は、前記AlxGa
1−xN(0<x<1)バッファ層との界面に負のピエ
ゾ電荷を発生し、AlyGa1−yN(0<x<y<
1)キャップ層との界面に正のピエゾ電荷を発生するよ
うにした半導体電界効果トランジスタと、前記ドレイン
電極に接続されたチョークコイルとを具備し、前記チョ
ークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
1−xN(0<x<1)バッファ層と、前記AlxGa
1−xN(0<x<1)バッファ層上に形成されたn型
GaNチャネル層と、前記n型GaNチャネル層上に形
成されたAlyGa1−yN(0<x<y<1)キャッ
プ層と、前記AlyGa1−yN(0<x<y<1)キ
ャップ層上に形成され、前記n型GaNチャネル層の表
面電位を制御するゲート電極と、前記ゲート電極を挟む
位置に形成されたソース電極及びドレイン電極とを具備
し、前記n型GaNチャネル層は、前記AlxGa
1−xN(0<x<1)バッファ層との界面に負のピエ
ゾ電荷を発生し、AlyGa1−yN(0<x<y<
1)キャップ層との界面に正のピエゾ電荷を発生するよ
うにした半導体電界効果トランジスタと、前記ドレイン
電極に接続されたチョークコイルとを具備し、前記チョ
ークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
【0010】また、本発明は、格子緩和したAlxGa
1−xN(0<x<1)バッファ層と、前記AlxGa
1−xN(0<x<1)バッファ層上に形成されたGa
N電子蓄積層と、前記GaN電子蓄積層上に形成された
n型不純物を含むAlyGa1−yN(0<x<y<
1)電子供給層と、前記AlyGa1−yN(0<x<
y<1)電子供給層上に形成され、前記GaN電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記GaN電子蓄積層は、前記AlxGa
1−xN(0<x<1)バッファ層との界面に負のピエ
ゾ電荷を発生し、前記AlyGa1−yN(0<x<y
<1)電子供給層との界面に正のピエゾ電荷を発生する
ようにしたことを特徴とする半導体電界効果トランジス
タを提供する。
1−xN(0<x<1)バッファ層と、前記AlxGa
1−xN(0<x<1)バッファ層上に形成されたGa
N電子蓄積層と、前記GaN電子蓄積層上に形成された
n型不純物を含むAlyGa1−yN(0<x<y<
1)電子供給層と、前記AlyGa1−yN(0<x<
y<1)電子供給層上に形成され、前記GaN電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記GaN電子蓄積層は、前記AlxGa
1−xN(0<x<1)バッファ層との界面に負のピエ
ゾ電荷を発生し、前記AlyGa1−yN(0<x<y
<1)電子供給層との界面に正のピエゾ電荷を発生する
ようにしたことを特徴とする半導体電界効果トランジス
タを提供する。
【0011】また、本発明は、格子緩和したAlxGa
1−xN(0<x<1)バッファ層と、前記AlxGa
1−xN(0<x<1)バッファ層上に形成されたGa
N電子蓄積層と、前記GaN電子蓄積層上に形成された
n型不純物を含むAlyGa1−yN(0<x<y<
1)電子供給層と、前記AlyGa1−yN(0<x<
y<1)電子供給層上に形成され、前記GaN電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記GaN電子蓄積層は、前記AlxGa
1−xN(0<x<1)バッファ層との界面に負のピエ
ゾ電荷を発生し、前記AlyGa1−yN(0<x<y
<1)電子供給層との界面に正のピエゾ電荷を発生する
ようにした半導体電界効果トランジスタと、前記ドレイ
ン電極に接続されたチョークコイルとを具備し、前記チ
ョークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
1−xN(0<x<1)バッファ層と、前記AlxGa
1−xN(0<x<1)バッファ層上に形成されたGa
N電子蓄積層と、前記GaN電子蓄積層上に形成された
n型不純物を含むAlyGa1−yN(0<x<y<
1)電子供給層と、前記AlyGa1−yN(0<x<
y<1)電子供給層上に形成され、前記GaN電子蓄積
層の表面電位を制御するゲート電極と、前記ゲート電極
を挟む位置に形成されたソース電極及びドレイン電極と
を具備し、前記GaN電子蓄積層は、前記AlxGa
1−xN(0<x<1)バッファ層との界面に負のピエ
ゾ電荷を発生し、前記AlyGa1−yN(0<x<y
<1)電子供給層との界面に正のピエゾ電荷を発生する
ようにした半導体電界効果トランジスタと、前記ドレイ
ン電極に接続されたチョークコイルとを具備し、前記チ
ョークコイルを介して前記ドレイン電極に電源が供給さ
れ、前記ゲート電極に入力信号が入力され、前記ドレイ
ン電極から出力信号が出力されることを特徴とする電力
増幅器を提供する。
【0012】本発明は、電子走行層との界面近傍で、そ
のAl組成に応じた本来の格子定数となるくらいに十分
厚さ、例えば1μm以上の厚いAlxGa1−xN(0
<x<1)バッファ層と、このAlxGa1−xN(0
<x<1)バッファ層上に形成され、バッファ層に対し
て圧縮歪を受けるGaN電子走行層と、このGaN電子
走行層上に形成され、1μm以上の厚いAlxGa
1−xN(0<x<1)バッファ層に対して引っ張り歪
を受けるAlyGa1−yN(0<x<y<1)層の3
層構造を形成し、GaN電子走行層のAlxGa1−x
N(0<x<1)バッファ層との界面には負のピエゾ電
荷を発生させて電子に対するポテンシャル障壁を形成す
る。
のAl組成に応じた本来の格子定数となるくらいに十分
厚さ、例えば1μm以上の厚いAlxGa1−xN(0
<x<1)バッファ層と、このAlxGa1−xN(0
<x<1)バッファ層上に形成され、バッファ層に対し
て圧縮歪を受けるGaN電子走行層と、このGaN電子
走行層上に形成され、1μm以上の厚いAlxGa
1−xN(0<x<1)バッファ層に対して引っ張り歪
を受けるAlyGa1−yN(0<x<y<1)層の3
層構造を形成し、GaN電子走行層のAlxGa1−x
N(0<x<1)バッファ層との界面には負のピエゾ電
荷を発生させて電子に対するポテンシャル障壁を形成す
る。
【0013】このポテンシャル障壁によって電子の広が
りをGaN層に閉じ込め、このGaN層をMESFET
のチャネル層或いはHEMTの電子蓄積層として用いる
ことで、ゲート長が1μm以下の短ゲート長になっても
ソース電極及びドレイン電極間に流れる電流の広がりを
抑制することが可能となり電界効果トランジスタのオフ
特性を向上できる。このときのGaN電子走行層は、格
子緩和しない程度の膜厚で、下地のAlxGa1−xN
(0<x<1)バッファ層の膜厚に対して1/10以下
となるように形成することで十分にピエゾ電荷を発生さ
せることができる。
りをGaN層に閉じ込め、このGaN層をMESFET
のチャネル層或いはHEMTの電子蓄積層として用いる
ことで、ゲート長が1μm以下の短ゲート長になっても
ソース電極及びドレイン電極間に流れる電流の広がりを
抑制することが可能となり電界効果トランジスタのオフ
特性を向上できる。このときのGaN電子走行層は、格
子緩和しない程度の膜厚で、下地のAlxGa1−xN
(0<x<1)バッファ層の膜厚に対して1/10以下
となるように形成することで十分にピエゾ電荷を発生さ
せることができる。
【0014】また、このとき電子走行層のキャリア密度
は1012cm−2から1013cm−2のオーダーで
あるので、ピエゾ電荷の電荷量が、電子電荷に換算して
10 11cm−2以上となればよい。したがって下地の
AlxGa1−xN(0<x<1)バッファ層のAlの
組成比xは好ましくは0.005以上であればよい。こ
のとき上層のGaN電子走行層を転位なく結晶成長させ
るためには格子定数の差を考慮するとAlの組成比xは
好ましくは0.7以下であればよい。
は1012cm−2から1013cm−2のオーダーで
あるので、ピエゾ電荷の電荷量が、電子電荷に換算して
10 11cm−2以上となればよい。したがって下地の
AlxGa1−xN(0<x<1)バッファ層のAlの
組成比xは好ましくは0.005以上であればよい。こ
のとき上層のGaN電子走行層を転位なく結晶成長させ
るためには格子定数の差を考慮するとAlの組成比xは
好ましくは0.7以下であればよい。
【0015】またこの構造では、GaN電子走行層と、
このGaN電子走行層上に形成されたAlyGa1−y
N(0<x<y<1)層の界面には正のピエゾ電荷を発
生させているので、ゲート電極のショットキ−障壁によ
り高められた表面のポテンシャルを急激に低下させ、G
aN電子走行層中の電子濃度を高めることができる。
このGaN電子走行層上に形成されたAlyGa1−y
N(0<x<y<1)層の界面には正のピエゾ電荷を発
生させているので、ゲート電極のショットキ−障壁によ
り高められた表面のポテンシャルを急激に低下させ、G
aN電子走行層中の電子濃度を高めることができる。
【0016】このときのAlyGa1−yN(0<x<
y<1)層は、格子緩和したAlxGa1−xN(0<
x<1)バッファ層よりも格子定数が小さくなるように
することで引っ張り歪を効率よくかけることが可能で望
ましくはこの組成比y0.01以上であればよい。この
とき下層のGaN電子走行層との格子整合性を考慮する
とAl組成比yは0.8以下が望ましい。
y<1)層は、格子緩和したAlxGa1−xN(0<
x<1)バッファ層よりも格子定数が小さくなるように
することで引っ張り歪を効率よくかけることが可能で望
ましくはこの組成比y0.01以上であればよい。この
とき下層のGaN電子走行層との格子整合性を考慮する
とAl組成比yは0.8以下が望ましい。
【0017】
【発明の実施の形態】以下に図面を参照しながら本発明
の好ましい実施形態について説明する。
の好ましい実施形態について説明する。
【0018】(実施形態1)図1は、本発明の実施形態
1に係るドープトチャネルヘテロ接合を有するMESF
ETの断面図である。
1に係るドープトチャネルヘテロ接合を有するMESF
ETの断面図である。
【0019】このMESFETは、サファイアやSiC
等からなる基板11と、この基板11上に形成されたA
lN核生成層12と、AlN核生成層12上に形成され
格子緩和したAlxGa1−xN(0<x<1)バッフ
ァ層13と、このAlxGa 1−xN(0<x<1)バ
ッファ層13上に形成されたn型GaNチャネル層14
と、このn型GaNチャネル層14上に形成されたAl
yGa1−yN(0<x<y<1)キャップ層15と、
このAlyGa1−yN(0<x<y<1)キャップ層
15上に形成され、n型GaNチャネル層14の表面電
位を制御するゲート電極16と、このゲート電極16を
挟む位置に形成されたソース電極17及びドレイン電極
18とを具備している。
等からなる基板11と、この基板11上に形成されたA
lN核生成層12と、AlN核生成層12上に形成され
格子緩和したAlxGa1−xN(0<x<1)バッフ
ァ層13と、このAlxGa 1−xN(0<x<1)バ
ッファ層13上に形成されたn型GaNチャネル層14
と、このn型GaNチャネル層14上に形成されたAl
yGa1−yN(0<x<y<1)キャップ層15と、
このAlyGa1−yN(0<x<y<1)キャップ層
15上に形成され、n型GaNチャネル層14の表面電
位を制御するゲート電極16と、このゲート電極16を
挟む位置に形成されたソース電極17及びドレイン電極
18とを具備している。
【0020】AlxGa1−xN(0<x<1)バッフ
ァ層13は1μmと厚く形成し十分に格子緩和してい
る。またn型GaNチャネル層14はAlxGa1−x
N(0<x<1)バッファ層13から圧縮歪を受けるよ
うに薄く形成している。また、AlyGa1−yN(0
<x<y<1)キャップ層15はAlxGa1−xN
(0<x<1)バッファ層13から引っ張り歪を受ける
ように、組成比はバッファ層13よりもAlが大きく膜
厚も薄く形成している。
ァ層13は1μmと厚く形成し十分に格子緩和してい
る。またn型GaNチャネル層14はAlxGa1−x
N(0<x<1)バッファ層13から圧縮歪を受けるよ
うに薄く形成している。また、AlyGa1−yN(0
<x<y<1)キャップ層15はAlxGa1−xN
(0<x<1)バッファ層13から引っ張り歪を受ける
ように、組成比はバッファ層13よりもAlが大きく膜
厚も薄く形成している。
【0021】そしてn型GaNチャネル層14は、Al
xGa1−xN(0<x<1)バッファ層13との界面
に負のピエゾ電荷を発生し、AlyGa1−yN(0<
x<y<1)キャップ層15との界面に正のピエゾ電荷
を発生している。
xGa1−xN(0<x<1)バッファ層13との界面
に負のピエゾ電荷を発生し、AlyGa1−yN(0<
x<y<1)キャップ層15との界面に正のピエゾ電荷
を発生している。
【0022】このMESFETは以下のように製造す
る。
る。
【0023】先ず、(0001)面を主面に有するサフ
ァイア基板11上に、有機金属化学的気相成長法(MO
CVD法)により、AlNからなる核生成層12を膜厚
4nm作成し、このAlN核生成層14上にアンドープ
のAl0.15Ga0.85Nからなるバッファ層13
を膜厚1μm成長させる。これらのMOCVD法による
結晶成長にはGaを含む有機金属化合物として例えばト
リメチルガリウム(第1原料ガス)、Alを含む有機金
属化合物として例えばトリメチルアルミニウム(第2原
料ガス)及びNを含む原料ガスとして例えばアンモニア
(第3原料ガス)を用いた。またこのときAlとGaと
の組成比の調整は第1原料ガス及び第2原料ガスの流量
を増減することで行うことができる。以後窒化ガリウム
系化合物半導体からなる各層は、これら第1原料ガス、
第2原料ガス及び第3原料ガスを用いてMOCVD法で
成長し、AlとGaの組成比は第1原料ガス及び第2原
料ガスの流量比を調整することによって行う。
ァイア基板11上に、有機金属化学的気相成長法(MO
CVD法)により、AlNからなる核生成層12を膜厚
4nm作成し、このAlN核生成層14上にアンドープ
のAl0.15Ga0.85Nからなるバッファ層13
を膜厚1μm成長させる。これらのMOCVD法による
結晶成長にはGaを含む有機金属化合物として例えばト
リメチルガリウム(第1原料ガス)、Alを含む有機金
属化合物として例えばトリメチルアルミニウム(第2原
料ガス)及びNを含む原料ガスとして例えばアンモニア
(第3原料ガス)を用いた。またこのときAlとGaと
の組成比の調整は第1原料ガス及び第2原料ガスの流量
を増減することで行うことができる。以後窒化ガリウム
系化合物半導体からなる各層は、これら第1原料ガス、
第2原料ガス及び第3原料ガスを用いてMOCVD法で
成長し、AlとGaの組成比は第1原料ガス及び第2原
料ガスの流量比を調整することによって行う。
【0024】次に、Al0.15Ga0.85Nからな
るバッファ層13上に、MOCVD法により、Siを不
純物として含むn型GaNからなるチャネル層14を膜
厚50nm形成する。このn型GaNチャネル層14の
ドナー濃度は5×1018cm−3となるようにSi不
純物原料ガスとしてシラン、テトラエチルシラン等の有
機シランを用いる。
るバッファ層13上に、MOCVD法により、Siを不
純物として含むn型GaNからなるチャネル層14を膜
厚50nm形成する。このn型GaNチャネル層14の
ドナー濃度は5×1018cm−3となるようにSi不
純物原料ガスとしてシラン、テトラエチルシラン等の有
機シランを用いる。
【0025】次に、n型GaNチャネル層14上に、M
OCVD法により、Al0.3Ga 0.7Nからなるキ
ャップ層15を膜厚4nm形成する。
OCVD法により、Al0.3Ga 0.7Nからなるキ
ャップ層15を膜厚4nm形成する。
【0026】次に、これらMOCVD法による結晶成長
の後、ソース電極17及びドレイン電極18を形成する
領域にオーミック電極を形成するために、Al0.3G
a0 .7Nキャップ層15の一部を塩素系のガスを用い
てドライエッチングにより除去する。
の後、ソース電極17及びドレイン電極18を形成する
領域にオーミック電極を形成するために、Al0.3G
a0 .7Nキャップ層15の一部を塩素系のガスを用い
てドライエッチングにより除去する。
【0027】次に、n型GaNチャネル層14上に相互
に離間して、ソース電極17及びドレイン電極18とな
る位置に下からTi(厚さ25nm)/Al(厚さ25
0nm)/Ti(厚さ40nm)/Au(厚さ45n
m)を蒸着してソース電極17及びドレイン電極18と
なるオーミック電極層を形成する。
に離間して、ソース電極17及びドレイン電極18とな
る位置に下からTi(厚さ25nm)/Al(厚さ25
0nm)/Ti(厚さ40nm)/Au(厚さ45n
m)を蒸着してソース電極17及びドレイン電極18と
なるオーミック電極層を形成する。
【0028】次に、Al0.3Ga0.7Nキャップ層
15上のゲート電極16となる位置に下からNi(厚さ
50nm)/Au(厚さ250nm)を蒸着してショッ
トキー電極を形成する。このように形成したMESFE
Tのゲート長は、0.1μmであった。
15上のゲート電極16となる位置に下からNi(厚さ
50nm)/Au(厚さ250nm)を蒸着してショッ
トキー電極を形成する。このように形成したMESFE
Tのゲート長は、0.1μmであった。
【0029】図2(a)は、このようにして形成したM
ESFETに異なる4つのゲート電圧を印加したときの
ドレイン電圧とドレイン電流の特性図であり、図2
(b)は図8に示す従来のMESFETに異なる4つの
ゲート電圧を印加したときのドレイン電圧とドレイン電
流の特性図である。
ESFETに異なる4つのゲート電圧を印加したときの
ドレイン電圧とドレイン電流の特性図であり、図2
(b)は図8に示す従来のMESFETに異なる4つの
ゲート電圧を印加したときのドレイン電圧とドレイン電
流の特性図である。
【0030】図2(a)に示すように、本実施形態によ
るMESFETは、良好な飽和特性が得られており、特
にドレイン電圧が高い領域でもドレイン電流の増加は見
られていない。結果として良好なオフ特性を示してい
る。
るMESFETは、良好な飽和特性が得られており、特
にドレイン電圧が高い領域でもドレイン電流の増加は見
られていない。結果として良好なオフ特性を示してい
る。
【0031】一方図2(b)に示すように、従来構造の
MESFETは、飽和領域でのドレインコンダクタンス
が大きくなっており、リーク電流が流れていることが分
かる。したがってオフ特性が劣化している。
MESFETは、飽和領域でのドレインコンダクタンス
が大きくなっており、リーク電流が流れていることが分
かる。したがってオフ特性が劣化している。
【0032】本実施形態では、1μm以上の厚いAlx
Ga1−xNバッファ層13上に、この層よりも格子定
数の大きいGaNからなるチャネル層14を圧縮歪がか
かるように薄く形成したことにより、GaNチャネル層
14の格子が歪み、AlxGa1−xNバッファ層13
とのヘテロ界面には負のピエゾ電荷を蓄積する。この負
のピエゾ電荷が電位障壁として働き、高いドレイン電圧
領域でも電流が広がることを抑制しドレイン電流のAl
xGa1−xNバッファ層13へのリーク電流を防ぐこ
とができる。また、チャネル層14上にはバッファ層1
3よりもAl組成の大きいAlyGa1−yN(0<x
<y<1)からなるキャップ層15が形成されており、
チャネル層14のキャップ層15との界面側には正のピ
エゾ電荷を蓄積する。この正のピエゾ電荷によってここ
に電子を蓄積する効果も生む。またキャップ層15のゲ
ート電極16側には負のピエゾ電荷を蓄積するので、ゲ
ート電極16への電子の流れ込みを抑えることができ
る。
Ga1−xNバッファ層13上に、この層よりも格子定
数の大きいGaNからなるチャネル層14を圧縮歪がか
かるように薄く形成したことにより、GaNチャネル層
14の格子が歪み、AlxGa1−xNバッファ層13
とのヘテロ界面には負のピエゾ電荷を蓄積する。この負
のピエゾ電荷が電位障壁として働き、高いドレイン電圧
領域でも電流が広がることを抑制しドレイン電流のAl
xGa1−xNバッファ層13へのリーク電流を防ぐこ
とができる。また、チャネル層14上にはバッファ層1
3よりもAl組成の大きいAlyGa1−yN(0<x
<y<1)からなるキャップ層15が形成されており、
チャネル層14のキャップ層15との界面側には正のピ
エゾ電荷を蓄積する。この正のピエゾ電荷によってここ
に電子を蓄積する効果も生む。またキャップ層15のゲ
ート電極16側には負のピエゾ電荷を蓄積するので、ゲ
ート電極16への電子の流れ込みを抑えることができ
る。
【0033】図3は、本実施形態における電界効果トラ
ンジスタの電導帯下端のポテンシャル(1)、電子濃度
(2)、ドナー濃度(5)、正のピエゾ電荷を電子の電
荷量に換算した値(3)、負のピエゾ電荷を電子の電荷
量に変換した値(4)を示した図である。図中左側の縦
軸は、電導帯下端のポテンシャル(1)をeVで示して
いる。また図中右側の縦軸は、正のピエゾ電荷を電子の
電荷量に換算した値(3)及び負のピエゾ電荷を電子の
電荷量に換算した値(4)、電子濃度(2)及びドナー
濃度(5)の対数表示の単位体積当たりの濃度cm−3
で表わしている。
ンジスタの電導帯下端のポテンシャル(1)、電子濃度
(2)、ドナー濃度(5)、正のピエゾ電荷を電子の電
荷量に換算した値(3)、負のピエゾ電荷を電子の電荷
量に変換した値(4)を示した図である。図中左側の縦
軸は、電導帯下端のポテンシャル(1)をeVで示して
いる。また図中右側の縦軸は、正のピエゾ電荷を電子の
電荷量に換算した値(3)及び負のピエゾ電荷を電子の
電荷量に換算した値(4)、電子濃度(2)及びドナー
濃度(5)の対数表示の単位体積当たりの濃度cm−3
で表わしている。
【0034】また、ここではショットキー接合したゲー
ト電極16以下の深さ方向に表面から4nmがノンドー
プAl0.3Ga0.7Nキャップ層15、表面から4
nmから54nmがn型GaNチャネル層14、表面か
ら54nm以下はノンドープAl0.15Ga0.85
Nバッファ層13を表わしている。
ト電極16以下の深さ方向に表面から4nmがノンドー
プAl0.3Ga0.7Nキャップ層15、表面から4
nmから54nmがn型GaNチャネル層14、表面か
ら54nm以下はノンドープAl0.15Ga0.85
Nバッファ層13を表わしている。
【0035】図3の電子濃度(2)の広がり方から分か
るように、GaNチャネル層14の下端に発生した負の
ピエゾ電荷(4)により、電子がGaNチャネル層14
の表面側に寄せられている様子がわかる。またGaNチ
ャネル層14の表面側に発生した正のピエゾ電荷(3)
はゲート電極16よるショットキー障壁により高められ
た表面のポテンシャルを急激に低下させ、電子がGaN
チャネル層14の内部に閉じ込められていることが分か
る。このような効果によってドレイン電圧が高くなって
も電流の広がりを抑制し、オフ特性が向上される。
るように、GaNチャネル層14の下端に発生した負の
ピエゾ電荷(4)により、電子がGaNチャネル層14
の表面側に寄せられている様子がわかる。またGaNチ
ャネル層14の表面側に発生した正のピエゾ電荷(3)
はゲート電極16よるショットキー障壁により高められ
た表面のポテンシャルを急激に低下させ、電子がGaN
チャネル層14の内部に閉じ込められていることが分か
る。このような効果によってドレイン電圧が高くなって
も電流の広がりを抑制し、オフ特性が向上される。
【0036】(実施形態2)図4は、本発明の実施形態
2に係るHEMTの断面図である。このHEMTは、格
子緩和したAlGaNからなるバッファ層13上に、不
純物を含まないGaNからなる電子走行層となる電子蓄
積層24が形成され、この上にAlGaNからなる電荷
供給層25が形成されている。そして実施形態1と同様
に電子走行層となる電子蓄積層24に電子を閉じ込める
ことができる。
2に係るHEMTの断面図である。このHEMTは、格
子緩和したAlGaNからなるバッファ層13上に、不
純物を含まないGaNからなる電子走行層となる電子蓄
積層24が形成され、この上にAlGaNからなる電荷
供給層25が形成されている。そして実施形態1と同様
に電子走行層となる電子蓄積層24に電子を閉じ込める
ことができる。
【0037】すなわち、このHEMTは、サファイアや
SiC等からなる基板11と、この基板11上に形成さ
れたAlN核生成層12と、このAlN核生成層12上
に形成され格子緩和したAlxGa1−xN(0<x<
1)バッファ層13と、このAlxGa1−xN(0<
x<1)バッファ層13上に形成されたGaN電子蓄積
層24と、このGaN電子蓄積層24上に形成されたn
型不純物を含むAlyGa1−yN(0<x<y<1)
電子供給層25と、このAlyGa1−yN(0<x<
y<1)電子供給層25上に形成され、GaN電子蓄積
層24の表面電位を制御するゲート電極16と、このゲ
ート電極16を挟む位置に形成されたソース電極17及
びドレイン電極18とを具備している。
SiC等からなる基板11と、この基板11上に形成さ
れたAlN核生成層12と、このAlN核生成層12上
に形成され格子緩和したAlxGa1−xN(0<x<
1)バッファ層13と、このAlxGa1−xN(0<
x<1)バッファ層13上に形成されたGaN電子蓄積
層24と、このGaN電子蓄積層24上に形成されたn
型不純物を含むAlyGa1−yN(0<x<y<1)
電子供給層25と、このAlyGa1−yN(0<x<
y<1)電子供給層25上に形成され、GaN電子蓄積
層24の表面電位を制御するゲート電極16と、このゲ
ート電極16を挟む位置に形成されたソース電極17及
びドレイン電極18とを具備している。
【0038】AlxGa1−xN(0<x<1)バッフ
ァ層13は1μmと厚く格子緩和するように形成し、G
aN電子蓄積層24はAlxGa1−xN(0<x<
1)バッファ層13から圧縮歪を受けるように薄く形成
している。また、AlyGa1 −yN(0<x<y<
1)電子供給層25はAlxGa1−xN(0<x<
1)バッファ層13から引っ張り歪を受けるように、組
成比はバッファ層13よりもAlが大きく膜厚も薄く形
成している。
ァ層13は1μmと厚く格子緩和するように形成し、G
aN電子蓄積層24はAlxGa1−xN(0<x<
1)バッファ層13から圧縮歪を受けるように薄く形成
している。また、AlyGa1 −yN(0<x<y<
1)電子供給層25はAlxGa1−xN(0<x<
1)バッファ層13から引っ張り歪を受けるように、組
成比はバッファ層13よりもAlが大きく膜厚も薄く形
成している。
【0039】そしてGaN電子蓄積層24は、AlxG
a1−xN(0<x<1)バッファ層13との界面に負
のピエゾ電荷を発生し、AlyGa1−yN(0<x<
y<1)電子供給層25との界面に正のピエゾ電荷を発
生している。
a1−xN(0<x<1)バッファ層13との界面に負
のピエゾ電荷を発生し、AlyGa1−yN(0<x<
y<1)電子供給層25との界面に正のピエゾ電荷を発
生している。
【0040】このHEMTは以下のように製造する。
【0041】先ず、実施形態1と同様に、(0001)
面を主面に有するサファイア基板11上に、有機金属化
学的気相成長法(MOCVD法)により、AlNからな
る核生成層12を膜厚4nm作成し、このAlN核生成
層12上にアンドープのAl 0.15Ga0.85Nか
らなるバッファ層13を格子緩和するように膜厚1μm
成長させる。これらのMOCVD法による結晶成長には
Gaを含む有機金属化合物として例えばトリメチルガリ
ウム(第1原料ガス)、Alを含む有機金属化合物とし
て例えばトリメチルアルミニウム(第2原料ガス)及び
Nを含む原料ガスとして例えばアンモニア(第3原料ガ
ス)を用いた。またこのときAlとGaとの組成比の調
整は第1原料ガス及び第2原料ガスの流量を増減するこ
とで行うことができる。以後窒化ガリウム系化合物半導
体からなる各層は、これら第1原料ガス、第2原料ガス
及び第3原料ガスを用いてMOCVDで成長し、Alと
Gaの組成比は第1原料ガス及び第2原料ガスの流量比
を調整することによって行う。
面を主面に有するサファイア基板11上に、有機金属化
学的気相成長法(MOCVD法)により、AlNからな
る核生成層12を膜厚4nm作成し、このAlN核生成
層12上にアンドープのAl 0.15Ga0.85Nか
らなるバッファ層13を格子緩和するように膜厚1μm
成長させる。これらのMOCVD法による結晶成長には
Gaを含む有機金属化合物として例えばトリメチルガリ
ウム(第1原料ガス)、Alを含む有機金属化合物とし
て例えばトリメチルアルミニウム(第2原料ガス)及び
Nを含む原料ガスとして例えばアンモニア(第3原料ガ
ス)を用いた。またこのときAlとGaとの組成比の調
整は第1原料ガス及び第2原料ガスの流量を増減するこ
とで行うことができる。以後窒化ガリウム系化合物半導
体からなる各層は、これら第1原料ガス、第2原料ガス
及び第3原料ガスを用いてMOCVDで成長し、Alと
Gaの組成比は第1原料ガス及び第2原料ガスの流量比
を調整することによって行う。
【0042】次に、Al0.15Ga0.85Nからな
るバッファ層13上に、MOCVD法により、アンドー
プのGaNからなる電子蓄積層24を膜厚50nm形成
する。このGaN電子蓄積層24上に、MOCVD法に
より、ドナーとしてSiを含むAl0.3Ga0.7N
からなる電子供給層25を膜厚10nm形成する。Si
を導入するための原料ガスとしては、シラン、テトラエ
チルシラン等の有機シランを用いる。
るバッファ層13上に、MOCVD法により、アンドー
プのGaNからなる電子蓄積層24を膜厚50nm形成
する。このGaN電子蓄積層24上に、MOCVD法に
より、ドナーとしてSiを含むAl0.3Ga0.7N
からなる電子供給層25を膜厚10nm形成する。Si
を導入するための原料ガスとしては、シラン、テトラエ
チルシラン等の有機シランを用いる。
【0043】次に、これらMOCVD法による結晶成長
の後、ソース電極17及びドレイン電極18を形成する
領域に、Al0.3Ga0.7Nキャップ層15上に下
からTi(厚さ25nm)/Al(厚さ250nm)/
Ti(厚さ40nm)/Au(厚さ45nm)をそれぞ
れ蒸着してオーミック電極を形成する。
の後、ソース電極17及びドレイン電極18を形成する
領域に、Al0.3Ga0.7Nキャップ層15上に下
からTi(厚さ25nm)/Al(厚さ250nm)/
Ti(厚さ40nm)/Au(厚さ45nm)をそれぞ
れ蒸着してオーミック電極を形成する。
【0044】次に、Al0.3Ga0.7N電子供給層
25上のゲート電極16となる位置に下からNi(厚さ
50nm)/Au(厚さ250nm)を蒸着してショッ
トキー電極を形成する。このように形成したHEMTの
ゲート長は、0.1μmであった。
25上のゲート電極16となる位置に下からNi(厚さ
50nm)/Au(厚さ250nm)を蒸着してショッ
トキー電極を形成する。このように形成したHEMTの
ゲート長は、0.1μmであった。
【0045】このようにして作成したHEMTにおいて
も、実施形態1と同様に、電子蓄積層24に電子を閉じ
込めることが可能となり、ドレイン電流の飽和特性が良
好で短ゲート長においてもオフ特性が良好であった。
も、実施形態1と同様に、電子蓄積層24に電子を閉じ
込めることが可能となり、ドレイン電流の飽和特性が良
好で短ゲート長においてもオフ特性が良好であった。
【0046】(実施形態3)図5は、実施形態1のME
SFETにおいて、基板11をAlGaNバッファ層1
4とより格子定数の差の小さいGaN基板21に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
SFETにおいて、基板11をAlGaNバッファ層1
4とより格子定数の差の小さいGaN基板21に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
【0047】このMESFETの形成方法は以下のとお
りである。
りである。
【0048】先ず、GaN基板21上に、アンドープの
Al0.15Ga0.85Nからなるバッファ層13を
MOCVD法で膜厚1μm成長させる。次にSiを不純
物として含むGaNからなるチャネル層14をMOCV
D法により厚さ50nm形成する。以下の工程は実施形
態1と同様に行う。
Al0.15Ga0.85Nからなるバッファ層13を
MOCVD法で膜厚1μm成長させる。次にSiを不純
物として含むGaNからなるチャネル層14をMOCV
D法により厚さ50nm形成する。以下の工程は実施形
態1と同様に行う。
【0049】このようにして形成されたMESFETに
おいても、実施形態1と同様に、n型GaNチャネル層
15に電子を閉じ込めることが可能となり、ドレイン電
流の飽和特性が良好で短ゲート長においてもオフ特性が
良好であった。
おいても、実施形態1と同様に、n型GaNチャネル層
15に電子を閉じ込めることが可能となり、ドレイン電
流の飽和特性が良好で短ゲート長においてもオフ特性が
良好であった。
【0050】また、本実施形態によるMESFETは、
より基板との格子整合が良好となるために、種々のトラ
ンジスタ特性の向上も期待できる。
より基板との格子整合が良好となるために、種々のトラ
ンジスタ特性の向上も期待できる。
【0051】(実施形態4)図6は、実施形態2のHE
MT構造において、基板11をAlGaNバッファ層1
4とより格子定数の差の小さいGaN基板21に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
MT構造において、基板11をAlGaNバッファ層1
4とより格子定数の差の小さいGaN基板21に代えて
形成した電界効果トランジスタである。したがって同一
部分は同一符号を用いてその詳しい説明は省略する。
【0052】このHEMTの形成方法は以下のとおりで
ある。
ある。
【0053】先ず、GaN基板21上に、アンドープの
Al0.15Ga0.85Nからなるバッファ層13を
MOCVD法で膜厚1μm成長させる。次にアンドープ
のGaNからなる電子蓄積層24をMOCVD法により
厚さ50nm形成する。以下の工程は実施形態2と同様
に行う。
Al0.15Ga0.85Nからなるバッファ層13を
MOCVD法で膜厚1μm成長させる。次にアンドープ
のGaNからなる電子蓄積層24をMOCVD法により
厚さ50nm形成する。以下の工程は実施形態2と同様
に行う。
【0054】このようにして形成されたHEMTにおい
ても、実施形態2と同様に、GaN電子蓄積層25に電
子を閉じ込めることが可能となり、ドレイン電流の飽和
特性が良好で短ゲート長においてもオフ特性が良好であ
った。
ても、実施形態2と同様に、GaN電子蓄積層25に電
子を閉じ込めることが可能となり、ドレイン電流の飽和
特性が良好で短ゲート長においてもオフ特性が良好であ
った。
【0055】また、本実施形態によるHEMTは、より
基板との格子整合が良好となるために、種々のトランジ
スタ特性の向上も期待できる。
基板との格子整合が良好となるために、種々のトランジ
スタ特性の向上も期待できる。
【0056】(実施形態5)図7は、実施形態1、実施
形態2、実施形態3及び実施形態4において説明した電
界効果トランジスタを用いた電力増幅器の回路図であ
る。
形態2、実施形態3及び実施形態4において説明した電
界効果トランジスタを用いた電力増幅器の回路図であ
る。
【0057】図8に示すように、送信信号は入力端子3
1に供給され、この送信信号はインピーダンス整合をと
る周知のインピーダンス整合回路32を介して実施形態
1、2、3、4で説明した電界効果トランジスタ33の
ゲート電極に供給される。この電界効果トランジスタ3
3のソース電極は接地されており、ドレイン電極には高
周波の抜けを防止するためのチョークコイル36を介し
て、電源電圧が供給されている。また、この電界効果ト
ランジスタ33のドレイン電極は、周知のインピーダン
ス整合回路34を介して出力端子に接続されている。
1に供給され、この送信信号はインピーダンス整合をと
る周知のインピーダンス整合回路32を介して実施形態
1、2、3、4で説明した電界効果トランジスタ33の
ゲート電極に供給される。この電界効果トランジスタ3
3のソース電極は接地されており、ドレイン電極には高
周波の抜けを防止するためのチョークコイル36を介し
て、電源電圧が供給されている。また、この電界効果ト
ランジスタ33のドレイン電極は、周知のインピーダン
ス整合回路34を介して出力端子に接続されている。
【0058】このように実施形態1、2、3、4に記載
の電界効果トランジスタを用いて電力増幅器とすること
で、図2(a)の良好なオフ特性より、本実施形態によ
る電力増幅器は従来構造のものよりも周波数20GH
z、AB級動作での電力付加効率の最大値は、20%大
きく、高周波で高効率の動作が可能となる。
の電界効果トランジスタを用いて電力増幅器とすること
で、図2(a)の良好なオフ特性より、本実施形態によ
る電力増幅器は従来構造のものよりも周波数20GH
z、AB級動作での電力付加効率の最大値は、20%大
きく、高周波で高効率の動作が可能となる。
【0059】
【発明の効果】以上説明したように、本発明によると格
子歪によるピエゾ電荷を利用して、バッファ層と電子走
行層の界面に負のピエゾ電荷を蓄積して、短ゲート長に
おいても電子の広がりを防ぐことができ良好なオフ特性
を実現することが可能となる。
子歪によるピエゾ電荷を利用して、バッファ層と電子走
行層の界面に負のピエゾ電荷を蓄積して、短ゲート長に
おいても電子の広がりを防ぐことができ良好なオフ特性
を実現することが可能となる。
【図1】 本発明の実施形態1に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図2】 電界効果トランジスタのドレイン電圧とドレ
イン電流の特性曲線図であり、(a)は本発明の電界効
果トランジスタの特性、(b)は図8に示す従来の電界
効果トランジスタの特性をあらわす。
イン電流の特性曲線図であり、(a)は本発明の電界効
果トランジスタの特性、(b)は図8に示す従来の電界
効果トランジスタの特性をあらわす。
【図3】 本発明の電界効果トランジスタにおける深さ
に対する電導帯下端のポテンシャル、電子濃度、正のピ
エゾ電荷、負のピエゾ電荷、ドナー濃度を示すグラフ。
に対する電導帯下端のポテンシャル、電子濃度、正のピ
エゾ電荷、負のピエゾ電荷、ドナー濃度を示すグラフ。
【図4】 本発明の実施形態2に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図5】 本発明の実施形態3に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図6】 本発明の実施形態4に係る電界効果トランジ
スタの断面図。
スタの断面図。
【図7】 本発明の実施形態1、2、3、4における電
界効果トランジスタを用いた電力増幅器の回路図。
界効果トランジスタを用いた電力増幅器の回路図。
【図8】 従来のMESFET構造を有する電界効果ト
ランジスタの断面図。
ランジスタの断面図。
11・・・サファイア基板 12・・・AlN核生成膜 13・・・AlxGa1−xN(0<x<1)バッファ
層 14・・・n型GaNチャネル層 15・・・AlyGa1−yN(0<x<y<1)キャ
ップ層 16・・・ゲート電極 17・・・ソース電極 18・・・ドレイン電極 21・・・GaN基板 24・・・GaN電子蓄積層 25・・・n型AlyGa1−yN(0<x<y<1)
電子供給層 31・・・入力端子 32・・・インピーダンス整合回路 33・・・実施形態1、2、3、4における電界効果ト
ランジスタ 34・・・インピーダンス整合回路 35・・・出力端子 36・・・チョークコイル
層 14・・・n型GaNチャネル層 15・・・AlyGa1−yN(0<x<y<1)キャ
ップ層 16・・・ゲート電極 17・・・ソース電極 18・・・ドレイン電極 21・・・GaN基板 24・・・GaN電子蓄積層 25・・・n型AlyGa1−yN(0<x<y<1)
電子供給層 31・・・入力端子 32・・・インピーダンス整合回路 33・・・実施形態1、2、3、4における電界効果ト
ランジスタ 34・・・インピーダンス整合回路 35・・・出力端子 36・・・チョークコイル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H03F 3/16 3/21 Fターム(参考) 5F045 AA04 AB09 AB14 AB17 AC01 AC08 AC12 AF02 AF04 AF09 AF13 BB12 BB16 CA06 DA53 DA69 EE12 5F102 GA15 GB01 GC01 GD01 GJ02 GJ10 GK04 GL04 GM04 GQ01 GR01 GS01 GT01 HC01 HC11 5J091 AA04 AA41 CA20 CA36 FA16 HA11 HA12 HA16 HA24 HA33 KA29 QA02 TA01 TA02 UW08 5J092 AA04 AA41 CA20 CA36 FA16 HA11 HA12 HA16 HA24 HA33 KA29 QA02 TA01 TA02 VL08
Claims (4)
- 【請求項1】格子緩和したAlxGa1−xN(0<x
<1)バッファ層と、 前記AlxGa1−xN(0<x<1)バッファ層上に
形成されたn型GaNチャネル層と、 前記n型GaNチャネル層上に形成されたAlyGa
1−yN(0<x<y<1)キャップ層と、 前記AlyGa1−yN(0<x<y<1)キャップ層
上に形成され、前記n型GaNチャネル層の表面電位を
制御するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記n型GaNチャネル層は、前記AlxGa1−xN
(0<x<1)バッファ層との界面に負のピエゾ電荷を
発生し、前記AlyGa1−yN(0<x<y<1)キ
ャップ層との界面に正のピエゾ電荷を発生するようにし
たこと特徴とする半導体電界効果トランジスタ。 - 【請求項2】格子緩和したAlxGa1−xN(0<x
<1)バッファ層と、 前記AlxGa1−xN(0<x<1)バッファ層上に
形成されたn型GaNチャネル層と、 前記n型GaNチャネル層上に形成されたAlyGa
1−yN(0<x<y<1)キャップ層と、 前記AlyGa1−yN(0<x<y<1)キャップ層
上に形成され、前記n型GaNチャネル層の表面電位を
制御するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記n型GaNチャネル層は、前記AlxGa1−xN
(0<x<1)バッファ層との界面に負のピエゾ電荷を
発生し、AlyGa1−yN(0<x<y<1)キャッ
プ層との界面に正のピエゾ電荷を発生するようにした半
導体電界効果トランジスタと、 前記ドレイン電極に接続されたチョークコイルとを具備
し、 前記チョークコイルを介して前記ドレイン電極に電源が
供給され、 前記ゲート電極に入力信号が入力され、 前記ドレイン電極から出力信号が出力されることを特徴
とする電力増幅器。 - 【請求項3】格子緩和したAlxGa1−xN(0<x
<1)バッファ層と、 前記AlxGa1−xN(0<x<1)バッファ層上に
形成されたGaN電子蓄積層と、 前記GaN電子蓄積層上に形成されたn型不純物を含む
AlyGa1−yN(0<x<y<1)電子供給層と、 前記AlyGa1−yN(0<x<y<1)電子供給層
上に形成され、前記GaN電子蓄積層の表面電位を制御
するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記GaN電子蓄積層は、前記AlxGa1−xN(0
<x<1)バッファ層との界面に負のピエゾ電荷を発生
し、前記AlyGa1−yN(0<x<y<1)電子供
給層との界面に正のピエゾ電荷を発生するようにしたこ
とを特徴とする半導体電界効果トランジスタ。 - 【請求項4】格子緩和したAlxGa1−xN(0<x
<1)バッファ層と、 前記AlxGa1−xN(0<x<1)バッファ層上に
形成されたGaN電子蓄積層と、 前記GaN電子蓄積層上に形成されたn型不純物を含む
AlyGa1−yN(0<x<y<1)電子供給層と、 前記AlyGa1−yN(0<x<y<1)電子供給層
上に形成され、前記GaN電子蓄積層の表面電位を制御
するゲート電極と、 前記ゲート電極を挟む位置に形成されたソース電極及び
ドレイン電極とを具備し、 前記GaN電子蓄積層は、前記AlxGa1−xN(0
<x<1)バッファ層との界面に負のピエゾ電荷を発生
し、前記AlyGa1−yN(0<x<y<1)電子供
給層との界面に正のピエゾ電荷を発生するようにした半
導体電界効果トランジスタと、 前記ドレイン電極に接続されたチョークコイルとを具備
し、 前記チョークコイルを介して前記ドレイン電極に電源が
供給され、 前記ゲート電極に入力信号が入力され、 前記ドレイン電極から出力信号が出力されることを特徴
とする電力増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000248484A JP2002064201A (ja) | 2000-08-18 | 2000-08-18 | 半導体電界効果トランジスタ及び電力増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000248484A JP2002064201A (ja) | 2000-08-18 | 2000-08-18 | 半導体電界効果トランジスタ及び電力増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002064201A true JP2002064201A (ja) | 2002-02-28 |
Family
ID=18738381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000248484A Pending JP2002064201A (ja) | 2000-08-18 | 2000-08-18 | 半導体電界効果トランジスタ及び電力増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002064201A (ja) |
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-
2000
- 2000-08-18 JP JP2000248484A patent/JP2002064201A/ja active Pending
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