JP2004193203A - 電界効果トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】キャリア移動度の高い縦型の電界効果トランジスタの提供。
【解決手段】シリコン基板１０上には、表面に向かうにしたがってＣ組成が増加する傾斜ＳｉＣ（シリコン・カーボン）層１１、緩和ＳｉＣ層１２、シリコン層１６が順次積層されている。この場合、シリコンはＳｉＣよりも格子間隔が狭いため、シリコン層１６はシリコン基板１０の主面に対して平行な方向の圧縮歪みを受けている。
【選択図】 図４
【解決手段】シリコン基板１０上には、表面に向かうにしたがってＣ組成が増加する傾斜ＳｉＣ（シリコン・カーボン）層１１、緩和ＳｉＣ層１２、シリコン層１６が順次積層されている。この場合、シリコンはＳｉＣよりも格子間隔が狭いため、シリコン層１６はシリコン基板１０の主面に対して平行な方向の圧縮歪みを受けている。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、チャネル領域が縦方向に形成されている縦型の電界効果トランジスタに関し、特にキャリアの移動度が高い縦型の電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータおよび携帯型電話機を代表とする情報端末装置が急速に普及している。このような情報端末装置は、大規模集積回路（ＬＳＩ）を備えており、装置の性能を向上させるためにはこのＬＳＩの性能を向上させることが重要となる。
【０００３】
ＬＳＩは多数のトランジスタにより構成されている。そのため、ＬＳＩの性能を向上させるためには高性能なトランジスタを用いる必要がある。このような高性能なトランジスタを実現するための取り組みとしてトランジスタの微細化が注目されている。半導体基板と平行な方向にチャネル層が形成される横型の電界効果トランジスタにおいては、チャネル長の微細化により駆動特性を向上させることができる。しかしながら、横型電界効果トランジスタにおけるチャネル長の微細化は、ホトリソグラフィにより形成されるエッチングマスクに依存する。そのため、チャネル長の微細化を図るためには設備コストが増大することになる。また、現在ではホトリソグラフィを利用した微細化は限界に近付いてきている。そこで、このような問題を解消するために、容易なプロセスでチャネル長の微細化を実現することができるデバイスの１つとして、縦型の電界効果トランジスタが提案され開発されている（例えば、非特許文献１参照。）。
【０００４】
図６は従来の縦型電界効果トランジスタの構成を模式的に示す平面図である。また図７は図６のＶＩＩ−ＶＩＩ線における断面図である。なお、図６において、Ｓはソース領域を、Ｇはゲート電極を、Ｄはドレイン領域をそれぞれ示している。
【０００５】
図７において、３０はシリコン基板を示している。このシリコン基板３０上には、その主面に対して垂直方向に突起したシリコン層３５が形成されている。このシリコン層３５の表面側にはドレイン領域３４が形成されている。そして、これらのシリコン基板３０およびシリコン層３５を覆うようにしてゲート絶縁膜３２が形成されている。このゲート絶縁膜３２上には、突起状のシリコン層３５を挟むようにして多結晶シリコンからなる一対のゲート電極３３ａ、３３ｂが形成されている。また、シリコン基板３０の表面側であって突起したシリコン層３５の両側に位置する所定の領域には、一対のソース領域３１ａ、３１ｂが形成されている。
【０００６】
以上のように構成されている従来の縦型電界効果トランジスタにおいて、ゲート電極３３ａ、３３ｂにオン電圧が印加された場合、シリコン層３５の側壁部をチャネルとして、ソース領域３１ａ、３１ｂとドレイン領域３４との間に電流が流れる。このように縦型電界効果トランジスタにおいては、半導体基板の主面に対して垂直な方向にチャネルが形成されることになる。このため、ホトリソグラフィ技術に依存することなくチャネル長を調節することができる。以下、このような従来の縦型電界効果トランジスタの製造方法について説明する。
【０００７】
図８は従来の縦型電界効果トランジスタの製造工程を示す断面図である。まず、例えばホウ素イオンをシリコン基板３０に注入することによりＰ型に不純物ドープする（図８（ａ））。次に、ホトリソグラフィによりエッチングマスクを形成し、そのエッチングマスクを用いて反応性イオンエッチング法によりシリコン基板３０をエッチングすることにより、突起状のシリコン層３５を形成する（図８（ｂ））。次に、熱酸化を行うことによりシリコン基板３０およびシリコン層３５の表面にゲート絶縁膜３２を形成する（図８（ｃ））。その後にゲート絶縁膜３２上にゲート電極３３ａ、３３ｂとなる多結晶シリコン層３６を成膜する（図８（ｄ））。そして、多結晶シリコン層３６をエッチバックして突起状のシリコン層３５の側壁部近辺のみを残すことによりゲート電極３３を形成する（図８（ｅ））。最後に、ゲート電極３３ａ、３３ｂをマスクとして例えば砒素イオンを注入することにより、シリコン基板３０の表面側であってゲート絶縁膜３２と接している領域にソース領域３１ａ、３１ｂを、シリコン層３５の表面側にドレイン領域３４をそれぞれ形成する（図８（ｆ））。
【０００８】
以上のようにして半導体基板の主面に対して垂直な方向にチャネルを有する縦型電界効果トランジスタが製造される。このように、容易なプロセスで製造することができるため、製造コストを削減することができる。また、横型電界効果トランジスタの場合と比べて、チャネル長の微細化をより高精度に行うことができる。
【０００９】
ところで、高性能なトランジスタを実現するための他の取り組みとして、横型電界効果トランジスタにおいて、半導体基板の主面に対して平行な方向に引っ張り歪みを受けたチャネル半導体層を形成する手法が知られている。チャネル半導体層に引っ張り歪みを与えるとバンドの縮退が解かれるため、電子散乱が抑制される。その結果、電子の移動度が向上することになるので、トランジスタの高性能化に寄与することになる。
【００１０】
具体的には、次のようにして引っ張り歪みを受けたチャネル半導体層を形成する。まず、シリコン基板上に、表面に向かうにしたがってＧｅ組成比が増加する傾斜ＳｉＧｅ（シリコン・ゲルマニウム）層と、緩和ＳｉＧｅ層とをエピタキシャル成長させる。次に、この緩和ＳｉＧｅ層上にチャネル半導体層としてのシリコン層をエピタキシャル成長させる。ＳｉＧｅはシリコンよりも格子間隔が広いので、緩和ＳｉＧｅ層の上にシリコン層をエピタキシャル成長させた場合、これにより形成されるシリコン層はシリコン基板の主面に対して平行な方向の引っ張り歪みを受けた状態となる。
【００１１】
図９は半導体基板の主面に対して平行な方向の引っ張り歪みを受けたシリコン層を備えた従来の横型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。図９に示すように、緩和ＳｉＧｅ層上に形成されたシリコン層は、図中の矢符方向の歪み、すなわちシリコン基板の主面に対して平行な方向の引っ張り歪みを受けたシリコン層となる。
【００１２】
このような引っ張り歪みを受けたシリコン層をチャネルとして用いた場合、歪みのかかっていないシリコン層をチャネルとして用いる場合と比べて、電子の移動度は約１．８５倍、正孔の移動度は約１．５倍にそれぞれ増大するという報告がなされている（例えば、非特許文献２参照。）。このようにキャリアの移動度が高い歪み材料を用いてトランジスタを構成することによりトランジスタの性能を向上させることができる。
【００１３】
【非特許文献１】
Ｈｉｒｏｓｈｉ Ｔａｋａｔｏ， Ｋａｚｕｍａｓａ Ｓｕｎｏｕｃｈｉ， Ｎａｏｋｏ Ｏｋａｂｅ， Ａｋｉｈｉｒｏ Ｎｉｔａｙａｍａ， Ｋａｔｓｕｈｉｋｏ Ｈｉｅｄａ， Ｆｕｍｉｏ Ｈｉｒｉｇｕｃｈｉ， ａｎｄ Ｆｕｊｉｏ Ｍａｓｕｏｋａ， ’Ｏｍｐａｃｔ ｏｆ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ （ＳＧＴ） ｆｏｒ Ｕｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＬＳＩ’ｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｉｃ Ｄｅｖｉｃｅ， ｖｏｌｕｍｅ ３８， Ｎｏ．３， Ｍａｒｃｈ， ｐｐ．５７３−５７８ （１９９１）
【非特許文献２】
Ｓｈｉｎ−ｉｃｈｉ Ｔａｋａｇｉ， Ａｋｉｒａ Ｔｏｒｉｕｍｉ， Ｍａｓａｏ Ｉｗａｓｅ， ａｎｄ Ｈｉｒｏｙｕｋｉ Ｔａｎｇｏ， ’Ｏｎ ｔｈｅ ｎｉｖｅｒｓａｌｉｔｙ ｏｆ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒ Ｍｏｂｉｌｉｔｙ ｉｎ Ｓｉ ＭＯＳＦＥＴ’ｓ ： Ｉ−Ｅｆｆｅｃｔｓ ｏｆ Ｓｕｂｓｔｒａｔｅ Ｉｍｐｕｒｉｔｙ Ｃｏｎｃｅｎｔｒａｔｉｏｎ’ ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｉｃ Ｄｅｖｉｃｅ，ｖｏｌｕｍｅ ４１， Ｎｏ，１２， Ｄｅｃｅｍｂｅｒ， ｐｐ． ２３５７−２３６２ （１９９４）
【００１４】
【発明が解決しようとする課題】
前述したように、横型電界効果トランジスタにおいて半導体基板の主面に対して平行な方向の引っ張り歪みを受けたチャネル半導体層を用いた場合、キャリアの移動度を向上させることができる。しかしながら、縦型電界効果トランジスタの場合、チャネルが半導体基板の主面に対して垂直な方向に形成されているため、横型電界効果トランジスタの場合と同様にして半導体基板の主面に対して平行な方向に引っ張り歪みを受けたチャネル半導体層を用いたとしても、電子散乱を抑制する効果は通常の無歪みチャネル半導体層を用いた場合と同程度となる。そのため、従来のようにしてチャネル半導体層に引っ張り歪みを与えたとしても、キャリアの移動度が高い縦型電界効果トランジスタを実現することができなかった。
【００１５】
本発明はこのような事情に鑑みてなされており、歪み材料を用いることにより電子散乱を抑制することができ、その結果キャリアの移動度を向上させることができる縦型電界効果トランジスタを提供することを目的とする。
【００１６】
【課題を解決するための手段】
前述したような課題を解決するために、本発明の電界効果トランジスタは、半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタにおいて、前記垂直な方向における前記第１半導体層の格子間隔に対する前記垂直な方向と直交する方向における前記第１半導体層の格子間隔のアスペクト比が１未満であることを特徴とする。
【００１７】
ここで、「垂直な方向と直交する方向における格子間隔」とは、一般的な意味通り、半導体基板の平面方向において最も短い格子間隔をいう。
【００１８】
また、前記発明に係る電界効果トランジスタにおいて、前記第１半導体層と比べて格子間隔が狭い第２半導体層が前記半導体基板上に形成されており、前記第１半導体層は、前記第２半導体層上に形成されていることが好ましい。
【００１９】
また、前記発明に係る電界効果トランジスタにおいて、前記第２半導体層は緩和されていることが好ましい。
【００２０】
また、前記発明に係る電界効果トランジスタにおいて、前記半導体基板はシリコンからなることが好ましい。
【００２１】
また、前記発明に係る電界効果トランジスタにおいて、前記半導体基板はＳＯＩからなることが好ましい。
【００２２】
また、前記発明に係る電界効果トランジスタにおいて、前記第１半導体層はシリコンからなる層であり、前記第２半導体層はシリコンおよび炭素を含む層であることが好ましい。
【００２３】
更に、前記発明に係る電界効果トランジスタにおいて、前記第２半導体層はシリコン、炭素およびゲルマニウムからなる層であることが好ましい。
【００２４】
また、本発明の電界効果トランジスタは、半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタにおいて、前記第１半導体層は、前記半導体基板の主面に対して平行な方向の圧縮歪みを受けていることを特徴とする。
【００２５】
また、本発明の電界効果トランジスタの製造方法は、半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタの製造方法において、前記半導体基板上に前記第１半導体層と比べて格子間隔が狭い第２半導体層を形成する工程と、前記第２半導体層上に前記第１半導体層をエピタキシャル成長させる工程と、前記エピタキシャル成長させた第１半導体層を、前記半導体基板の主面に対して垂直な方向に突起した形状に加工する工程とを有することを特徴とする。
【００２６】
また、前記発明に係る電界効果トランジスタの製造方法において、前記第１半導体層はシリコンからなる層であり、前記第２半導体層はシリコンおよび炭素を含む層であることが好ましい。
【００２７】
更に、前記発明に係る電界効果トランジスタの製造方法において、前記第２半導体層はシリコン、炭素およびゲルマニウムからなる層であることが好ましい。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
図１は、本発明の縦型電界効果トランジスタの構成を模式的に示す平面図である。また、図２は図１のＩＩ−ＩＩ線における断面図である。なお、図１において、Ｓはソース領域を、Ｇはゲート電極を、Ｄはドレイン領域をそれぞれ示している。
【００３０】
図２において、１０は（１００）面を主面とするシリコン基板を示している。このシリコン基板１０上には、表面に向かうにしたがってＣ組成が増加する傾斜ＳｉＣ（シリコン・カーボン）層１１、緩和ＳｉＣバッファ層１２、シリコン層１６が順次積層されている。ここで、傾斜ＳｉＣ層１１および緩和ＳｉＣバッファ層１２の膜厚は計２μｍから３μｍ程度であり、シリコン層１６の膜厚は１００ｎｍから２００ｎｍ程度である。なお、緩和ＳｉＣバッファ層１２のＣの組成プロファイルは、ボックス状プロファイルまたは傾斜状プロファイルのみであってもよい。
【００３１】
シリコン層１６は、後述するようにしてエッチングを施すことによりシリコン基板１０の主面に対して垂直な方向に突起するような形状に加工される。このシリコン層１６の表面側にはドレイン領域１７が形成されている。そして、シリコン層１６および緩和ＳｉＣ層１２を覆うようにしてゲート絶縁膜１４が形成されている。このゲート絶縁膜１４上には、突起状のシリコン層１６を挟むようにして多結晶シリコンからなる一対のゲート電極１５ａ、１５ｂが形成されている。また、緩和ＳｉＣ層１２の表面側であって突起状のシリコン層１６の両側に位置する所定の領域には、一対のソース領域１３ａ、１３ｂが形成されている。
【００３２】
なお、本実施の形態では半導体基板としてシリコン基板１０を用いているが、これに限定されるわけではなく、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
【００３３】
次に、本発明の縦型電界効果トランジスタの製造方法について説明する。
【００３４】
図３は本発明の縦型電界効果トランジスタの製造工程を示す断面図である。まず、シリコン基板１０上に傾斜ＳｉＣ層１１をＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりエピタキシャル成長させる。この場合、傾斜ＳｉＣ層１１は、表面に向かうにしたがってＣ組成比が増加するように形成される。具体的には、底面でのＣ組成比は０％で、表面に向かうにしたがってその値が増加し、その結果表面でのＣ組成比が３％程度となるように、ソースガスの原料の混合比を調整しながら傾斜ＳｉＣ層１１をエピタキシャル成長させる。そのために、４５０℃から５５０℃の範囲内、典型的には５００℃の成長温度で、結晶成長装置内にＳｉ２Ｈ６を２０ｓｃｃｍで固定して供給すると共に、ＳｉＨＣＨ３を０ｓｃｃｍから１ｓｃｃｍまで増加させながら供給する。
【００３５】
次に、傾斜ＳｉＣ層１１の上に、同じくＵＨＶ−ＣＶＤ法により緩和ＳｉＣバッファ層１２をエピタキシャル成長させる。具体的には、４５０℃から５５０℃の範囲内、典型的には５００℃の成長温度で、結晶成長装置内にＳｉ２Ｈ６を２０ｓｃｃｍで固定して供給すると共に、ＳｉＨＣＨ３を１ｓｃｃｍで固定して供給する。この緩和ＳｉＣバッファ層１２のＣ組成比は３％程度である。前述したように、これらの傾斜ＳｉＣ層１１および緩和ＳｉＣバッファ層１２は、それらの膜厚が計２μｍから３μｍ程度となるように形成される。なお、本実施の形態では緩和ＳｉＣバッファ層１２のＣ組成比を３％程度としているが、このＣ組成比は０．５％以上１０％以下が好ましく、１％以上５％以下がより好ましい。０．５％未満であれば、十分な歪みを有した歪みＳｉ単結晶を得ることができないという不具合が生じる場合があり、１０％を超えると、歪みＳｉ単結晶中の欠陥が多くなり単結晶を得ることが困難になるという不具合が生じる場合がある。
【００３６】
次に、同じくＵＨＶ−ＣＶＤ法により、緩和ＳｉＣバッファ層１２の上にシリコン層１６をエピタキシャル成長させる。具体的には、５００℃から６００℃の成長温度で、結晶成長装置内にＳｉ２Ｈ６を２０ｓｃｃｍで固定して供給する。この場合、シリコンがＳｉＣと比べて格子間隔が狭いために、シリコン層１６はシリコン基板１０の主面に対して平行な方向の圧縮歪みを受けることになる。この点については後で詳述する。
【００３７】
以上のようにして形成された基板に対して、例えばホウ素イオンを注入することによってＰ型に不純物ドープする（図３（ａ））。次に、ホトリソグラフィによりエッチングマスクを形成し、そのエッチングマスクを用いて反応性イオンエッチング法によりシリコン層１６をエッチングする。これにより、シリコン基板１０の主面に対して垂直な方向に突起するような形状にシリコン層１６を加工する（図３（ｂ））。
【００３８】
次に、熱酸化を行うことによりシリコン層１６および緩和ＳｉＣ層１２の表面にゲート絶縁膜１４を形成する（図３（ｃ））。その後にゲート絶縁膜１４上にゲート電極１５となる多結晶シリコン層１８を成膜する（図３（ｄ））。そして、多結晶シリコン層１８をエッチバックして突起状のシリコン層１６の側壁部付近の領域のみを残すことによりゲート電極１５ａ、１５ｂを形成する（図３（ｅ））。最後に、ゲート電極１５をマスクとして例えば砒素イオンを注入することにより、緩和ＳｉＣ層１２の表面側であってゲート絶縁膜１４と接している領域にソース領域１３ａ、１３ｂを、シリコン層１６の表面側にドレイン領域１７をそれぞれ形成する（図３（ｆ））。
【００３９】
次に、以上のように構成され製造された縦型電界効果トランジスタの動作を説明する。
【００４０】
以上のように構成されている本発明の縦型電界効果トランジスタにおいて、ゲート電極１５ａ、１５ｂにオン電圧が印加された場合、突起状のシリコン層１６の側壁部をチャネルとして、ソース領域１３ａ、１３ｂとドレイン領域１７との間に電流が流れる。
【００４１】
図４は本発明の縦型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。また、図５はダイヤモンド構造の単位格子の結晶構造を３次元的に示す図である。ここで図４は、図５において太線で示されている（００１）面で切断した場合の断面図である。図４に示すように、緩和ＳｉＣ層１２上に形成されたシリコン層１６は、図中の矢符方向の歪み、すなわちシリコン基板１０の主面に対して平行な方向に圧縮歪みを受けることになる。シリコン層１６がこのような圧縮歪みを受けた場合、シリコン基板１０の主面に対して平行な方向におけるシリコン層１６の格子間隔と、同じく垂直な方向におけるシリコン層１６の格子間隔との比、すなわちシリコン層１６の格子間隔のアスペクト比が変化する。ここでシリコン層１６の格子間隔のアスペクト比とは、図４に示されるように、シリコン基板１０の主面に対して垂直な方向におけるシリコン層１６の格子間隔ｙに対する、同じく平行な方向におけるシリコン層１６の格子間隔ｘの比、すなわちｘ／ｙをいう。本発明の場合では、シリコン層１６がシリコン基板１０の主面に対して平行な方向の圧縮歪みを受けているため、シリコン層１６の格子間隔のアスペクト比は１未満となる。好ましいアスペクト比は０．９９８以下であり、より好ましいアスペクト比は０．９９６以下である。なお、アスペクト比が小さくなりすぎると歪みが大きく成りすぎて、転位が生じるので、アスペクト比は０．９８以上であることが好ましい。
【００４２】
このようにシリコン層１６の格子間隔のアスペクト比が１未満になるのは、シリコン基板１０の主面に対して平行な方向におけるシリコン層１６の格子間隔が狭まっているのに対して、同じく垂直な方向におけるシリコン層１６の格子間隔が固定されているためである。このことは、相対的に、シリコン層１６がシリコン基板１０の主面に対して垂直な方向の引っ張り歪みを受けていると考えることができる。したがって、本発明の場合、シリコン層１６においてシリコン基板１０の主面に対して垂直な方向にバンドの縮退が解かれることになる。そのため、ゲート電極１５にオン電圧が印加されることにより、突起状のシリコン層１６の側壁部をチャネルとしてソース領域１３ａ、１３ｂとドレイン領域１７との間に電流が流れる場合、電子散乱が抑制されることになる。その結果、キャリアの移動度を向上させることができる。
【００４３】
なお、前述したように本実施の形態ではシリコン層１６の下に位置する緩和バッファ層をＳｉＣからなる緩和ＳｉＣバッファ層１２としているが、これに限られるわけではない。なぜなら、本発明の縦型電界効果トランジスタにおける緩和バッファ層は、その上に形成されるシリコンと比べて格子間隔が狭い材料で構成されていればよいからである。そのような材料としては、ＳｉＣの他に、例えばＳｉＧｅＣ（シリコン・ゲルマニウム・カーボン）が挙げられる。緩和バッファ層をＳｉＧｅＣで構成した場合、ＳｉＣで構成した場合と比べて結晶の安定化を図ることができるという利点がある。なお、この場合は、シリコンと比べて格子間隔を狭くしなければならない点および結晶の安定化を十分に達成すべきである点などを考慮して、Ｃ組成比は１％程度、Ｇｅ組成比は１０％程度であることが好ましい。Ｇｅ組成比は３％以上２０％以下が好ましく、８％以上１５％以下がより好ましい。３％未満であれば、Ｇｅ組成比が小さいため、安定した成膜が困難になるという不具合が生じる場合があり、２０を超えると、十分な歪みを有した歪みＳｉ単結晶を得ることが困難になるという不具合が生じる場合がある。同様に、Ｃ組成比は０．８％以上１２．１％以下が好ましく、１．８％以上６．６％以下がより好ましい。０．８％未満であれば、十分な歪みを有した歪みＳｉ単結晶を得ることができないという不具合が生じる場合があり、１２．１％を超えると、歪みＳｉ結晶中の欠陥が多くなり単結晶を得ることが困難になるという不具合が生じる場合がある。
【００４４】
【発明の効果】
以上詳述したように、本発明に係る電界効果トランジスタによれば、半導体基板の主面に対して垂直な方向に突起する半導体層の側壁部をチャネルとした場合にキャリアの移動度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の縦型電界効果トランジスタの構成を模式的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】本発明の縦型電界効果トランジスタの製造工程を示す断面図である。
【図４】本発明の縦型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。
【図５】ダイヤモンド構造の単位格子の結晶構造を３次元的に示す図である。
【図６】従来の縦型電界効果トランジスタの構成を模式的に示す平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線における断面図である。
【図８】従来の縦型電界効果トランジスタの製造工程を示す断面図である。
【図９】半導体基板の主面に対して平行な方向の引っ張り歪みを受けたシリコン層を備えた従来の横型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。
【符号の説明】
１０ シリコン基板
１１ 傾斜ＳｉＣ層
１２ 緩和ＳｉＣ層
１３ ソース領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ シリコン層
１７ ドレイン領域
１８ 多結晶シリコン層
【発明の属する技術分野】
本発明は、チャネル領域が縦方向に形成されている縦型の電界効果トランジスタに関し、特にキャリアの移動度が高い縦型の電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータおよび携帯型電話機を代表とする情報端末装置が急速に普及している。このような情報端末装置は、大規模集積回路（ＬＳＩ）を備えており、装置の性能を向上させるためにはこのＬＳＩの性能を向上させることが重要となる。
【０００３】
ＬＳＩは多数のトランジスタにより構成されている。そのため、ＬＳＩの性能を向上させるためには高性能なトランジスタを用いる必要がある。このような高性能なトランジスタを実現するための取り組みとしてトランジスタの微細化が注目されている。半導体基板と平行な方向にチャネル層が形成される横型の電界効果トランジスタにおいては、チャネル長の微細化により駆動特性を向上させることができる。しかしながら、横型電界効果トランジスタにおけるチャネル長の微細化は、ホトリソグラフィにより形成されるエッチングマスクに依存する。そのため、チャネル長の微細化を図るためには設備コストが増大することになる。また、現在ではホトリソグラフィを利用した微細化は限界に近付いてきている。そこで、このような問題を解消するために、容易なプロセスでチャネル長の微細化を実現することができるデバイスの１つとして、縦型の電界効果トランジスタが提案され開発されている（例えば、非特許文献１参照。）。
【０００４】
図６は従来の縦型電界効果トランジスタの構成を模式的に示す平面図である。また図７は図６のＶＩＩ−ＶＩＩ線における断面図である。なお、図６において、Ｓはソース領域を、Ｇはゲート電極を、Ｄはドレイン領域をそれぞれ示している。
【０００５】
図７において、３０はシリコン基板を示している。このシリコン基板３０上には、その主面に対して垂直方向に突起したシリコン層３５が形成されている。このシリコン層３５の表面側にはドレイン領域３４が形成されている。そして、これらのシリコン基板３０およびシリコン層３５を覆うようにしてゲート絶縁膜３２が形成されている。このゲート絶縁膜３２上には、突起状のシリコン層３５を挟むようにして多結晶シリコンからなる一対のゲート電極３３ａ、３３ｂが形成されている。また、シリコン基板３０の表面側であって突起したシリコン層３５の両側に位置する所定の領域には、一対のソース領域３１ａ、３１ｂが形成されている。
【０００６】
以上のように構成されている従来の縦型電界効果トランジスタにおいて、ゲート電極３３ａ、３３ｂにオン電圧が印加された場合、シリコン層３５の側壁部をチャネルとして、ソース領域３１ａ、３１ｂとドレイン領域３４との間に電流が流れる。このように縦型電界効果トランジスタにおいては、半導体基板の主面に対して垂直な方向にチャネルが形成されることになる。このため、ホトリソグラフィ技術に依存することなくチャネル長を調節することができる。以下、このような従来の縦型電界効果トランジスタの製造方法について説明する。
【０００７】
図８は従来の縦型電界効果トランジスタの製造工程を示す断面図である。まず、例えばホウ素イオンをシリコン基板３０に注入することによりＰ型に不純物ドープする（図８（ａ））。次に、ホトリソグラフィによりエッチングマスクを形成し、そのエッチングマスクを用いて反応性イオンエッチング法によりシリコン基板３０をエッチングすることにより、突起状のシリコン層３５を形成する（図８（ｂ））。次に、熱酸化を行うことによりシリコン基板３０およびシリコン層３５の表面にゲート絶縁膜３２を形成する（図８（ｃ））。その後にゲート絶縁膜３２上にゲート電極３３ａ、３３ｂとなる多結晶シリコン層３６を成膜する（図８（ｄ））。そして、多結晶シリコン層３６をエッチバックして突起状のシリコン層３５の側壁部近辺のみを残すことによりゲート電極３３を形成する（図８（ｅ））。最後に、ゲート電極３３ａ、３３ｂをマスクとして例えば砒素イオンを注入することにより、シリコン基板３０の表面側であってゲート絶縁膜３２と接している領域にソース領域３１ａ、３１ｂを、シリコン層３５の表面側にドレイン領域３４をそれぞれ形成する（図８（ｆ））。
【０００８】
以上のようにして半導体基板の主面に対して垂直な方向にチャネルを有する縦型電界効果トランジスタが製造される。このように、容易なプロセスで製造することができるため、製造コストを削減することができる。また、横型電界効果トランジスタの場合と比べて、チャネル長の微細化をより高精度に行うことができる。
【０００９】
ところで、高性能なトランジスタを実現するための他の取り組みとして、横型電界効果トランジスタにおいて、半導体基板の主面に対して平行な方向に引っ張り歪みを受けたチャネル半導体層を形成する手法が知られている。チャネル半導体層に引っ張り歪みを与えるとバンドの縮退が解かれるため、電子散乱が抑制される。その結果、電子の移動度が向上することになるので、トランジスタの高性能化に寄与することになる。
【００１０】
具体的には、次のようにして引っ張り歪みを受けたチャネル半導体層を形成する。まず、シリコン基板上に、表面に向かうにしたがってＧｅ組成比が増加する傾斜ＳｉＧｅ（シリコン・ゲルマニウム）層と、緩和ＳｉＧｅ層とをエピタキシャル成長させる。次に、この緩和ＳｉＧｅ層上にチャネル半導体層としてのシリコン層をエピタキシャル成長させる。ＳｉＧｅはシリコンよりも格子間隔が広いので、緩和ＳｉＧｅ層の上にシリコン層をエピタキシャル成長させた場合、これにより形成されるシリコン層はシリコン基板の主面に対して平行な方向の引っ張り歪みを受けた状態となる。
【００１１】
図９は半導体基板の主面に対して平行な方向の引っ張り歪みを受けたシリコン層を備えた従来の横型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。図９に示すように、緩和ＳｉＧｅ層上に形成されたシリコン層は、図中の矢符方向の歪み、すなわちシリコン基板の主面に対して平行な方向の引っ張り歪みを受けたシリコン層となる。
【００１２】
このような引っ張り歪みを受けたシリコン層をチャネルとして用いた場合、歪みのかかっていないシリコン層をチャネルとして用いる場合と比べて、電子の移動度は約１．８５倍、正孔の移動度は約１．５倍にそれぞれ増大するという報告がなされている（例えば、非特許文献２参照。）。このようにキャリアの移動度が高い歪み材料を用いてトランジスタを構成することによりトランジスタの性能を向上させることができる。
【００１３】
【非特許文献１】
Ｈｉｒｏｓｈｉ Ｔａｋａｔｏ， Ｋａｚｕｍａｓａ Ｓｕｎｏｕｃｈｉ， Ｎａｏｋｏ Ｏｋａｂｅ， Ａｋｉｈｉｒｏ Ｎｉｔａｙａｍａ， Ｋａｔｓｕｈｉｋｏ Ｈｉｅｄａ， Ｆｕｍｉｏ Ｈｉｒｉｇｕｃｈｉ， ａｎｄ Ｆｕｊｉｏ Ｍａｓｕｏｋａ， ’Ｏｍｐａｃｔ ｏｆ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ （ＳＧＴ） ｆｏｒ Ｕｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＬＳＩ’ｓ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｉｃ Ｄｅｖｉｃｅ， ｖｏｌｕｍｅ ３８， Ｎｏ．３， Ｍａｒｃｈ， ｐｐ．５７３−５７８ （１９９１）
【非特許文献２】
Ｓｈｉｎ−ｉｃｈｉ Ｔａｋａｇｉ， Ａｋｉｒａ Ｔｏｒｉｕｍｉ， Ｍａｓａｏ Ｉｗａｓｅ， ａｎｄ Ｈｉｒｏｙｕｋｉ Ｔａｎｇｏ， ’Ｏｎ ｔｈｅ ｎｉｖｅｒｓａｌｉｔｙ ｏｆ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒ Ｍｏｂｉｌｉｔｙ ｉｎ Ｓｉ ＭＯＳＦＥＴ’ｓ ： Ｉ−Ｅｆｆｅｃｔｓ ｏｆ Ｓｕｂｓｔｒａｔｅ Ｉｍｐｕｒｉｔｙ Ｃｏｎｃｅｎｔｒａｔｉｏｎ’ ， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｉｃ Ｄｅｖｉｃｅ，ｖｏｌｕｍｅ ４１， Ｎｏ，１２， Ｄｅｃｅｍｂｅｒ， ｐｐ． ２３５７−２３６２ （１９９４）
【００１４】
【発明が解決しようとする課題】
前述したように、横型電界効果トランジスタにおいて半導体基板の主面に対して平行な方向の引っ張り歪みを受けたチャネル半導体層を用いた場合、キャリアの移動度を向上させることができる。しかしながら、縦型電界効果トランジスタの場合、チャネルが半導体基板の主面に対して垂直な方向に形成されているため、横型電界効果トランジスタの場合と同様にして半導体基板の主面に対して平行な方向に引っ張り歪みを受けたチャネル半導体層を用いたとしても、電子散乱を抑制する効果は通常の無歪みチャネル半導体層を用いた場合と同程度となる。そのため、従来のようにしてチャネル半導体層に引っ張り歪みを与えたとしても、キャリアの移動度が高い縦型電界効果トランジスタを実現することができなかった。
【００１５】
本発明はこのような事情に鑑みてなされており、歪み材料を用いることにより電子散乱を抑制することができ、その結果キャリアの移動度を向上させることができる縦型電界効果トランジスタを提供することを目的とする。
【００１６】
【課題を解決するための手段】
前述したような課題を解決するために、本発明の電界効果トランジスタは、半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタにおいて、前記垂直な方向における前記第１半導体層の格子間隔に対する前記垂直な方向と直交する方向における前記第１半導体層の格子間隔のアスペクト比が１未満であることを特徴とする。
【００１７】
ここで、「垂直な方向と直交する方向における格子間隔」とは、一般的な意味通り、半導体基板の平面方向において最も短い格子間隔をいう。
【００１８】
また、前記発明に係る電界効果トランジスタにおいて、前記第１半導体層と比べて格子間隔が狭い第２半導体層が前記半導体基板上に形成されており、前記第１半導体層は、前記第２半導体層上に形成されていることが好ましい。
【００１９】
また、前記発明に係る電界効果トランジスタにおいて、前記第２半導体層は緩和されていることが好ましい。
【００２０】
また、前記発明に係る電界効果トランジスタにおいて、前記半導体基板はシリコンからなることが好ましい。
【００２１】
また、前記発明に係る電界効果トランジスタにおいて、前記半導体基板はＳＯＩからなることが好ましい。
【００２２】
また、前記発明に係る電界効果トランジスタにおいて、前記第１半導体層はシリコンからなる層であり、前記第２半導体層はシリコンおよび炭素を含む層であることが好ましい。
【００２３】
更に、前記発明に係る電界効果トランジスタにおいて、前記第２半導体層はシリコン、炭素およびゲルマニウムからなる層であることが好ましい。
【００２４】
また、本発明の電界効果トランジスタは、半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタにおいて、前記第１半導体層は、前記半導体基板の主面に対して平行な方向の圧縮歪みを受けていることを特徴とする。
【００２５】
また、本発明の電界効果トランジスタの製造方法は、半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタの製造方法において、前記半導体基板上に前記第１半導体層と比べて格子間隔が狭い第２半導体層を形成する工程と、前記第２半導体層上に前記第１半導体層をエピタキシャル成長させる工程と、前記エピタキシャル成長させた第１半導体層を、前記半導体基板の主面に対して垂直な方向に突起した形状に加工する工程とを有することを特徴とする。
【００２６】
また、前記発明に係る電界効果トランジスタの製造方法において、前記第１半導体層はシリコンからなる層であり、前記第２半導体層はシリコンおよび炭素を含む層であることが好ましい。
【００２７】
更に、前記発明に係る電界効果トランジスタの製造方法において、前記第２半導体層はシリコン、炭素およびゲルマニウムからなる層であることが好ましい。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
図１は、本発明の縦型電界効果トランジスタの構成を模式的に示す平面図である。また、図２は図１のＩＩ−ＩＩ線における断面図である。なお、図１において、Ｓはソース領域を、Ｇはゲート電極を、Ｄはドレイン領域をそれぞれ示している。
【００３０】
図２において、１０は（１００）面を主面とするシリコン基板を示している。このシリコン基板１０上には、表面に向かうにしたがってＣ組成が増加する傾斜ＳｉＣ（シリコン・カーボン）層１１、緩和ＳｉＣバッファ層１２、シリコン層１６が順次積層されている。ここで、傾斜ＳｉＣ層１１および緩和ＳｉＣバッファ層１２の膜厚は計２μｍから３μｍ程度であり、シリコン層１６の膜厚は１００ｎｍから２００ｎｍ程度である。なお、緩和ＳｉＣバッファ層１２のＣの組成プロファイルは、ボックス状プロファイルまたは傾斜状プロファイルのみであってもよい。
【００３１】
シリコン層１６は、後述するようにしてエッチングを施すことによりシリコン基板１０の主面に対して垂直な方向に突起するような形状に加工される。このシリコン層１６の表面側にはドレイン領域１７が形成されている。そして、シリコン層１６および緩和ＳｉＣ層１２を覆うようにしてゲート絶縁膜１４が形成されている。このゲート絶縁膜１４上には、突起状のシリコン層１６を挟むようにして多結晶シリコンからなる一対のゲート電極１５ａ、１５ｂが形成されている。また、緩和ＳｉＣ層１２の表面側であって突起状のシリコン層１６の両側に位置する所定の領域には、一対のソース領域１３ａ、１３ｂが形成されている。
【００３２】
なお、本実施の形態では半導体基板としてシリコン基板１０を用いているが、これに限定されるわけではなく、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
【００３３】
次に、本発明の縦型電界効果トランジスタの製造方法について説明する。
【００３４】
図３は本発明の縦型電界効果トランジスタの製造工程を示す断面図である。まず、シリコン基板１０上に傾斜ＳｉＣ層１１をＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりエピタキシャル成長させる。この場合、傾斜ＳｉＣ層１１は、表面に向かうにしたがってＣ組成比が増加するように形成される。具体的には、底面でのＣ組成比は０％で、表面に向かうにしたがってその値が増加し、その結果表面でのＣ組成比が３％程度となるように、ソースガスの原料の混合比を調整しながら傾斜ＳｉＣ層１１をエピタキシャル成長させる。そのために、４５０℃から５５０℃の範囲内、典型的には５００℃の成長温度で、結晶成長装置内にＳｉ２Ｈ６を２０ｓｃｃｍで固定して供給すると共に、ＳｉＨＣＨ３を０ｓｃｃｍから１ｓｃｃｍまで増加させながら供給する。
【００３５】
次に、傾斜ＳｉＣ層１１の上に、同じくＵＨＶ−ＣＶＤ法により緩和ＳｉＣバッファ層１２をエピタキシャル成長させる。具体的には、４５０℃から５５０℃の範囲内、典型的には５００℃の成長温度で、結晶成長装置内にＳｉ２Ｈ６を２０ｓｃｃｍで固定して供給すると共に、ＳｉＨＣＨ３を１ｓｃｃｍで固定して供給する。この緩和ＳｉＣバッファ層１２のＣ組成比は３％程度である。前述したように、これらの傾斜ＳｉＣ層１１および緩和ＳｉＣバッファ層１２は、それらの膜厚が計２μｍから３μｍ程度となるように形成される。なお、本実施の形態では緩和ＳｉＣバッファ層１２のＣ組成比を３％程度としているが、このＣ組成比は０．５％以上１０％以下が好ましく、１％以上５％以下がより好ましい。０．５％未満であれば、十分な歪みを有した歪みＳｉ単結晶を得ることができないという不具合が生じる場合があり、１０％を超えると、歪みＳｉ単結晶中の欠陥が多くなり単結晶を得ることが困難になるという不具合が生じる場合がある。
【００３６】
次に、同じくＵＨＶ−ＣＶＤ法により、緩和ＳｉＣバッファ層１２の上にシリコン層１６をエピタキシャル成長させる。具体的には、５００℃から６００℃の成長温度で、結晶成長装置内にＳｉ２Ｈ６を２０ｓｃｃｍで固定して供給する。この場合、シリコンがＳｉＣと比べて格子間隔が狭いために、シリコン層１６はシリコン基板１０の主面に対して平行な方向の圧縮歪みを受けることになる。この点については後で詳述する。
【００３７】
以上のようにして形成された基板に対して、例えばホウ素イオンを注入することによってＰ型に不純物ドープする（図３（ａ））。次に、ホトリソグラフィによりエッチングマスクを形成し、そのエッチングマスクを用いて反応性イオンエッチング法によりシリコン層１６をエッチングする。これにより、シリコン基板１０の主面に対して垂直な方向に突起するような形状にシリコン層１６を加工する（図３（ｂ））。
【００３８】
次に、熱酸化を行うことによりシリコン層１６および緩和ＳｉＣ層１２の表面にゲート絶縁膜１４を形成する（図３（ｃ））。その後にゲート絶縁膜１４上にゲート電極１５となる多結晶シリコン層１８を成膜する（図３（ｄ））。そして、多結晶シリコン層１８をエッチバックして突起状のシリコン層１６の側壁部付近の領域のみを残すことによりゲート電極１５ａ、１５ｂを形成する（図３（ｅ））。最後に、ゲート電極１５をマスクとして例えば砒素イオンを注入することにより、緩和ＳｉＣ層１２の表面側であってゲート絶縁膜１４と接している領域にソース領域１３ａ、１３ｂを、シリコン層１６の表面側にドレイン領域１７をそれぞれ形成する（図３（ｆ））。
【００３９】
次に、以上のように構成され製造された縦型電界効果トランジスタの動作を説明する。
【００４０】
以上のように構成されている本発明の縦型電界効果トランジスタにおいて、ゲート電極１５ａ、１５ｂにオン電圧が印加された場合、突起状のシリコン層１６の側壁部をチャネルとして、ソース領域１３ａ、１３ｂとドレイン領域１７との間に電流が流れる。
【００４１】
図４は本発明の縦型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。また、図５はダイヤモンド構造の単位格子の結晶構造を３次元的に示す図である。ここで図４は、図５において太線で示されている（００１）面で切断した場合の断面図である。図４に示すように、緩和ＳｉＣ層１２上に形成されたシリコン層１６は、図中の矢符方向の歪み、すなわちシリコン基板１０の主面に対して平行な方向に圧縮歪みを受けることになる。シリコン層１６がこのような圧縮歪みを受けた場合、シリコン基板１０の主面に対して平行な方向におけるシリコン層１６の格子間隔と、同じく垂直な方向におけるシリコン層１６の格子間隔との比、すなわちシリコン層１６の格子間隔のアスペクト比が変化する。ここでシリコン層１６の格子間隔のアスペクト比とは、図４に示されるように、シリコン基板１０の主面に対して垂直な方向におけるシリコン層１６の格子間隔ｙに対する、同じく平行な方向におけるシリコン層１６の格子間隔ｘの比、すなわちｘ／ｙをいう。本発明の場合では、シリコン層１６がシリコン基板１０の主面に対して平行な方向の圧縮歪みを受けているため、シリコン層１６の格子間隔のアスペクト比は１未満となる。好ましいアスペクト比は０．９９８以下であり、より好ましいアスペクト比は０．９９６以下である。なお、アスペクト比が小さくなりすぎると歪みが大きく成りすぎて、転位が生じるので、アスペクト比は０．９８以上であることが好ましい。
【００４２】
このようにシリコン層１６の格子間隔のアスペクト比が１未満になるのは、シリコン基板１０の主面に対して平行な方向におけるシリコン層１６の格子間隔が狭まっているのに対して、同じく垂直な方向におけるシリコン層１６の格子間隔が固定されているためである。このことは、相対的に、シリコン層１６がシリコン基板１０の主面に対して垂直な方向の引っ張り歪みを受けていると考えることができる。したがって、本発明の場合、シリコン層１６においてシリコン基板１０の主面に対して垂直な方向にバンドの縮退が解かれることになる。そのため、ゲート電極１５にオン電圧が印加されることにより、突起状のシリコン層１６の側壁部をチャネルとしてソース領域１３ａ、１３ｂとドレイン領域１７との間に電流が流れる場合、電子散乱が抑制されることになる。その結果、キャリアの移動度を向上させることができる。
【００４３】
なお、前述したように本実施の形態ではシリコン層１６の下に位置する緩和バッファ層をＳｉＣからなる緩和ＳｉＣバッファ層１２としているが、これに限られるわけではない。なぜなら、本発明の縦型電界効果トランジスタにおける緩和バッファ層は、その上に形成されるシリコンと比べて格子間隔が狭い材料で構成されていればよいからである。そのような材料としては、ＳｉＣの他に、例えばＳｉＧｅＣ（シリコン・ゲルマニウム・カーボン）が挙げられる。緩和バッファ層をＳｉＧｅＣで構成した場合、ＳｉＣで構成した場合と比べて結晶の安定化を図ることができるという利点がある。なお、この場合は、シリコンと比べて格子間隔を狭くしなければならない点および結晶の安定化を十分に達成すべきである点などを考慮して、Ｃ組成比は１％程度、Ｇｅ組成比は１０％程度であることが好ましい。Ｇｅ組成比は３％以上２０％以下が好ましく、８％以上１５％以下がより好ましい。３％未満であれば、Ｇｅ組成比が小さいため、安定した成膜が困難になるという不具合が生じる場合があり、２０を超えると、十分な歪みを有した歪みＳｉ単結晶を得ることが困難になるという不具合が生じる場合がある。同様に、Ｃ組成比は０．８％以上１２．１％以下が好ましく、１．８％以上６．６％以下がより好ましい。０．８％未満であれば、十分な歪みを有した歪みＳｉ単結晶を得ることができないという不具合が生じる場合があり、１２．１％を超えると、歪みＳｉ結晶中の欠陥が多くなり単結晶を得ることが困難になるという不具合が生じる場合がある。
【００４４】
【発明の効果】
以上詳述したように、本発明に係る電界効果トランジスタによれば、半導体基板の主面に対して垂直な方向に突起する半導体層の側壁部をチャネルとした場合にキャリアの移動度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の縦型電界効果トランジスタの構成を模式的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】本発明の縦型電界効果トランジスタの製造工程を示す断面図である。
【図４】本発明の縦型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。
【図５】ダイヤモンド構造の単位格子の結晶構造を３次元的に示す図である。
【図６】従来の縦型電界効果トランジスタの構成を模式的に示す平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線における断面図である。
【図８】従来の縦型電界効果トランジスタの製造工程を示す断面図である。
【図９】半導体基板の主面に対して平行な方向の引っ張り歪みを受けたシリコン層を備えた従来の横型電界効果トランジスタの各構成要素の結晶構造を示す模式図である。
【符号の説明】
１０ シリコン基板
１１ 傾斜ＳｉＣ層
１２ 緩和ＳｉＣ層
１３ ソース領域
１４ ゲート絶縁膜
１５ ゲート電極
１６ シリコン層
１７ ドレイン領域
１８ 多結晶シリコン層
Claims (11)
- 半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタにおいて、
前記垂直な方向における前記第１半導体層の格子間隔に対する前記垂直な方向と直交する方向における前記第１半導体層の格子間隔のアスペクト比が１未満であることを特徴とする電界効果トランジスタ。 - 前記第１半導体層と比べて格子間隔が狭い第２半導体層が前記半導体基板上に形成されており、前記第１半導体層は、前記第２半導体層上に形成されている請求項１に記載の電界効果トランジスタ。
- 前記第２半導体層は緩和されている請求項２に記載の電界効果トランジスタ。
- 前記半導体基板はシリコンからなる請求項１に記載の電界効果トランジスタ。
- 前記半導体基板はＳＯＩからなる請求項１に記載の電界効果トランジスタ。
- 前記第１半導体層はシリコンからなる層であり、前記第２半導体層はシリコンおよび炭素を含む層である請求項２に記載の電界効果トランジスタ。
- 前記第２半導体層はシリコン、炭素およびゲルマニウムからなる層である請求項６に記載の電界効果トランジスタ。
- 半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタにおいて、
前記第１半導体層は、前記半導体基板の主面に対して平行な方向の圧縮歪みを受けていることを特徴とする電界効果トランジスタ。 - 半導体基板と、前記半導体基板上に設けられ、前記半導体基板の主面に対して垂直な方向に突起した第１半導体層とを備え、前記第１半導体層の側壁部分がチャネルとなる縦型の電界効果トランジスタの製造方法において、
前記半導体基板上に前記第１半導体層と比べて格子間隔が狭い第２半導体層を形成する工程と、
前記第２半導体層上に前記第１半導体層をエピタキシャル成長させる工程と、
前記エピタキシャル成長させた第１半導体層を、前記半導体基板の主面に対して垂直な方向に突起した形状に加工する工程と
を有することを特徴とする電界効果トランジスタの製造方法。 - 前記第１半導体層はシリコンからなる層であり、前記第２半導体層はシリコンおよび炭素を含む層である請求項９に記載の電界効果トランジスタの製造方法。
- 前記第２半導体層はシリコン、炭素およびゲルマニウムからなる層である請求項１０に記載の電界効果トランジスタの製造方法。
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2002
- 2002-12-09 JP JP2002356623A patent/JP2004193203A/ja active Pending
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