KR100855557B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents
비휘발성 메모리 소자 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR100855557B1 KR100855557B1 KR1020060099519A KR20060099519A KR100855557B1 KR 100855557 B1 KR100855557 B1 KR 100855557B1 KR 1020060099519 A KR1020060099519 A KR 1020060099519A KR 20060099519 A KR20060099519 A KR 20060099519A KR 100855557 B1 KR100855557 B1 KR 100855557B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- charge trap
- gate electrode
- blocking layer
- trap layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000000903 blocking effect Effects 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 229910044991 metal oxide Inorganic materials 0.000 claims description 11
- 150000004706 metal oxides Chemical class 0.000 claims description 11
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- LTXHKPDRHPMBKA-UHFFFAOYSA-N dialuminum;cobalt(2+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Co+2] LTXHKPDRHPMBKA-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000003475 lamination Methods 0.000 claims 3
- 150000002500 ions Chemical class 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 238000002347 injection Methods 0.000 abstract description 11
- 239000007924 injection Substances 0.000 abstract description 11
- 238000006731 degradation reaction Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 208
- 229920001940 conductive polymer Polymers 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
전자 주입 효율 및 데이터 소거 신뢰성이 개선되고, 항복 전압 열화가 개선된 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 반도체 기판, 반도체 기판 상에 형성된 전하 트랩층, 전하 트랩층 상에 형성된 블록킹층, 및 블록킹층 상에 형성된 게이트 전극을 포함하되, 전하 트랩층의 측면 및 게이트 전극의 측면은 블록킹층의 측면보다 내측에 위치한다.
비휘발성 메모리 소자, 리세스, 항복 전압
Description
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 104: 소스/드레인 영역
110: 터널층 124a: 전하 트랩층
132: 블록킹층 140: 게이트 전극
150: 제1 절연막 162: 제2 절연막
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 전자 주입 효율 및 데이터 소거 신뢰성이 개선되고, 항복 전압 열화가 개선된 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
메모리 소자는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 다양하게 적용되고 있다. 메모리 소자는 DRAM, SRAM 등과 같이 데이터의 입출력이 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자와 ROM과 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구적으로 저장할 수 있는 비휘발성 메모리 소자로 구분될 수 있다. 최근에는 상기 비휘발성 메모리 소자로서 전기적으로 데이터의 입출력이 가능한 EEPROM, 플래쉬 메모리 소자 등이 개발되어 있다.
이러한 EEPROM이나 플래쉬 메모리 소자는 예를 들어 반도체 기판 위에 제1 절연막, 전하 트랩층, 제2 절연막 및 컨트롤 게이트 전극이 순차적으로 형성된 구조를 갖는다. 전하 트랩층은 컨트롤 게이트 전극으로부터 커플링 전압이 인가되어, 반도체 기판과 전위차를 가짐으로써, 반도체 기판으로부터 전자가 주입되도록 설계된다.
그런데, 전하 트랩층에 가해지는 전압 커플링 효과는 컨트롤 게이트 전극과 전하 트랩층 간의 커패시턴스에 의해 좌우된다. 저전압에서도 전자가 주입되도록 하기 위해서는 전압 커플링 효과가 큰 것이 바람직하고, 이를 위해 상기 커패시턴스의 값이 큰 것이 바람직하다. 따라서, 상기 커패시턴스를 증가시키기 위하여 전 하 트랩층과 컨트롤 게이트 전극 사이에 개재되는 제2 절연막을 고유전율의 금속 산화막으로 형성하는 방법이 제시되고 있다. 그러나, 고유전율의 금속 산화막은 식각시에 측면에 전도성 고분자를 생성하며, 이렇게 생성된 전도성 고분자는 컨트롤 게이트 전극과 전하 트랩층간의 전자 이동 패쓰(path)로 이용됨으로써, 항복 전압을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전자 주입 효율 및 데이터 소거 신뢰성이 개선되고, 항복 전압 열화가 개선된 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 전자 주입 효율 및 데이터 소거 신뢰성이 개선되고, 항복 전압 열화가 개선된 비휘발성 메모리 소자를 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 전하 트랩층, 상기 전하 트랩층 상에 형성된 블록킹층, 및 상기 블록킹층 상에 형성된 게이트 전극을 포함하되, 상기 전하 트랩층의 측면 및 상기 게이트 전극의 측면은 상기 블록킹층의 측 면보다 내측에 위치한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 전하 트랩층용 적층막 및 블록킹층용 적층막을 형성하고, 상기 블록킹층용 적층막 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양측에 스페이서를 형성하고, 상기 블록킹층용 적층막 및 상기 전하 트랩층용 적층막을 패터닝하여 측면이 상기 스페이서의 외측벽에 정렬되는 블록킹층 및 전하 트랩층을 형성하고, 상기 전하 트랩층의 측면을 상기 블록킹층의 측면의 내측으로 리세스시키는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서의 사용되는 용어인 "내측"은 비휘발성 메모리 소자의 셀의 중심축을 기준으로 상기 셀의 중앙과 가까운 방향을, "외측"은 비휘발성 메모리 소자의 셀의 중심축을 기준으로 상기 셀의 중앙으로부터 먼 방향을 지칭할 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자(10)는 반도체 기판(100) 상에 형성된 전하 트랩층(124a) 및 게이트 전극(140)을 포함한다.
반도체 기판(100)은 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 것일 수 있다. 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 적용될 수 있다. 또, 도면으로 도시하지는 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
반도체 기판(100) 내에는 서로 이격된 소스/드레인 영역(104)이 형성되어 있다. 소스/드레인 영역(104)에는 p형 또는 n형 불순물이 도핑되어 있으며, 마주하는 한쌍의 소스/드레인 영역(104) 사이에는 채널 영역이 형성되어 있다. 소스/드레인 영역(104)은 고농도 도핑 영역(104b) 및 저농도 도핑 영역(104a)을 포함할 수 있다. 저농도 도핑 영역(104a)은 고농도 도핑 영역(104b)과 채널 영역의 사이에 위치할 수 있다.
반도체 기판(100) 상에는 터널층(110), 전하 트랩층(124a), 및 블록킹층(132)이 순차적으로 적층되어 있다.
터널층(110)은 반도체 기판(100)과 전하 트랩층(124a) 사이에 개재되어 전하의 이동 통로를 제공한다. 터널층(110)은 반도체 기판(100)의 채널 영역 이외에도 소스/드레인 영역(104)을 넓게 덮는다. 이러한 터널층(110)은 예를 들어 실리콘 산화막, 실리콘 산질화막 등으로 이루어질 수 있다. 터널층(110)의 두께는 이에 제한되는 것은 아니지만, 예컨대 30Å 내지 50Å일 수 있다.
전하 트랩층(124a)은 반도체 기판(100)으로부터 터널층(110)을 통하여 주입된 전자를 보유(retention)하는 역할을 한다. 이를 위해, 전하 트랩층(124a)은 전자 보유 특성이 우수한 물질로 이루어질 수 있다. 예를 들면, 전하 트랩층(124a)은 실리콘 질화물, 실리콘 산질화물, 알루미늄 옥사이드(AlOx)나 하프늄 옥사이드(HfOx) 등과 같은 고유전율 물질(이하, high-k 물질) 또는 이들의 조합으로 이루어질 수 있다. 전하 트랩층(124a)의 두께는 예를 들면 30Å 내지 100Å일 수 있으나, 이에 제한되는 것은 아니다.
전하 트랩층(124a)은 반도체 기판(100)의 채널 영역과 오버랩되도록 위치한다. 즉, 전하 트랩층(124a)의 양 측면은 채널 영역과 소스/드레인 영역(104)의 경계에 대체로 정렬되어 있다. 또, 전하 트랩층(124a)은 후술하는 게이트 전극(140)의 측면과 정렬되어 있다.
블록킹층(132)은 반도체 기판(100)으로부터 전하 트랩층(124a)으로 주입된 전자가 상부의 게이트 전극(140) 등으로 유입되는 것을 방지하는 역할을 한다. 따라서, 블록킹층(132)에는 전하 보유 특성이 불량한 물질이 바람직하게 적용될 수 있다. 예를 들면, 블록킹층(132)은 실리콘 산화물이나, 고유전율 물질의 금속 산화물로 이루어질 수 있다. 적용 가능한 금속 산화물은 예를 들어 알루미늄(Al), 하프늄(Hf), 코발트(Co) 또는 이들의 조합을 포함하는 산화물이 예시된다. 구체적으로, 알루미늄 옥사이드(AlOx), 하프늄 옥사이드(HfOx), 하프늄 알루미늄 옥사이드(HfAlOx), 코발트 알루미늄 옥사이드(CoAlOx) 등이 적용될 수 있다.
또, 상기한 블록킹 역할을 충분히 수행하기 위해 블록킹층(132)은 충분한 두께를 갖는 것이 바람직하다. 따라서, 블록킹층(132)의 두께는 상술한 터널층이나 전하 트랩층의 두께보다 더 클 수 있다. 일예를 들면, 블록킹층(132)의 두께는 50Å 내지 150Å일 수 있다. 그러나, 본 실시예에서 적용될 수 있는 블록킹층(132)의 두께가 상술한 비교 및 수치에 제한되지 않음은 물론이다.
블록킹층(132)은 전하 트랩층(124a)보다도 외측으로 돌출되어 있다. 다시 말하면, 전하 트랩층(124a)의 측면은 블록킹층(132)의 측면으로부터 내측으로 리세스되어 있다.
블록킹층(132)의 측면은 반도체 기판(100)의 채널 영역 뿐만 아니라 그에 인접하는 소스/드레인 영역(104)에도 일부 오버랩된다. 예시적으로 블록킹층(132)의 양측면은 소스/드레인 영역(104)의 저농도 도핑 영역(104a)과 고농도 도핑 영역(104b)의 경계에 정렬되도록 위치할 수 있다.
블록킹층(132) 위에는 게이트 전극(140)이 형성되어 있다. 게이트 전극(140)은 n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막 등이 하나 이상 적층된 구조를 가질 수 있다. 상기 금속의 예로는 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등을 들 수 있다. 도 1에서는 게이트 전극(140)이 제1 게이트 전극층(142) 및 제2 게이트 전극층(144)을 포함하는 예가 도시되어 있다. 각 층을 구성하는 물질의 구체적인 예를 들면, 제1 게이트 전극층(142)은 탄탈륨 질화물(TaN)이고, 제2 게이트 전극층(144)은 텅스텐(W)이다. 그러나, 이는 하나의 예시에 불과하기 때문에, 본 발명이 상기 예시에 제한되지 않음은 명백하다.
게이트 전극(140)의 양 측면은 블록킹층(132)보다 리세스되어 있다. 다시 말하면, 블록킹층(132)은 게이트 전극(140)보다 양측으로 돌출되어 있다. 게이트 전극(140)은 대체로 채널 영역과 오버랩되도록 위치한다. 제조 공정상 저농도 도핑 영역(104a) 형성시에 게이트 전극(140)이 도핑 마스크로 이용될 수 있기 때문에, 게이트 전극(140)의 양 측면은 채널 영역과 소스/드레인 영역(104)의 경계와 대체로 정렬될 수 있다. 나아가, 바람직하기로는 상기 정렬 범위 내에서 게이트 전극(140)의 측면은 하부의 전하 트랩층(124a)의 양 측면에 정렬될 수 있다.
본 실시예에 따른 비휘발성 메모리 소자(10)에서 전자는 게이트 전극(140)에 인가되는 고전압에 기인한 F-N(Fowler-Nordheim) 터널링 방식으로 반도체 기판(100)으로부터 터널링층(110)을 거쳐 전하 트랩층(124a)으로 주입된다. 즉, 전하 트랩층(124a)으로 주입되는 전하의 양은 게이트 전극(140)과 반도체 기판(100) 사이의 전계에 의해 결정된다. 게이트 전극(140)과 반도체 기판(100) 사이의 전계는 게이트 전극(140)의 저면에 수직한 방향으로 형성된다. 그런데, 상기한 바와 같이 게이트 전극(140)의 측면이 하부의 전하 트랩층(124a)의 측면과 정렬됨으로써, 게이트 전극(140)의 폭과 전하 트랩층(124a)의 폭이 일치하게 되면, 게이트 전극(140)으로부터 형성되는 전계의 폭과 전하 트랩층(124a)의 폭이 일치하게 되어, 전하 트랩층(124a)의 모든 면에 대하여 전계가 작용하게 된다. 따라서, 게이트 전극(140)에 의한 전계 내에 있던 전자들이 효율적으로 전하 트랩층(124a)으로 주입될 수 있다.
한편, 블록킹층(132)으로서 고유전율의 금속 산화물을 사용하는 경우, 블록킹층(132)의 패터닝 공정시에 블록킹층(132)의 측면에 전도성 폴리머(미도시)가 형성될 수 있다. 그런데, 상술한 바와 같이 게이트 전극(140)은 양 측면이 블록킹층(132)보다 리세스되어 있기 때문에, 전도성 폴리머가 형성되는 블록킹층(132)의 측면이 게이트 전극(140)의 전계 범위에서 벗어나게 된다. 뿐만 아니라, 하부의 전하 트랩층(124a)의 양 측면도 블록킹층(132)보다 내측으로 리세스되어 있어 전하 트랩층(124a)이 전도성 폴리머로부터 공간적으로 떨어져 있기 때문에, 전하 트랩층(124a)에 주입된 전자가 블록킹층(132)의 전도성 폴리머를 통하여 게이트 전 극(140) 측으로 이동할 위험이 배제된다. 따라서, 전도성 폴리머가 형성되더라도 항복 전압(Breakdown Voltage)이 열화되는 것을 방지할 수 있다.
게이트 전극(140) 위에는 예를 들어 실리콘 질화막으로 이루어진 제1 절연막(150)이 형성되어 있다. 제1 절연막(150)의 측면은 게이트 전극(140)의 측면에 정렬되어 있다. 제1 절연막(150)은 생략될 수도 있다.
게이트 전극(140)이 가리지 않는 블록킹층(132)의 상면, 및 게이트 전극(140)과 제1 절연막(150)의 측면은 제2 절연막(162)에 의해 덮여 있다. 제조 공정에 따라서는 제2 절연막(162)은 제1 절연막(150)의 상면에도 잔류할 수 있다. 제2 절연막(162)은 제조 공정상 식각 정지막의 역할을 한 것일 수 있으며, 예를 들어 MTO(Middle Temperature Oxide)막이나 LTO(Low Temperature Oxide)막 등과 같은 산화막으로 이루어질 수 있다. 제2 절연막(162)은 하부 구조물보다는 작은 두께를 가지고, 하부 구조물에 대해 컨포밀하게 형성될 수 있다.
나아가, 도면으로 도시하지는 않았지만, 제2 절연막(162) 상에는 스페이서가 잔류할 수도 있다.
이하, 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자에 대해 설명한다. 이하의 실시예들에서 상술한 도 1의 실시예와 동일한 구성 요소에 대해서는 설명을 생략하거나 간략화하기로 한다.
도 2는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자(20)는 전하 트랩층(124b)의 양 측면이 게이트 전극(140)의 양 측면보다 내측으로 다소 리 세스되어 있는 점에서 도 1의 실시예와 차이가 있다. 본 실시예에 따른 비휘발성 메모리 소자(20)는 전하 트랩층(124b)의 폭이 게이트 전극(140)의 폭보다 작음으로 인해, 게이트 전극(140)의 전계가 전하 트랩층(124b)을 지나지 않는 영역이 형성될 것이고, 그 영역에서는 전자 주입이 일어나지 않을 것이기 때문에, 도 1의 실시예보다는 전자 주입 효율이 다소 감소할 것으로 예상된다. 그러나, 본 실시예의 경우에도 블록킹층(132)이 게이트 전극(140)보다 양측으로 돌출되어 있을 뿐만 아니라, 전하 트랩층(124b)은 블록킹층(132)의 측면으로부터 더욱 리세스되어 있기 때문에, 블록킹층(132)의 측면에 제조 공정상 전도성 폴리머가 형성되더라도 항복 전압이 열화되는 것이 더욱 방지될 수 있다.
이와 같은 본 실시예에 따른 비휘발성 메모리 소자(20)는 디자인 룰이 커서 전자 주입 효율이 크게 문제되지 않지만, 항복 전압의 열화 방지가 절실히 요청되는 경우 더욱 유리하게 적용될 수 있을 것이다.
도 3은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자(30)는 전하 트랩층(124c)의 양 측면이 게이트 전극(140)의 양 측면보다 외측으로 다소 돌출되어 있다는 점에서 도 1의 실시예와 차이가 있다. 그러나, 본 실시예의 경우에도 전하 트랩층(124c)이 블록킹층(132)보다는 내측으로 리세스되어 있다.
본 실시예에서는 전하 트랩층(124c)이 게이트 전극(140)에 의한 전계 내 뿐만 아니라, 그 외측에도 위치하기 때문에, 전계에 따른 전자 주입의 효율이 확실하게 담보된다. 다만, 전하 트랩층(124c)으로 주입된 전자가 게이트 전극(140)에 의 한 전계 형성 영역의 외측으로도 이동할 수 있는데, 이 영역은 게이트 전극(140)에 의해 제어되기 어려운 영역이기 때문에, 데이터 소거 등의 동작시 완전한 소거가 이루어지지 않을 수 있다. 그러나, 전하 트랩층(124c)의 측면이 블록킹층(132)보다는 내측으로 리세스되어 있기 때문에, 게이트 전극(140)에 의해 제어되지 않는 영역의 폭이 과도하게 커지지는 않다. 따라서, 셀 동작 특성의 과도한 열화는 방지될 수 있다.
또, 상술한 바와 같이 전하 트랩층(124c)은 적어도 블록킹층(132)보다는 내측으로 리세스되어 있기 때문에, 블록킹층(132)의 측면에 전도성 폴리머가 형성되더라도 항복 전압이 열화되는 것이 방지될 수 있다.
이와 같은 본 실시예에 따른 비휘발성 메모리 소자(30)는 높은 수준의 전자 주입 효율이 확실하게 담보될 것이 요구되는 디바이스에 더욱 유리하게 적용될 수 있을 것이다.
도 4는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 비휘발성 메모리 소자(40)는 터널층(112)이 반도체 기판(100)의 채널 영역과 소스/드레인 영역(104)의 일부만을 덮고 있는 점이 도 1의 실시예와 다르다. 즉, 터널층(112)의 양 측면은 블록킹층(132)의 양 측면에 정렬되어 있다. 따라서, 터널층(112)은 소스/드레인 영역(104)의 저농도 도핑 영역(104a)과 고농도 도핑 영역(104b)의 경계에 정렬되어 있을 수 있다.
본 실시예의 경우에도 도 1의 실시예와 같이 전하 트랩층(124a)이 게이트 전 극(140)과 정렬되어 있기 때문에, 전자 주입 효율이 우수하다. 또, 전하 트랩층(124a)의 양 측면이 블록킹층(132)으로부터 내측으로 리세스되어 있기 때문에, 블록킹층(132)의 측면에 전도성 폴리머가 형성되더라도 항복 전압이 열화되는 것이 방지될 수 있다.
한편, 도 4의 실시예에서는 전하 트랩층(124a)이 도 1의 실시예와 동일한 경우만을 예시하였지만, 본 발명의 실시예들이 그에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예들에서는 도 4의 터널층을 갖되, 도 2 또는 도 3의 실시예와 동일한 전하 트랩층을 구비할 수도 있다.
또, 이상에서 설명한 비휘발성 메모리 소자들은 반도체 기판 상에 형성된 게이트 전극 등을 덮는 층간 절연막을 더 포함할 수 있다. 구체적인 예가 도 5 및 도 6에 도시되어 있다. 도 5는 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 도 6은 본 발명의 제6 실시에에 따른 비휘발성 메모리 소자의 단면도이다.
도 5 및 도 6을 참조하면, 비휘발성 메모리 소자(50, 60)는 도 1과 실질적으로 동일한 구조물 상에 이들을 덮는 층간 절연막(180, 182)을 더 포함한다. 층간 절연막(180, 182)은 예를 들어 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 등이 하나 이상 적층된 구조를 가질 수 있다.
도 5에서는 비휘발성 메모리 소자(50)의 층간 절연막(180)이 블록킹층(132)으로부터 리세스되어 있는 리세스 영역까지 채워져 있는 경우가 예시적으로 도시되어 있고, 도 6에서는 비휘발성 메모리 소자(60)의 층간 절연막(182)이 블록킹 층(132)으로부터 리세스되어 있는 리세스 영역을 채우지 않고, 상기 영역이 공동(185)으로 남겨져 있는 경우가 예시적으로 도시되어 있다. 그러나, 본 발명은 이상의 예시에 제한되지 않으며, 상기 리세스 영역이 열산화막이나, 자연 산화막 등으로 부분적으로 또는 전부 채워질 수도 있다. 또, 층간 절연막(180, 182)은 도 2 내지 도 4의 비휘발성 메모리 소자들 상에 형성될 수도 있다. 나아가, 본 발명의 몇몇 실시예들은 층간 절연막(180, 182) 내에 또는 그 위에 콘택홀, 플러그, 배선, 다른 층간 절연막 등이 형성되어 있는 것을 배제하지 않는다.
이하, 상기한 바와 같은 비휘발성 메모리 소자들을 제조하는 예시적인 방법에 대해 설명한다. 이하에서는 도 1에 도시된 비휘발성 메모리 소자를 제조하는 방법을 중심으로 설명하되, 기타 다른 실시예들에 따른 비휘발성 메모리 소자를 제조하는 방법은 차이가 나는 부분을 중심으로 해당 단계 내에서 함께 부연 설명하기로 한다. 또, 이하의 제조 방법에서 언급되는 구성 요소 중 도 1 내지 도 6을 참조하여 설명한 것과 동일한 구성 요소에 대해서는 그 재질, 치수, 및 용도 등을 생략하거나 간략화하기로 한다.
도 7 내지 도 13은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 공정 단계별 중간 구조물들을 도시한다.
도 7을 참조하면, 반도체 기판(100) 상에 터널층(110), 전하 트랩층용 적층막(120), 및 블록킹층용 적층막(130)을 순차적으로 형성한다.
터널층(110)은 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법으로 형성될 수 있다. 터널층(110)이 실리콘 산화막으로 구성되는 경우, 열산화 공정으로 형성될 수도 있다.
전하 트랩층용 적층막(120) 및 블록킹층용 적층막(130)은 터널층(110)과 동일한 방법으로 형성될 수 있다. 또, 전하 트랩층용 적층막(120) 및 블록킹층용 적층막(130)이 금속 산화물을 포함하여 형성되는 경우, 산소 분위기 하에서 저압 화학 기상 증착(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 형성하거나, 상기 방법으로 금속층 형성 후, 산화 공정을 진행하여 형성할 수도 있다.
도 8을 참조하면, 블록킹층용 적층막(130) 상에 제1 게이트 도전층, 제2 게이트 도전층 및 제1 절연막(150)을 형성하고, 사진 식각 등의 방법으로 패터닝하여, 제1 게이트 전극층(142)과 제2 게이트 전극층(144)을 포함하는 게이트 전극(140)을 형성한다.
제1 게이트 도전층 및 제2 게이트 도전층은 CVD, LPCVD, ALD, PVD, MOCVD 등의 방법으로 형성될 수 있다. 제1 절연막(150)은 CVD, LPCVD, PECVD 등의 방법으로 형성될 수 있다.
본 단계에 적용되는 사진 식각 공정은 예를 들면 다음의 공정으로 진행될 수 있다. 먼저 제1 절연막(150) 상에 포토레지스트막을 형성하고 노광 및 현상하여 포 토레지스트 패턴을 형성한다. 이어서, 포토레지스트 패턴을 식각 마스크로 이용하여 제1 절연막, 제2 게이트 도전층 및 제1 게이트 도전층을 순차적으로 식각한다. 이때, 바람직하기로는 건식 식각이 적용되며, 먼저 패터닝된 제1 절연막(150)은 후속 제2 게이트 도전층 및 제1 게이트 도전층의 식각 공정시 하드 마스크의 역할을 할 수 있다.
도 9를 참조하면, 제1 절연막(150) 및 게이트 전극(140)을 도핑 마스크로 이용하여 반도체 기판(100) 내에 n형 또는 p형 불순물을 저농도로 주입한다. 이로써, 게이트 전극(140)의 양 측면에 실질적으로 정렬된 저농도 도핑 영역(102)이 형성되고, 그 사이에 채널 영역이 정의된다.
도 10을 참조하면, 도 9의 결과물의 전면에 제2 절연막(160) 및 스페이서용 제3 절연막(170)을 순차적으로 형성한다.
제2 절연막(160)은 예를 들어 CVD, LPCVD, PECVD 등의 증착 공정으로 형성된다. 상기 증착 공정은 저온(low temperature) 조건, 또는 중온(middle temperature) 조건에서 진행될 수 있다.
스페이서용 제3 절연막(170)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있으며, CVD, LPCVD, PECVD 등의 방법으로 형성될 수 있다.
도 11을 참조하면, 제3 절연막(170)을 에치백하여 게이트 전극(140)과 제1 절연막(150)의 양 측면에 스페이서(172)를 형성한다. 본 단계에서 제2 절연막(160)은 에치 스토퍼로서 작용할 수 있다. 따라서, 제2 절연막(160)은 여전히 하부 구조물 전부를 덮고 있을 수 있다.
도 12를 참조하면, 스페이서(172) 외측에 노출되어 있는 제2 절연막(160), 블록킹층용 적층막(130), 및 전하 트랩층용 적층막(120)을 식각하여 제거함으로써, 스페이서(172)의 측면에 정렬된 제2 절연막(162) 패턴, 블록킹층(132), 및 전하 트랩층(122)을 형성한다. 별도의 마스크를 사용하지 않고 식각하는 경우, 제1 절연막(150) 상의 제2 절연막(160)도 함께 식각되어 제1 절연막(150)이 노출된다. 상기 식각 단계에서, 식각되는 구조물들이 스페이서(172) 및 제1 절연막(150)보다 식각 선택비가 큰 식각 가스를 이용하여 식각하게 되면, 스페이서(172)와 제1 절연막(150)은 여전히 잔류하게 된다.
또, 상술한 바와 같이 블록킹층(132)이 금속 산화물로 이루어진 경우, 상기 식각에 의해 블록킹층(132)의 양 측면에는 전도성 폴리머가 형성될 수 있다.
한편, 도 4에 도시된 비휘발성 메모리 소자(40)를 제조하기 위해서는 본 단계에서 전하 트랩층(122) 하부의 터널층(110)도 함께 제거한다.
도 13을 참조하면, 스페이서(172) 및 게이트 전극(140)을 도핑 마스크로 이용하여 반도체 기판(100) 내에 n형 또는 p형 불순물을 고농도로 주입한다. 이로써, 스페이서(172)의 외측면을 경계로 하는 고농도 도핑 영역(104b) 및 저농도 도핑 영역(104a)을 포함하는 소스/드레인 영역(104)이 완성된다.
이어서, 전하 트랩층(122)의 양 측면을 선택적으로 제거하여 블록킹층(132)으로부터 리세스시킴으로써, 도 1에 도시된 비휘발성 메모리 소자를 완성한다. 본 실시예에서는 도 1에 도시된 바와 같이 전하 트랩층(124a)의 양 측면을 게이트 전극(140)의 측면에 정렬될 때까지 리세스시킨 후, 상기 선택적 제거 공정을 중단한 다.
전하 트랩층(122)의 선택적 제거는 등방성 식각으로 진행될 수 있다. 등방성 식각으로는 건식 식각 및 습식 식각이 모두 가능하다.
예를 들면, 상기 등방성 식각 공정은 NF3, CF4, SF6, CHF3, 및 CH2F2 중 적어도 하나를 포함하는 식각 가스를 이용한 화학적 건식 식각(Chemical dry etch)으로 진행될 수 있다. 또, 인산을 포함하는 식각액을 이용한 습식 식각으로 진행될 수도 있다. 다만, 상기 경우들에서 전하 트랩층(124a)과 블록킹층(132)의 식각 선택비가 10:1 이상, 바람직하기로는 100:1 이상인 조건으로 진행함으로써, 블록킹층(132)이 함께 식각되는 것을 방지하도록 한다.
상기 조건에 의할 때, 스페이서(172)와 제1 절연막(150)도 적어도 일부가 함께 제거될 수 있을 것이다. 도 1의 실시예에서는 스페이서(172)는 전부 제거되고, 제1 절연막(150)은 전부 잔류한 예가 도시되어 있지만, 이는 예시에 불과하다.
본 단계에서, 전하 트랩층(122)의 양 측면이 게이트 전극(140)의 측면에 정렬되기 전에 등방성 식각을 중단하게 되면, 도 3에 도시된 비휘발성 메모리 소자(30)의 전하 트랩층(124c)이 형성될 수 있고, 전하 트랩층(122)의 양 측면이 게이트 전극(140)의 측면에 정렬된 후에도 등방성 식각을 더욱 진행하게 되면, 도 2에 도시된 비휘발성 메모리 소자(20)의 전하 트랩층(124b)이 형성될 수 있다.
또, 도 5 및 도 6에 도시된 비휘발성 메모리 소자(50, 60)를 형성하기 위해서는 도 1의 구조물 상에 CVD, LPCVD, PECVD 등을 이용하여 층간 절연막(180, 182)을 더 형성한다. 도 5와 도 6의 구조적 차이는 층간 절연막(180, 182)이 리세스된 영역을 채울 수 있는 제조 공정을 채용하느냐 여부에 의해 결정될 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 그 제조 방법에 의하면 전하 트랩층이 게이트 전극과 정렬되어 있기 때문에, 전자 주입 효율 및 데이터 소거의 신뢰성이 개선될 수 있다. 또, 블록킹층으로 고유전율 산화막을 사용하더라도, 전하 트랩층 및 게이트 전극이 블록킹층으로부터 리세스되어 있기 때문에, 전도성 폴리머에 의한 항복 전압 열화가 방지될 수 있다.
Claims (21)
- 반도체 기판;상기 반도체 기판 상에 형성된 전하 트랩층;상기 전하 트랩층 상에 형성된 블록킹층; 및상기 블록킹층 상에 형성된 게이트 전극을 포함하되,상기 전하 트랩층의 측면 및 상기 게이트 전극의 측면은 상기 블록킹층의 측면보다 내측에 위치하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 전하 트랩층의 측면은 상기 게이트 전극의 측면과 정렬되어 있는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 반도체 기판 내에 형성되며, 상기 게이트 전극의 양측에 위치하는 복수의 소스/드레인 영역을 더 포함하는 비휘발성 메모리 소자.
- 제3 항에 있어서,상기 반도체 기판은 상기 복수의 소스/드레인 영역 사이의 채널 영역을 더 포함하고,상기 게이트 전극의 측면은 상기 각 소스/드레인 영역 및 상기 채널 영역의 경계와 정렬되어 있는 비휘발성 메모리 소자.
- 제3 항에 있어서,상기 복수의 소스/드레인 영역은 각각 제1 및 제2 도핑 영역을 포함하되, 상기 제2 도핑 영역은 상기 제1 도핑 영역보다 도핑 농도가 높고,상기 블록킹층의 측면은 상기 제1 도핑 영역과 상기 제2 도핑 영역의 경계와 정렬되어 있는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 반도체 기판과 상기 전하 트랩층 사이에 형성되며, 상기 반도체 기판의 전면을 덮는 터널층을 더 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 반도체 기판과 상기 전하 트랩층 사이에 형성되며, 상기 블록킹층의 측면에 정렬되는 터널층을 더 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 게이트 전극이 가리지 않는 상기 블록킹층의 돌출된 상면, 및 상기 게이트 전극의 적어도 측면을 덮는 절연막을 더 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 블록킹층은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함하는 비휘발성 메모리 소자.
- 제9 항에 있어서,상기 금속 산화물은 알루미늄 옥사이드(AlOx), 하프늄 옥사이드(HfOx), 하프늄 알루미늄 옥사이드(HfAlOx), 코발트 알루미늄 옥사이드(CoAlOx) 또는 이들의 조합인 비휘발성 메모리 소자.
- 반도체 기판 상에 전하 트랩층용 적층막 및 블록킹층용 적층막을 형성하고,상기 블록킹층용 적층막 상에 게이트 전극을 형성하고,상기 게이트 전극의 양측에 스페이서를 형성하고,상기 블록킹층용 적층막 및 상기 전하 트랩층용 적층막을 패터닝하여 측면이 상기 스페이서의 외측벽에 정렬되는 블록킹층 및 전하 트랩층을 형성하고,상기 전하 트랩층의 측면을 상기 블록킹층의 측면의 내측으로 리세스시키는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 리세스는 등방성 식각으로 진행되는 비휘발성 메모리 소자의 제조 방법.
- 제12 항에 있어서,상기 등방성 식각은 상기 전하 트랩층과 상기 블록킹층의 식각 선택비가 10:1 이상인 식각 가스 또는 식각액을 이용하여 진행되는 비휘발성 메모리 소자의 제조 방법.
- 제13 항에 있어서,상기 식각 가스는 NF3, CF4, SF6, CHF3, 및 CH2F2 중 적어도 하나를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 리세스로 상기 전하 트랩층의 측면이 상기 게이트 전극의 측면에 정렬되는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 전하 트랩층용 적층막을 형성하기 전에, 상기 반도체 기판 상에 트랩층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 스페이서를 형성하는 것은,상기 게이트 전극 상에 스페이서용 절연막을 형성하고,상기 스페이서용 절연막을 에치백하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제17 항에 있어서,상기 스페이서를 형성하기 전에, 상기 게이트 전극 상에 식각 정지막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 게이트 전극을 형성한 후에 상기 반도체 기판 내에 제1 농도로 불순물 이온을 도핑하고,상기 블록킹층 및 전하 트랩층을 형성한 후에 상기 반도체 기판 내에 상기 제1 농도보다 높은 제2 농도로 불순물 이온을 도핑하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제11 항에 있어서,상기 블록킹층용 적층막은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제20 항에 있어서,상기 금속 산화물은 알루미늄 옥사이드(AlOx), 하프늄 옥사이드(HfOx), 하프 늄 알루미늄 옥사이드(HfAlOx), 코발트 알루미늄 옥사이드(CoAlOx) 또는 이들의 조합인 비휘발성 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060099519A KR100855557B1 (ko) | 2006-10-12 | 2006-10-12 | 비휘발성 메모리 소자 및 이의 제조 방법 |
| US11/555,126 US20090008701A1 (en) | 2006-10-12 | 2006-10-31 | Nonvolatile memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060099519A KR100855557B1 (ko) | 2006-10-12 | 2006-10-12 | 비휘발성 메모리 소자 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080033004A KR20080033004A (ko) | 2008-04-16 |
| KR100855557B1 true KR100855557B1 (ko) | 2008-09-01 |
Family
ID=39573340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060099519A KR100855557B1 (ko) | 2006-10-12 | 2006-10-12 | 비휘발성 메모리 소자 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090008701A1 (ko) |
| KR (1) | KR100855557B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100988135B1 (ko) * | 2007-08-24 | 2010-10-18 | 르네사스 일렉트로닉스 가부시키가이샤 | 불휘발성 반도체 장치 및 그 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807220B1 (ko) * | 2007-02-01 | 2008-02-28 | 삼성전자주식회사 | 불휘발성 메모리 장치의 제조 방법 |
| KR100994711B1 (ko) * | 2008-05-21 | 2010-11-17 | 주식회사 하이닉스반도체 | 전하 트랩형 비휘발성 메모리 장치 제조 방법 |
| US20100117141A1 (en) * | 2008-11-13 | 2010-05-13 | Samsung Electronics Co., Ltd. | Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof |
| WO2010076601A1 (en) * | 2008-12-30 | 2010-07-08 | Giulio Albini | Memory device and method of fabricating thereof |
| TWI398946B (zh) * | 2010-01-28 | 2013-06-11 | Macronix Int Co Ltd | 快閃記憶體及其製造方法與操作方法 |
| US8441063B2 (en) * | 2010-12-30 | 2013-05-14 | Spansion Llc | Memory with extended charge trapping layer |
| US8866212B2 (en) * | 2011-05-13 | 2014-10-21 | Globalfoundries Singapore Pte Ltd | Structures and methods of improving reliability of non-volatile memory devices |
| JP6889001B2 (ja) * | 2017-03-30 | 2021-06-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001088A (ko) * | 2001-06-28 | 2003-01-06 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2004349311A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
| KR20060035551A (ko) * | 2004-10-21 | 2006-04-26 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10205079B4 (de) * | 2002-02-07 | 2008-01-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
| KR100432888B1 (ko) * | 2002-04-12 | 2004-05-22 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR100881201B1 (ko) * | 2003-01-09 | 2009-02-05 | 삼성전자주식회사 | 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법 |
| US6885072B1 (en) * | 2003-11-18 | 2005-04-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with undercut trapping structure |
| US7446371B2 (en) * | 2004-10-21 | 2008-11-04 | Samsung Electronics Co., Ltd. | Non-volatile memory cell structure with charge trapping layers and method of fabricating the same |
-
2006
- 2006-10-12 KR KR1020060099519A patent/KR100855557B1/ko not_active IP Right Cessation
- 2006-10-31 US US11/555,126 patent/US20090008701A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001088A (ko) * | 2001-06-28 | 2003-01-06 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2004349311A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
| KR20060035551A (ko) * | 2004-10-21 | 2006-04-26 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100988135B1 (ko) * | 2007-08-24 | 2010-10-18 | 르네사스 일렉트로닉스 가부시키가이샤 | 불휘발성 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090008701A1 (en) | 2009-01-08 |
| KR20080033004A (ko) | 2008-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100855557B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| US7811886B2 (en) | Split-gate thin film storage NVM cell with reduced load-up/trap-up effects | |
| US8071449B2 (en) | Semiconductor storage device and method for manufacturing the same | |
| KR101692403B1 (ko) | 반도체 소자 제조 방법 | |
| US8114742B2 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| US20150236170A1 (en) | Semiconductor device | |
| US9583640B1 (en) | Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure | |
| US11049973B2 (en) | Semiconductor device and fabrication method thereof | |
| US20110248328A1 (en) | Stucture for flash memory cells | |
| US7645663B2 (en) | Method of producing non volatile memory device | |
| US9418864B2 (en) | Method of forming a non volatile memory device using wet etching | |
| US8546871B2 (en) | Non-volatile memory cell and fabricating method thereof | |
| JP2015037191A (ja) | 不揮発性メモリセル、高電圧トランジスタ、ならびに高ｋ金属ゲートトランジスタの一体化 | |
| KR100889361B1 (ko) | 비휘발성 메모리 소자 및 이의 제조 방법 | |
| US20100203694A1 (en) | Methods for fabricating dual bit flash memory devices | |
| US8318566B2 (en) | Method to seperate storage regions in the mirror bit device | |
| US20080128789A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US8722488B2 (en) | Method of fabricating semiconductor device | |
| KR20100091742A (ko) | 반도체 집적 회로 장치 및 그의 제조 방법 | |
| WO2014201746A1 (zh) | 存储器件及其制造方法 | |
| KR100733055B1 (ko) | 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 | |
| JP4599421B2 (ja) | 半導体装置及びその製造方法 | |
| US7999305B2 (en) | Semiconductor device | |
| JP5363004B2 (ja) | 半導体装置の製造方法 | |
| KR100780638B1 (ko) | 플래쉬 메모리 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |