KR100772716B1 - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 다수의 데이터를 연속해서 입력받아 정렬하여 내부에 저장할 때의 동작마진을 향상시킬 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터 스트로브 신호를 입력받아 데이터 얼라인신호를 출력하는 얼라인신호 생성부; 상기 데이터 얼라인신호를 이용하여, 연속해서 입력되는 다수의 데이터를 얼라인하여 출력하기 위한 데이터 얼라인부; 상기 데이터 얼라인신호의 천이 타이밍에 동기된 데이터 전달신호를 생성하기 위한 데이터 전달제어부; 및상기 데이터 얼라인부에서 출력되는 얼라인된 데이터를 상기 데이터 전달신호에 응답하여 데이터 저장영역으로 전달하기 위한 데이터 전달부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 라이트, 래치, 데이터얼라인.

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
도1은 반도체 메모리 장치의 블럭도.
도2는 도1에 도시된 반도체 메모리 장치의 동작파형도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.
도4는 도3에 도시된 얼라인신호 생성부를 나타내는 회로도.
도5는 도3에 도시된 데이터 전달제어부를 나타내는 회로도.
도6은 도3에 도시된 데이터 전달부를 나타내는 회로도.
도7은 도3에 도시된 반도체 메모리 장치의 동작파형도.
* 도면의 주요부분에 대한 부호의 설명 *
110 ~ 180 : 래치 200 : DQS 버퍼
300 : 데이터 전달제어부 400 : 멀티 플렉서
500 : IO 센스앰프부 600 : 라이트 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터를 입력하는 입력회로 및 데이터 입력방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하기 위한 반도체 장치이다. 반도체 메모리 장치는 데이터를 저장하기 위해 다수의 단위셀이 배치된 데이터 저장영역과, 데이터 저장영역에 저장된 데이터를 출력하거나 외부에서 입력되는 데이터를 데이터 저장영역으로 전달하기 위한 데이터 입출력회로가 배치되는 입출력영역이 있다.
입출력영역에는 데이터 입력회로와, 데이터 출력회로, 어드레스 입력회로 및 명령어 입력회로를 구비한다. 데이터 입력회로는 라이트명령에 따라 외부에서 입력되는 데이터를 데이터 저장영역으로 전달하기 위한 회로이다. 데이터 출력회로는 리드명령에 따라 데이터 저장영역에서 제공되는 데이터를 외부로 출력하기 위한 회로이다. 어드레스 입력회로는 라이트명령과 리드명령에 따라서 저장되거나 출력될 데이터의 위치를 지정하기 위한 어드레스를 입력받아 디코딩하는 회로이다. 명령어 입력회로는 리드명령 또는 라이트 명령등을 입력받아 해석하여 다른 회로들을 제어하기 위한 회로이다.
기술이 발달하면서 반도체 메모리 장치가 배치되는 시스템의 동작속도가 증가되고, 그로 인해 반도체 메모리 장치는 더 고속으로 더 많은 데이터를 입력받도록 요구받고 있다. 반도체 메모리 장치가 고속으로 데이터를 입력받기 위해서 처음 제안된 것은 시스템 클럭신호에 동기시켜 데이터를 입력받는 동기식 반도체 메모리 장치이다. 그러나, 반도체 메모리 장치가 구비되는 시스템의 동작속도는 더 높아지고, 동기식 반도체 메모리 장치만으로는 원하는 속도로 데이터를 입력받을 수 없었다. 이를 해결하기 위해 시스템 클럭신호의 라이징에지와 폴링에지에 각각 데이터를 입력받는 DDR 동기식 반도체 메모리 장치가 개발되었다.
반도체 메모리 장치가 클럭신호의 라이징에지와 폴링에지에 각각 동기되어 데이터를 입력받는 데에는 여러가지 문제점이 있다. 그 중 하나가 시스템 클럭신호가 반도체 메모리 장치로 도착되는 데 따른 지연시간으로 인해, 반도체 메모리 장치가 클럭신호의 천이에 정확하게 동기되어 데이터를 입력받을 수 없는 문제이다.
클럭신호가 전달되는 지연시간과 데이터 신호가 전달되는 지연시간등으로 인해, 클럭신호의 반주기마다 하나의 데이터를 반도체 메모리 장치로 전달하는 전달 마진이 너무 부족하기 때문이다. 따라서 DDR 동기식 반도체 메모리 장치는 클럭신호의 천이에 대응하여 데이터를 입력받는 것이 아니고, 데이터의 입력타이밍마다 천이가 생기는 데이터 스트로브 신호에 대응하여 데이터를 입력받는다. 데이터 스트로브 신호는 반도체 메모리 장치로 데이터를 전달하는 반도체 장치에서 데이터를 출력할 때에 생성하여 반도체 메모리 장치로 입력시킨다. 반도체 메모리 장치는 데이터 스트로브 신호에 대응하여 데이터를 입력받지만 다시 내부적인 동작을 수행할 때에는 클럭신호를 이용하여 처리한다.
한편, 반도체 메모리 장치는 보다 고속으로 많은 데이터를 입력시키기 위해 프리패치 동작을 수행한다. 프리패치 동작는 미리 다수의 데이터를 데이터 입력회 로가 연속해서 입력받은 다음, 병렬 데이터로 얼라인하는 것이다. 반도체 메모리 장치의 데이터 저장영역에서 처리할 때에는 병렬 데이터를 한번의 동작으로 처리하기 때문에 보다 고속으로 많은 데이터를 처리할 수 있다. 이를 위해 반도체 메모리 장치는 하나의 데이터 입력회로에 한번의 라이트 동작에 연속해서 다수의 데이터를 입력받고, 이를 얼라인하는 회로를 구비하고 있다. 예를 들어 한번의 라이트 동작을 수행할 때 하나의 데이터 입력회로에 연속해서 입력되는 데이터의 수가 4비트이면 4비트 프리패치 동작을 수행하는 것이 된다.
반도체 메모리 장치의 데이터 입력회로는 데이터 스트로브 신호의 천이에 대응하여 데이터를 입력받은 다음, 데이터 스트로브 신호를 이용한 신호를 이용하여 프리패치에 대응하여 연속해서 입력된 데이터를 얼라인시켜 병렬 데이터로 만든다. 데이터 입력회로는 병렬데이터를 다시 클럭신호에 동기된 신호에 대응하여 데이터 저장영역으로 전달한다.
도1은 반도체 메모리 장치의 블럭도이다. 특히 반도체 메모리 장치의 데이터 입력회로를 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치의 데이터 입력회로는 데이터 얼라인부(10)와, 얼라인신호 생성부(20)와, 클럭버퍼(30)와, 멀티플렉서(40)와, 데이터 전달부(50)와, 라이트 드라이버(60)를 구비한다. 데이터 얼라인부(10)는 데이터 입력버퍼(11)와, 다수의 래치(12 ~ 18)를 구비한다. 데이터 얼라인부(10)의 데이터 입력버퍼(11)는 외부에서 데이터(DIN)를 입력받아 버퍼링한 이후에 래치(12,14)로 출력한다. 다수의 래치(12 ~ 18)는 데이터 입력버퍼(11)에서 순차적으 로 제공되는 입력데이터를 얼라인신호(DSRF4,DSFP4)에 응답하여 래치하고, 4비트의 병렬데이터(AL_R0,AL_F0,AL_R1,Al_F1)로 정렬한 후, 멀티플렉서(40)로 출력한다. 얼라인신호생성부(20)는 데이터 스트로브신호의 라이징 천이와 폴링 천이에 각각 동기되는 얼라인신호(DSRF4,DSFP4)를 생성하여 출력한다.
클럭버퍼(30)는 클럭인에이블신호(EN_ICLK)에 응답하여 클럭신호(ICLK)의 천이에 동기된 데이터 전달신호(DP)를 생성한다. 멀티플렉서(40)는 병렬데이터(AL_R0,AL_F0,AL_R1,Al_F1)를 데이터 전달부(50)로 출력한다. 멀티플렉서(40)는 반도체 메모리 장치가 X4,X8,X16 모드를 모두 지원하는 경우에 필요한 것이다. X16 모드에서는 16개의 데이터 입력회로가 모두 데이터를 입력받는 경우이기 때문에 멀티플렉서의 동작이 필요없다. 그러나, X8모드나 X4 모드에서는 구비된 16개의 데이터 입력회로중 8개 또는 4개만 동작하기 때문에, 입력된 데이터가 데이터 저장영역으로 전달될 때에 대응하는 데이터 전달라인으로 이동되어야 한다. 이는 데이터 전달라인은 16개의 데이터 입력회로에 대응하여 연결되어 있기 때문이다.
데이터 전달부(50)는 데이터 전달신호(DP)에 응답하여 멀티플렉서(40)에서 제공되는 데이터 신호(AL_D)를 입력받아 증폭하고, 라이트 드라이버(60)로 출력한다. 라이트 드라이버(60)는 데이터 전달부(50)에서 제공되는 데이터 신호(GIO)를 이용하여 한쌍의 데이터신호로 만든 다음 데이터 저장영역으로 전달한다.
데이터 얼라인부(10)에서 출력되는 병렬데이터(AL_R0,AL_F0,AL_R1,Al_F1)는 데이터 스트로브 신호에 의해 동기된 상태이다. 따라서 데이터 전달부(50)는 데이터를 데이터 전달신호(DP)에 동기시켜 전달함으로서, 데이터를 전달하기 위한 기준 신호를 데이터 스트로브 신호에서 클럭신호로 전환하는 역할도 한다. 이렇게 데이터를 전달하는 기준신호를 바꾸는 것을 도메인크로싱(Domain Crossing)이라 한다.
도2는 도1에 도시된 반도체 메모리 장치의 동작파형도이다.
도2를 참조하여 살펴보면, 데이터 스트로브 신호(DQS)는 데이터가 입력되는 타이밍에 대응하여 천이되어 반도체 메모리 장치에 입력된다. 여기서 데이터 스트로브 신호(DQS)의 동작마진은 0.5 클럭을 가진다. 이는 데이터 스트로브 신호(DQS)가 빨리 입력되는 경우와 늦게 입력되는 경우의 차이가 0.5 클럭이라는 것이다. 데이터 스트로브 신호가 입력되는 마진이 0.5 클럭이기 때문에 데이터 입력회로의 얼라인부(10)가 데이터를 얼라인시키는 동작 마진은 0.25 클럭이 된다.
이어서 데이터 스트로브 신호(DQS)의 라이징 천이에 대응하는 얼라인신호(DSRP4)와, 폴링 천이에 대응하는 얼라인신호(DSFP4)가 생성된다. 이어서 얼라인신호(DSRP4,DSFP4)를 이용하여 데이터 신호를 얼라인시킨다.도2의 A포인트와 B 포인트가 각각4비트의 데이터를 얼라인되는 순간을 나타낸다. 한편, 클럭신호(CLK)를 버퍼링한 내부 클럭신호(ICLK)와 클럭인에이블 신호(EN_ICLK)를 논리곱한 데이터 전달신호(DP)가 생성된다. 얼라인된 데이터 신호는 데이터 전달신호(DP)에 응답하여 다음 단으로 전달된다.
점점 더 반도체 메모리 장치가 배치되는 시스템 클럭신호(CLK)의 주파수가 더 높아지고, 데이터가 반도체 메모리 장치에 입력되는 속도가 더 빨라지기 때문에, 데이터 입력회로의 동작 마진은 점점 줄고 있는 실정이다. 즉, 데이터를 입력받아 얼라인 신호(DSFP4,DSRP4)를 이용하여 얼라인시킨 후, 데이터 전달신호(DP)를 이용하여 데이터를 전달하는 도메인 크로싱에 대한 동작마진이 점점 줄고 있는 것이다.
반도체 메모리 장치는 그 특성상 제조공정시의 공정상태나 반도체 메모리 장치가 동작할 때의 주변온도나 제공받는 전원전압의 레벨에 따라 동작조건이 계속 변하게 된다. 클럭신호의 주파수가 높아진 상태에서는 동작조건이 조금만 변해도 반도체 메모리 장치의 데이터 입력회로가 동작할 때에 동작 마진을 쉽게 넘길 수 있다. 이는 데이터 입력회로가 예정된 타이밍 안에 필요한 동작을 모두 할수 없어 에러를 유발할 수가 있다는 것이다. 특히 클럭버퍼(30)가 데이터 전달신호(DP)를 생성하고, 생성된 데이터 전달신호(DP)가 데이터 전달부(50)로 전달되는 마진이 절대 부족해진다.
또한 클럭신호의 주파수가 높은 경우에 링백(ring back)현상이 생겨서 데이터 입력회로의 동작이 에러가 생길 수 있다.(도2의 C 참조) 링백 현상이란 데이터 스트로브 신호의 천이가 끝난 후 하이임피던스 상태로 되돌아 가는 것이 아니라 노이즈로 인해 데이터 스트로브 신호의 천이가 발생되는 현상을 말한다. 외부에서 데이터가 입력되지 않는데, 데이터 스트로브 신호의 천이가 생기면 잘못된 데이터 신호가 데이터 입력회로를 거쳐서 데이터 저장영역으로 전달될 수 있다. 데이터 전달부(50)로 입력되는 데이터 전달신호의 입력마진이 줄면, 링백현상에 의한 영향을 더 크게 받아 얼라인부(10)에서 얼라인된 데이터가 정상적인 데이터가 다른 데이터로 변경될 수 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 다수의 데이터를 연속해서 입력받아 정렬하여 내부에 저장할 때의 동작마진을 향상시킬 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 데이터 스트로브 신호를 입력받아 데이터 얼라인신호를 출력하는 얼라인신호 생성부; 상기 데이터 얼라인신호를 이용하여, 연속해서 입력되는 다수의 데이터를 얼라인하여 출력하기 위한 데이터 얼라인부; 상기 데이터 얼라인신호의 천이 타이밍에 동기된 데이터 전달신호를 생성하기 위한 데이터 전달제어부; 및상기 데이터 얼라인부에서 출력되는 얼라인된 데이터를 상기 데이터 전달신호에 응답하여 데이터 저장영역으로 전달하기 위한 데이터 전달부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 데이터 스트로브 신호를 입력받아 데이터 얼라인신호를 출력하는 얼라인신호 생성부; 상기 데이터 얼라인신호를 이용하여, 연속해서 입력되는 다수의 데이터를 얼라인하여 출력하기 위한 데이터 얼라인부; 라이트 레이터던시에 대응하는 라이트 신호를 클럭신호의 천이타이밍에 지연시켜 라이트 지연신호로 출력하는 라이트 신호 생성부; 상기 얼라인신호가 상기 라이트 지연신호의 활성화구간에 한정하여 출력되는 신호인 상기 데이터 전달신호를 생성하기 위한 데이터 전달신호 생성부; 및 상기 데이터 얼라인부에서 출력되는 얼라인된 데이터를 상기 데이터 전달신호에 응답하여 데이터 저장영역으로 전달하기 위한 데이터 전달부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 데이터 스트로브 신호에 응답하여 연속해서 입력되는 데이터를 병렬 데이터로 얼라인하는 단계; 상기 데이터 스트로브 신호의 천이 타이밍에 대응하는 데이터 전달신호를 생성하는 단계; 및 상기 데이터 전달신호에 대응하여 상기 병렬 데이터를 데이터 전달영역으로 전달하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도3을 참조하여 살펴보며, 본 실시예에 따른 반도체 메모리 장치는 데이터 얼라인부(100)와, 얼라인신호 생성부(200)와, 데이터 전달제어부(300)와, 멀티플렉서(400)와, 데이터 전달부(500) 및 라이트 드라이버(600)를 구비한다.
데이터 얼라인부(100)는 데이터 얼라인신호(DSRP4,DSFP4)를 이용하여, 연속해서 입력되는 다수의 데이터(DIN)를 얼라인된 데이터(AL_R0,AL_R1,AL_F0,AL_F1)로 출력한다. 데이터 얼라인부(100)는 데이터 입력버퍼(110)와, 다수의 래치(120 ~ 180)를 구비한다. 데이터 얼라인부(100)의 데이터 입력버퍼(110)는 외부에서 데이터(DIN)를 입력받아 버퍼링한 이후에 래치(120,140)로 출력한다. 다수의 래치 (120 ~ 180)는 데이터 입력버퍼(110)에서 순차적으로 제공되는 데이터 신호를 얼라인신호(DSRF4,DSFP4)에 응답하여 래치하고, 4비트의 병렬데이터(AL_R0,AL_F0,AL_R1,Al_F1)로 정렬한 후, 멀티플렉서(400)로 출력한다.
얼라인신호 생성부(200)는 데이터 스트로브 신호(DQS)의 라이징에지와 폴링에지에 각각 동기되는 데이터 얼라인신호(DSRP4,DSFP4)와, 데이터 스트로브 신호(DQS)를 버퍼링한 제어신호(A)를 생성한다. 데이터 얼라인신호(DSRP4)는 입력되는 다수의 데이터(DIN)중 홀수번째 데이터를 정렬시키고, 데이터 얼라인신호(DSFP4)는 입력되는 다수의 데이터(DIN)중 짝수번째 데이터를 정렬시킨다.
데이터 전달제어부(300)는 제어신호(A)와, 라이트 레이턴스에 대응하여 생성된 라이트신호(CASWL_1)와, 클럭신호(ICLK)를 이용하여 데이터 얼라인신호(DSRP4,DSFP4)의 천이 타이밍에 동기된 데이터 전달신호(DSTP)를 생성한다. 클럭신호(ICLK)는 외부에서 입력되는 클럭신호(CLK)를 버퍼링한 신호이다.라이트신호(CASWL_1)는 라이트 레이턴시에서 한클럭 만큼 앞선 타이밍에서 활성화되어 한 클럭만큼 인에이블 구간을 유지하는 신호이다. 멀티플렉서(400)는 데이터 얼라인부(100)에서 출력되는 얼라인된 데이터(AL_R0,AL_R1,AL_F0,AL_F1)를 데이터 전달부(500)으로 전달한다. 데이터 전달부(500)는 멀티플렉서에서 출력되는 데이터 신호(AL_D)를 데이터 전달신호(DSTP)에 응답하여 라이트 드라이버(600)으로 전달한다. 라이트 드라이버(600)는 데이터 전달부(500)에 의해 전달된 데이터 신호를 이용하여 한 쌍의 데이터 신호(LIO,LIOB)로 만들어 데이터 저장영역으로 전달한다.
도4는 도3에 도시된 얼라인신호 생성부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 얼라인신호 생성부(200)는 감지부(210)와, 제1 신호출력부(220)와, 제3 신호출력부(230)와, 제4 신호출력부(240)를 구비한다. 감지부(210)는 기준신호(VREF)에 대응하여 데이터 스트로브신호(DQS)를 입력받아 데이터 스트로브신호(DQS)의 라이징 천이 타이밍과 폴링 천이타이밍을 감지하여 출력한다. 제1 신호출력부(210)는 감지부(210)에 의해 감지된 데이터 스트로브 신호의 폴링 천이타이밍에 대응하여 천이되는 데이터 전달 기준신호(A)를 출력한다. 제2 신호출력부(230)는 제1 신호출력부(220)의 출력을 버퍼링하여 얼라인신호(DSRP4)를 출력한다. 제3 신호출력부(240)는 제1 신호출력부(220)의 출력을 반전하여 얼라인신호(DSFP4)로 출력한다.
도5는 도3에 도시된 데이터 전달제어부를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 데이터 전달제어부(300)는 펄스생성부(310)와, 라이트 신호 지연부(320)와, 신호조합부(330)를 구비한다. 펄스생성부(310)는 데이터 전달 기준신호(A)를 이용하여 기준펄스신호(AP)를 생성한다. 펄스생성부(310)는 데이터전달 기준신호(A)를 반전하여 출력하기 위한 다수의 인버터(I1 ~ I3)와, 노어게이트(NOR1)를 구비한다.
라이트 신호 지연부(320)는 라이트 레이턴시에 대응하여 활성화되는 라이트신호(CASWL_1)를 데이터 얼라인부(100)에서 얼라인되는 데이터의 수에 대응하여 지연시키되, 클럭신호(ICLK)의 천이에 동기되어 지연되는 라이트 지연신호(WT2,WT4)를 생성하여 출력한다. 라이트 신호 지연부(320)는 클럭입력단(CK)으로 클럭신호(ICLK)를 입력받고 데이터 입력단(D)으로 라이트 신호(CASWL_1)를 입력받는 D-플 립플롭(321)와, 클럭입력단(CK)으로 클럭신호(ICLK)를 입력받고 데이터 입력단으로 D-플립플롭(321)의 출력을 입력받는 D-플립플롭(322)와, 클럭입력단(CK)으로 클럭신호(ICLK)를 입력받고 데이터 입력단(D)으로 D-플립플롭(323)의 출력을 입력받는 D-플립플롭(333)와, 클럭입력단(CK)으로 클럭신호(CLK)를 입력받고 데이터 입력단(D)으로 D-플립플롭(333)의 출력을 입력받는 D-플립플롭(334)을 구비한다. D-플립플롭(322)의 출력(WT2)과 D-플립플롭(334)의 출력을 라이트신호(CASWL_1)의 지연신호인 라이트지연신호(WT2,WT4)로 출력한다.
신호 조합부(330)는 기준펄스신호(AP)가 라이트 지연신호(WT2,WT4)의 활성화구간에 한정하여 출력되는 신호인 데이터 전달신호(DSTP)를 출력한다. 신호조합부(330)는 라이트 지연신호(WT2)와 기준펄스신호(AP)를 논리곱하기 위한 낸드게이트(ND1)와 인버터(I4)와, 라이트 지연신호(WT4)와 기준펄스신호(AP)를 논리곱하기 위한 낸드게이트(ND2)와 인버터(I5)와, 인버터(I4) 및 인버터(I5)의 출력을 논리합하여 데이터 전달신호(DSTP)로 출력하기 위한 노어게이트(NOR2)와 인버터(I3)를 구비한다.
도6은 도3에 도시된 데이터 전달부를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 데이터 전달부(500)는 데이터 입력부(510)와, 래치부(530)와, 프리차지부(520)와, 출력부(540)를 구비한다. 데이터 입력부(510)는 데이터 전달신호(DSTP)에 응답하여 활성화되어 멀티플렉서에서 출력되는 데이터(AL_D) 및 그 반전신호(AL_DB) 입력받는다. 래치부(520)는 데이터 입력부(510)에 입력된 데이터 신호를 감지 증폭하고, 증폭된 데이터 신호를 래치한다. 프리차지 부(520)는 데이터 전달신호(DSTP)에 응답하여 인에이블되어 래치의 출력단을 리셋시킨다. 출력부(540)는 래치부(520)에 의해 래치된 데이터 신호를 라이트 드라이버(600)로 출력한다.
도7은 도3에 도시된 반도체 메모리 장치의 동작파형도이다.
도7에 도시된 바와 같이, 얼라인신호 생성부(200)는 데이터 스트로브 신호(DQS)의 천이에 대응하여 데이터 전달 기준신호(A)를 생성한다. 또한, 얼라인신호 생성부(200)는 데이터 전달기준신호(A)를 버퍼링한 얼라인신호(DSRP4)와 데이터 전달기준신호(A)를 반전한 얼라인신호(DSFP4)를 생성한다. 데이터 얼라인부(100)는 연속해서 입력되는 다수의 데이터를 얼라인신호(DSRP4,FSFP4)를 이용하여 병렬의 데이터(AL_R0,AL_R1,AL_F0,AL_F1)로 얼라인한다. 4비트의 데이터가 각각 얼라인이 완료되는 시점이 도7의 D와 E 포인트이다.
한편, 데이터 전달제어부(300)의 펄스생성부(310)는 데이터 전달 기준신호(A)를 이용하여 펄스형태의 신호인 펄스기준신호(AP)를 생성한다. 라이트 신호 지연부(320)는 라이트신호(CASWL_1)를 데이터 얼라인부(100)에서 얼라인되는 데이터의 수에 대응하여 지연시키되, 클럭신호(ICLK)의 천이에 동기되어 지연되는 라이트 지연신호(WT2,WT4)를 생성한다. 여기서는 4비트의 데이터가 연속해서 두번 입력되는 것으로 하였기 때문에, 클럭신호의 2주기만큼 라이트신호(CASWL_1)를 지연시킨 라이트 지연신호(WT2,WT4)가 생성되는 것이다. 4비트의 데이터 신호를 클럭신호의 라이징 에지와 폴링에지에 각각 입력받으면, 클럭신호의 2주기 동안 입력받을 수 있다. 신호조합부(330)는 라이트 지연신호(WT2,WT4)와 펄스기준신호(AP)를 논리곱하여 데이터 전달신호(DSTP)를 생성한다. 이어서 데이터 전달부(500)는 데이터 전달신호(DSTP)에 응답하여 멀티플렉서(400)를 거쳐서 입력되는 얼라인된 데이터 신호를 라이트 드라이버(600)로 전달한다. 라이트 드라이버(600)는 입력된 데이터 신호를 데이터 저장영역에 전달하게 된다.
따라서, 본 실시예에 따른 반도체 메모리 장치의 데이터 입력회로에서 데이터를 정렬하는데 사용하는 신호는 데이터 스트로브 신호(DQS)에 동기된 얼라인신호(DSRP4,DSFP4)이며, 얼라인된 데이터 신호를 데이터 저장영역으로 전달하는 데 사용하는 신호도 데이터 스트로브 신호(DQS)를 이용하여 생성된 데이터 전달신호(DSTP)이다. 특히 데이터 전달신호(DSTP)는 데이터 스트로브 신호(DQS)의 폴링 에지를 대응하여 생성되는 신호이다.
그러므로, 도7에도 자세히 도시되어 있듯이, 데이터 전달신호(DSTP)는 데이터 얼라인 신호가 생성된 이후, 데이터가 얼라인된 타이밍에 대응하여 바로 생성되므로, 데이터 입력회로에 데이터가 입력되고, 얼라인된 다음 데이터 저장영역으로 전달되는 시간이 이전보다 크게 줄어 들었다. 본 실시예에 따른 반도체 메모리 장치의 데이터 입력회로는 동작시간이 크게 줄어들어 고속으로 입력되는 데이터신호를 보다 쉽게 입력받아 데이터 저장영역으로 전달할 수 있다. 데이터를 얼라인시키는 기준신호와 데이터를 내부의 데이터저장영역으로 전달하는 기준신호를 데이트 스트로브 신호로 하기 때문에 이전에 문제가 되었던 데이터 스트로브신호와 클럭신호와의 마진을 고려할 필요가 없게 되는 것이다.
또한, 본 실시예에 따른 반도체 메모리 장치는 데이터의 입력이 완료된 이후 에 데이터 스트로브신호가 천이되는 링백현상에 대한 에러를 차단할 수 있다. 데이터의 입력이 완료된 이후에 데이터 스트로브신호가 천이되더라도, 데이터 입력회로가 이미 데이터를 데이터 저장영역으로 전송을 완료한 이후이기 때문에 잘못된 데이터가 데이터 저장영역으로 전달되지 않는다. (G 참조)
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 반도체 메모리 장치에 다수의 데이터가 입력되어 얼라인된 이후에 데이터 저장영역으로 전달되는 동작 마진이 크게 향상되었다. 이로 인해서 더 고속으로 동작하는 반도체 메모리 장치를 쉽게 제조할 수 있게 되었다. 또한 고속으로 동작하는 반도체 메모리 장치의 동작상 신뢰성이 크게 향상된다.

Claims (22)

  1. 데이터 스트로브 신호를 입력받아 데이터 얼라인신호를 출력하는 얼라인신호 생성부;
    상기 데이터 얼라인신호를 이용하여, 연속해서 입력되는 다수의 데이터를 얼라인하여 출력하기 위한 데이터 얼라인부;
    상기 데이터 얼라인신호의 천이 타이밍에 동기된 데이터 전달신호를 생성하기 위한 데이터 전달제어부; 및
    상기 데이터 얼라인부에서 출력되는 얼라인된 데이터를 상기 데이터 전달신호에 응답하여 데이터 저장영역으로 전달하기 위한 데이터 전달부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 얼라인신호 생성부는
    상기 데이터 스트로브신호의 제1 천이에 동기된 제1 얼라인신호와 상기 데이터 스트로브신호의 제2 천이에 동기된 제2 얼라인신호를 출력하고, 상기 데이터 얼라인부는 상기 제1 얼라인신호에 응답하여 상기 입력되는 다수의 데이터중 홀수번째 데이터를 정렬시키고, 상기 제2 얼라인신호에 응답하여 짝수번째 데이터를 정렬시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 얼라인신호 생성부는
    기준신호에 대응하여 상기 데이터 스트로브신호를 입력받아 상기 데이터 스트로브신호의 제1 천이 타이밍과 제2 천이타이밍을 감지하기 위한 감지부;
    상기 감지부에 의해 감지된 상기 제1 천이타이밍에 대응하여 천이되는 데이터 전달 기준신호를 출력하기 위한 제1 신호출력부;
    상기 제1 신호출력부의 출력을 버퍼링하여 상기 제1 얼라인신호를 출력하기 위한 제2 신호출력부; 및
    상기 제1 신호출력부의 출력을 반전하여 상기 제2 얼라인신호로 출력하기 위한 제3 신호출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이터 전달제어부는
    상기 데이터 전달 기준신호를 이용하여 기준펄스신호를 생성하는 펄스생성부;
    라이트 레이턴시에 대응하여 활성화되는 라이트신호를 상기 데이터얼라인부에서 얼라인되는 데이터의 수에 대응하여 지연시키되, 클럭신호의 천이에 동기되어 지연된 라이트 지연신호를 출력하기 위한 라이트 신호 지연부; 및
    상기 기준펄스신호가 상기 라이트 지연신호의 활성화구간에 한정하여 출력되는 신호인 상기 데이터 전달신호를 출력하기 위한 신호조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 펄스생성부는
    상기 데이터전달 기준신호를 반전하여 출력하기 위한 인버팅수단; 및
    상기 인버팅수단의 출력과 상기 데이터 전달 기준신호를 입력받아 상기 기준펄스신호를 출력하는 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 라이트 신호 지연부는
    클럭입력단으로 클럭신호를 입력받고 데이터 입력단으로 상기 라이트 신호를 입력받는 제1 D-플립플롭;
    클럭입력단으로 상기 클럭신호를 입력받고 데이터 입력단으로 상기 제1 D-플립플롭의 출력을 입력받는 제2 D-플립플롭;
    클럭입력단으로 상기 클럭신호를 입력받고 데이터 입력단으로 상기 제2 D-플립플롭의 출력을 입력받는 제3 D-플립플롭; 및
    클럭입력단으로 상기 클럭신호를 입력받고 데이터 입력단으로 상기 제3 D-플립플롭의 출력을 입력받는 제4 D-플립플롭을 구비하여, 상기 제2 D-플립플롭의 출력과 상기 제4 D-플립플롭의 출력을 상기 라이트 지연신호인 제1 및 제2 라이트지연신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 신호조합부는
    상기 제1 라이트 지연신호와 상기 기준펄스신호를 논리곱하기 위한 제1 논리곱수단;
    상기 제2 라이트 지연신호와 상기 기준펄스신호를 논리곱하기 위한 제2 논리곱수단; 및
    상기 제1 논리곱수단과 상기 제2 논리곱수단의 출력을 논리합하여 상기 데이터 전달신호로 출력하기 위한 논리합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 데이터 전달부는
    상기 데이터 전달신호에 응답하여 활성화되어 상기 얼라인된 데이터를 입력받기 위한 데이터 입력부;
    상기 데이터 입력부에 입력된 데이터 신호를 래치하기 위한 래치부; 및
    상기 래치부에 의해 래치된 데이터 신호를 상기 데이터 저장영역으로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서.
    상기 얼라인된 데이터를 상기 데이터 전달부로 전달하기 위한 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 데이터 전달부에 의해 전달된 데이터를 이용하여 데이터 전달라인을 드라이빙함으로서 상기 데이터가 데이터저장영역으로 전달될 수 있도록 하는 라이트 드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 데이터 전달신호는 상기 데이터 얼라인신호의 폴링 타이밍에 동기되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 데이터 스트로브 신호를 입력받아 데이터 얼라인신호를 출력하는 얼라인신호 생성부;
    상기 데이터 얼라인신호를 이용하여, 연속해서 입력되는 다수의 데이터를 얼라인하여 출력하기 위한 데이터 얼라인부;
    라이트 레이터던시에 대응하는 라이트 신호를 클럭신호의 천이타이밍에 지연시켜 라이트 지연신호로 출력하는 라이트 신호 생성부;
    상기 얼라인신호가 상기 라이트 지연신호의 활성화구간에 한정하여 출력되는 신호인 상기 데이터 전달신호를 생성하기 위한 데이터 전달신호 생성부; 및
    상기 데이터 얼라인부에서 출력되는 얼라인된 데이터를 상기 데이터 전달신호에 응답하여 데이터 저장영역으로 전달하기 위한 데이터 전달부
    를 구비하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 얼라인신호 생성부는
    상기 데이터 스트로브신호의 제1 천이에 동기된 제1 얼라인신호와 상기 데이 터 스트로브신호의 제2 천이에 동기된 제2 얼라인신호를 출력하고, 상기 데이터 얼라인부는 상기 제1 얼라인신호에 응답하여 상기 입력되는 다수의 데이터중 홀수번째 데이터를 정렬시키고, 상기 제2 얼라인신호에 응답하여 짝수번째 데이터를 정렬시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 얼라인신호 생성부는
    기준신호에 대응하여 상기 데이터 스트로브신호를 입력받아 상기 데이터 스트로브신호의 제1 천이 타이밍과 제2 천이타이밍을 감지하기 위한 감지부;
    상기 감지부에 의해 감지된 상기 제1 천이타이밍에 대응하여 천이되는 데이터 전달 기준신호를 출력하기 위한 제1 신호출력부;
    상기 제1 신호출력부를 버퍼링하여 상기 제1 얼라인신호를 출력하기 위한 제2 신호출력부; 및
    상기 제1 신호출력부의 출력을 반전하여 상기 제2 얼라인신호로 출력하기 위한 제3 신호출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 데이터 전달부는
    상기 데이터 전달신호에 응답하여 활성화되어 상기 얼라인된 데이터를 입력받기 위한 데이터 입력부;
    상기 데이터 입력부에 입력된 데이터 신호를 래치하기 위한 래치부; 및
    상기 래치부에 의해 래치된 데이터 신호를 상기 데이터 저장영역으로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항에 있어서.
    상기 얼라인된 데이터를 상기 데이터 전달부로 전달하기 위한 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 데이터 전달부에 의해 전달된 데이터를 이용하여 데이터 전달라인을 드라이빙함으로서 상기 데이터가 데이터저장영역으로 전달될 수 있도록 하는 라이트 드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 데이터 전달신호는 상기 데이터 스트로브 신호의 폴링 타이밍에 동기되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 데이터 스트로브 신호에 응답하여 연속해서 입력되는 데이터를 병렬 데이터로 얼라인하는 단계;
    상기 데이터 스트로브 신호의 천이 타이밍에 대응하는 데이터 전달신호를 생성하는 단계; 및
    상기 데이터 전달신호에 대응하여 상기 병렬 데이터를 데이터 전달영역으로 전달하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  20. 제 19 항에 있어서,
    상기 얼라인하는 단계는
    상기 데이터 스트로브 신호의 제1 천이시점에 대응하는 제1 데이터 얼라인신호를 생성하는 단계;
    상기 데이터 스트로브 신호의 제2 천이시점에 대응하는 제2 데이터 얼라인신호를 생성하는 단계;
    상기 제1 데이터 얼라인신호에 응답하여 상기 연속해서 입력되는 데이터의 홀수데이터를 얼라인하는 단계; 및
    상기 제2 데이터 얼라인신호에 응답하여 상기 연속해서 입력되는 데이터의 짝수데이터를 얼라인하는 단계를 포함하는 반도체 메모리 장치의 구동방법.
  21. 제 19 항에 있어서,
    상기 데이터 전달신호를 생성하는 단계는
    상기 데이터 스트로브 신호의 천이시점에 대응하는 펄스신호를 생성하는 단계;
    라이트 레이턴시에 대응하는 라이트 신호를 생성하는 단계;
    상기 라이트 신호를 상기 연속해서 입력되는 데이터의 수에 대응하여 지연시키되, 클럭신호에 동기시켜 지연된 라이트 지연신호를 생성하는 단계; 및
    상기 펄스신호 상기 라이트 지연신호의 활성화구간에 한정하여 출력되는 신호인 상기 데이터 전달신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 구동방법.
  22. 제 19 항에 있어서,
    상기 데이터 전달신호는 상기 데이터 스트로브 신호의 폴링 타이밍에 동기된 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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