KR100297708B1 - 클락동기프리차아지데이터입출력선을가지는반도체메모리장치및이를이용한데이터입출력선프리차아지방법 - Google Patents

클락동기프리차아지데이터입출력선을가지는반도체메모리장치및이를이용한데이터입출력선프리차아지방법 Download PDF

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Abstract

동기식 반도체 메모리 장치에서, 데이터 입출력선 프리차아지 신호의 제어 장치 및 프리차아지 방법이 개시된다.
본 발명은 데이터 입출력선의 프리차아지 신호의 인에이블과 디스에이블을 모두 외부 클락 신호에 동기시켜 프리차아지 신호와 칼럼 선택 신호를 제어하는 데 불필요한 마진을 제거함으로써 반도체 메모리 장치의 성능을 향상시킨다.
그리고 데이터 입출력선의 프리차아지 신호의 펄스폭을 주파수에 따라 다른 펄스폭을 가지게 함으로써 데이터 입출력선의 프리차아지 신호의 펄스폭에 따른 제약을 완화시키고, 생산성을 향상시킨다.

Description

클락 동기 프리차아지 데이터 입출력선을 가지는 반도체 메모리 장치 및 이를 이용한 데이터 입출력선 프리차아지 방법{Semiconductor memory device having clock synchronous precharge data I/O and precharge method using the same}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 데이터 입출력선 프리차아지 신호의 제어 장치 및 프리차아지 방법에 관한 것이다.
일반적으로 동적 랜덤 억세스 메모리(dynamic random access memory, 이하 "DRAM"이라 함)는 리드(READ)와 라이트(WRITE) 동작을 반복한다. 리드 모드는 선택된 메모리 셀의 데이터를 메모리 칩의 외부로 출력하는 동작이다. 로우 어드레스(ROW ADDRESS)에 의하여 특정한 워드라인이 선택되면, 이 워드라인에 연결된 모든 셀들의 데이터는 해당 비트라인(BIT LINE)에 각각 전달된다. 그리고 칼럼 어드레스(COLUMN ADDRESS)에 의하여 선택된 비트라인의 데이터는 데이터 입출력선 쌍으로 전달된다. 이 때 비트라인과 데이터 입출력선 쌍의 전기적 연결을 제어하기 위하여 전송 스위치가 배치된다. 통상적으로 DRAM에서는 모스 트랜지스터로 형성된전송 게이트가 사용된다. 그리고 데이터 입출력선 쌍의 데이터는 다시 일정한 데이터 경로를 통하여 외부로 출력된다.
그런데 DRAM의 리드 동작은 메모리 셀에 들어있는 작은 크기의 데이터를 여러번 증폭하여 출력하는 과정이다. 앞에서 설명한 바와 같이, 로우 어드레스에 의하여 특정한 워드라인이 선택된다. 그러면, 선택된 워드라인에 연결된 모든 메모리 셀의 데이터가 각각 대응되는 비트라인에 전달된다. 이때 비트라인으로의 데이터 전달 방식은 메모리 셀의 캐퍼시터와 비트라인 사이의 전하 공유(charge sharing) 방식이다. 즉, 메모리 셀의 캐퍼시터에 존재하는 데이터를 비트라인이 공유하므로, 비트라인에 전달된 데이터는 매우 약화된 상태이다. 그러나 이 약화된 데이터는 비트라인 센스앰프에 의해 1차 감지 증폭 동작이 수행된다. 그리고 일단 감지 증폭 동작이 시작되면, 비트라인 쌍의 전압차이는 점점 크게 된다. 그리고 일정한 시간이 경과하여 비트라인 쌍이 적절한 크기의 전압 차이를 가지면, 칼럼 어드레스 정보에 의하여 선택된 전송 게이트가 "턴온"된다. 이와 같이 전송 게이트를 제어하는 신호가 칼럼 선택 라인(column selection line, 이하 "CSL"이라 함)이다. CSL은 근본적으로 칼럼 어드레스에 의하여 선택되는 신호이다. 그리고 데이터 입출력선 쌍의 데이터도 데이터 입출력선의 센스 앰프를 통하여 2차 감지 증폭 동작이 수행되는 것은 당기술 분야에서 널리 알려진 기술이다.
그런데 2차 감지 증폭 동작이 수행되기 전에는 반드시 데이터 입출력선 쌍이 동일한 전압으로 프리차아지되어야 한다. 이는 비트라인 쌍으로 부터 전달된 데이터를 정확히 감지하여 증폭동작을 수행하기 위한 것이다. 반도체 메모리 장치의 리드/라이트 동작에서, 전송 게이트는 CSL에 의하여 개폐 동작을 반복한다. 일반적인 전송 데이트와 데이터 입출력선 쌍의 프리차아지 동작을 살펴보면, 대략 다음과 같다. 이전의 칼럼 어드레스에 선택된 전송 게이트가 "턴오프"되면, 데이터 입출력선 쌍은 프리차아지 신호에 의하여 동일한 전압으로 프리차아지된다. 그리고 데이터 입출력선 쌍의 프리차아지가 해제된 후 새로운 칼럼 어드레스 정보에 의한 다음 CSL에 의하여 다른 전송 게이트가 "턴온"된다. 이와 같이 전송 게이트가 "턴오프"된 후로 부터 데이터 입출력선 쌍의 프리차아지 동작이 수행되기 전까지는 일정한 시간 마진(margin)이 필요하다. 마찬가지로 데이터 입출력선 쌍의 프리차아지가 해제된 후로 부터 전송 게이터가 "턴온"될 까지도 일정한 시간 마진이 필요하다.
그런데 종래의 동기식 DRAM(syncronous DRAM)에서의 데이터 입출력선 프리차아지 신호의 인에이블 또는 디스에이블은 자발 펄스(auto pulse)를 이용하여 수행한다. 그러므로 데이터 입출력선 프리차아지 신호의 펄스폭은 일정하다. 즉 데이터 입출력선 프리차아지 신호는 외부 클락에 동기되기 않는다. 따라서 불필요한 펄스 폭의 마진으로 인하여 반도체 메모리 장치 상의 성능이 저하되는 문제점이 발생된다. 더구나 동기식 반도체 메모리 장치의 동작이 고주파수로 되면서 입출력선 프리차아지 신호가 가질 수 있는 펄스폭은 점점 작아진다. 여러 가지 주파수에서 동작하는 동기식 반도체 메모리 장치의 펄스폭이 일정한 설계되는 경우에, 여러 가지 문제점이 발생된다. 즉, 낮은 주파수의 동작에 맞추어 데이터 입출력선 프리차아지 신호의 펄스폭이 결정된 경우에는, 높은 주파수에서 오동작이 발생할 수 있다. 그리고 높은 주파수의 동작에 맞추어 데이터 입출력선 프리차아지 신호의 펄스폭이결정된 경우에는, 낮은 주파수에서 프리차아지 효율이 저하되는 문제점이 발생한다.
본 발명에서 이루고자하는 기술적 과제는 데이터 입출력선 프리차아지 신호의 인에이블과 디스에이블이 모두 외부 클락에 동기되어 불필요한 마진을 가지지 않는 동기식 반도체 메모리 장치를 제공하는 데 있다.
본 발명에서 이루고자하는 다른 기술적 과제는 데이터 입출력선 프리차아지 신호의 인에이블과 디스에이블이 모두 외부 클락에 동기되어 불필요한 마진을 가지지 않는 동기식 반도체 메모리 장치의 데이터 입출력선 프리차아지 방법을 제공하는 데 있다.
본 발명에서 이루고자하는 또 다른 기술적 과제는 데이터 입출력선 프리차아지 신호의 펄스폭이 동작 주파수에 따라 변화하여 생산성이 향상되는 동기식 반도체 메모리 장치를 제공하는 데 있다.
본 발명에서 이루고자하는 또 다른 기술적 과제는 데이터 입출력선 프리차아지 신호의 펄스폭이 동작 주파수에 따라 변화하는 동기식 반도체 메모리 장치의 데이터 입출력선 프리차아지 방법을 제공하는 데 있다.
도 1은 동기식 반도체 메모리 장치의 메모리 셀로 부터 데이터 입출력선 쌍 까지의 데이터 출력 경로에와 이에 관련된 회로를 개략적으로 나타내는 도면이다.
도 2는 도 1의 CSL과 IOPRB를 생성하는 제어 신호 발생부의 일 실시예에 따른 블락도이다.
도 3은 도 2의 내부 클락 발생 회로(201)의 일 실시예를 나타내는 도면이다.
도 4은 도 2의 예비 신호 발생 회로(203)의 일 실시예를 나타내는 도면이다.
도 5는 도 2의 칼럼 선택 신호 발생 회로(205)의 일 실시예를 나타내는 도면이다.
도 6은 도 2의 프리차아지 신호 발생 회로(207)의 일 실시예를 나타내는 도면이다.
도 7은 도 2 내지 도 6의 실시예에 따른 주요 단자의 타이밍도이다.
도 8은 도 1의 CSL과 IOPRB를 생성하는 제어 신호 발생부의 다른 일 실시예에 따른 블락도이다.
도 9은 도 8의 내부 클락 발생 회로(801)의 일 실시예를 나타내는 도면이다.
도 10은 도 8의 예비 신호 발생 회로(803)의 일 실시예를 나타내는 도면이다.
도 11는 도 8의 칼럼 선택 신호 발생 회로(805)의 일 실시예를 나타내는 도면이다.
도 12는 도 8의 프리차아지 신호 발생 회로(807)의 일 실시예를 나타내는 도면이다.
도 13은 도 8 내지 도 12의 실시예에 따른 주요 단자의 타이밍도이다.
상기와 같은 기술적 과제를 달성하기 위하여 본 발명의 첫 번째 양상은 메모리 셀들에/로 부터 데이터를 입/출력하는 복수개의 비트라인 쌍과 상기 복수개의 비트라인 쌍 중에서 선택된 비트라인 쌍에/로 부터 데이터를 입/출력하는 데이터입출력선 쌍을 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치에 있어서, 칼럼 선택 신호의 활성화에 의하여 선택된 상기 비트라인 쌍의 데이터를 상기 데이터 입출력선 쌍으로 전송하는 전송 게이트; 프리차아지 신호의 활성화에 의하여 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트; 및 상기 외부 클락 신호에 동기되어 상기 프리차아지 신호와 상기 칼럼 선택 신호를 활성화하는 제어 신호 발생부를 구비하며, 상기 프리차아지 신호의 인에이블은 상기 칼럼 선택 신호의 디스에이블과 연동하여 발생하며, 상기 프리차아지 신호의 디스에이블은 상기 칼럼 선택 신호의 인에이블과 연동하여 발생하는 것을 특징으로 한다.
바람직하기로는 상기 제어 신호 발생부는 상기 외부 클락 신호에 연동하는 내부 클락 신호에 응답하여 제1 칼럼 제어 신호, 제1 프리차아지 제어 신호, 상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호, 그리고 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 예비 신호 발생 회로; 상기 제1 및 제2 칼럼 제어 신호를 입력 신호로 하며, 상기 제1 칼럼 제어 신호에 응답하여 디스에이블되고 상기 제2 칼럼 제어 신호에 응답하여 인에이블되는 상기 칼럼 선택 신호를 발생하는 칼럼 선택 신호 발생 회로; 및 상기 제2 프리차아지 제어 신호에 응답하여 인에이블되고, 상기 제1 프리차아지 제어 신호에 응답하여 디스에이블되는 상기 프리차아지 신호를 발생하는 프리차아지 신호 발생 회로를 구비한다.
상기와 같은 기술적 과제를 달성하기 위하여 본 발명의 두 번째 양상은 메모리 셀들에/로 부터 데이터를 입/출력하는 복수개의 비트라인 쌍과 상기 복수개의 비트라인 쌍 중에서 선택된 비트라인 쌍에/로 부터 데이터를 입/출력하는 데이터 입출력선 쌍을 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치에 있어서, 칼럼 선택 신호의 활성화에 의하여 선택된 상기 비트라인 쌍의 데이터를 상기 데이터 입출력선 쌍으로 전송하는 전송 게이트; 프리차아지 신호의 활성화에 의하여 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트; 및 상기 외부 클락 신호에 동기되어 상기 프리차아지 신호와 상기 칼럼 선택 신호를 활성화하는 제어 신호 발생부를 구비하며, 상기 프리차아지 신호의 인에이블은 상기 외부 클락 신호의 디스에이블에 동기되는 상기 칼럼 선택 신호의 디스에이블과 연동하여 발생하며, 상기 프리차아지 신호의 디스에이블은 상기 외부 클락 신호의 인에이블에 동기되는 상기 칼럼 선택 신호의 인에이블과 연동하여 발생하는 것을 특징으로 한다.
바람직하기로는 상기 제어 신호 발생부는 상기 외부 클락 신호의 디스에이블에 응답하여 활성화되는 제1 내부 클락 신호와 상기 외부 클락 신호의 인에이블에 응답하여 활성화되는 제2 내부 클락 신호를 발생하는 내부 클락 발생 회로; 상기 제1 내부 클락 신호에 연동하는 제1 칼럼 제어 신호와, 상기 제2 내부 클락 신호에 연동하는 제1 프리차아지 제어 신호와, 상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호와, 그리고 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 예비 신호 발생 회로; 상기 제1 및 제2 칼럼 제어 신호를 입력 신호로 하며, 상기 제1 칼럼 제어 신호에 응답하여 디스에이블되고, 상기제2 칼럼 제어 신호에 응답하여 인에이블되는 상기 칼럼 선택 신호를 발생하는 칼럼 선택 신호 발생 회로; 및 상기 제2 프리차아지 제어 신호에 응답하여 인에이블되고, 상기 제1 프리차아지 제어 신호에 응답하여 디스에이블되는 상기 프리차아지 신호를 발생하는 프리차아지 신호 발생 회로를 구비하는 것이다.
상기와 같은 기술적 과제를 달성하기 위하여 본 발명의 세 번째 양상은 메모리 셀에/로부터 데이터를 입/출력하는 비트라인 쌍과, 상기 비트라인 쌍에/로부터 데이터를 입/출력하는 데이터 입출력선 쌍과, 상기 비트라인 쌍과 상기 데이터 입출력선을 전기적으로 연결시키는 전송 게이트와, 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트를 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치의 데이터 입출력선 쌍의 프리차아지 방법에 있어서, a)상기 외부 클락 신호의 상승 또는 하강 가장자리에 응답하여 내부 클락 신호를 발생하는 단계; b)상기 내부 클락 신호에 응답하여 제1 칼럼 제어 신호와 제1 프리차아지 제어 신호를 발생하는 단계; c)상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호와 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 단계; d)상기 제1 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴오프"시키는 단계; e)상기 전송 게이트가 "턴오프"된 후, 상기 제2 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴온"시키는 단계; f)상기 제1 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴오프"시키는 단계; 및 g)상기 제2 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴온"시키는 단계를 구비하는 것이다.
상기와 같은 기술적 과제를 달성하기 위하여 본 발명의 네 번째 양상은 메모리 셀에/로부터 데이터를 입/출력하는 비트라인 쌍과, 상기 비트라인 쌍에/로부터 데이터를 입/출력하는 데이터 입출력선 쌍과, 상기 비트라인 쌍과 상기 데이터 입출력선을 전기적으로 연결시키는 전송 게이트와, 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트를 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치의 데이터 입출력선 쌍의 프리차아지 방법에 있어서, a)상기 외부 클락 신호의 디스에이블에 응답하여 활성화되는 제1 내부 클락 신호와 상기 외부 클락 신호의 인에이블에 응답하여 활성화되는 제2 내부 클락 신호를 발생하는 단계; b)상기 제1 내부 클락 신호에 응답하는 제1 칼럼 제어 신호와 상기 제2 내부 클락 신호에 응답하는 제1 프리차아지 제어 신호를 발생하는 단계; c)상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호와 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 단계; d)상기 제1 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴오프"시키는 단계; e)상기 전송 게이트가 "턴오프"된 후, 상기 제2 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴온"시키는 단계; f)상기 제1 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴오프"시키는 단계; 및 g)상기 제2 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴온"시키는 단계를 구비하는 것이다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 1은 동기식 반도체 메모리 장치의 메모리 셀로 부터 데이터 입출력선 쌍 까지의 데이터 출력 경로에와 이에 관련된 회로를 개략적으로 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치의 메모리 셀은 기본적으로 하나의 트랜지스터와 하나의 캐퍼시터로 구성된다. 로우 어드레스에 의하여 워드라인 WL이 선택되어 활성화되면, 메모리 셀(101)의 트랜지스터가 "턴온"되어 캐퍼시터에 저장된 데이터가 비트라인 BL에 전송된다. 비트라인 BL에 전송된 데이터는 기준 비트라인 /BL과 쌍을 이루어 센스 앰프(103)에 의하여 증폭된다. 그리고 증폭된 비트라인 쌍 BL, /BL의 데이터는 전송 게이트(105)를 통하여 데이터 입출력선 쌍 IO, /IO로 전송된다. 상기 전송 게이트(105)는 칼럼 선택 신호 CSL에 의하여 "턴온/턴오프"가 제어된다. 즉, 칼럼 어드레스에 의하여 특정한 칼럼의 상기 CSL이 활성화되면, 해당된 칼럼의 비트라인 쌍의 데이터가 IO, /IO로 전송된다. 그리고 상기 데이터 입출력선 쌍 IO, /IO에 전송된 데이터는 센스 앰프(107)에 의하여 증폭된다. 그런데 상기 데이터 입출력선 쌍 IO, /IO의 데이터에 대한 증폭이 되기 전에, 정확한 전압 차이를 감지하기 위하여 상기 데이터 입출력선 쌍 IO, /IO을 동일한 값으로 프리차아지시키는 것이 필요하다. 그리고 이러한 프리차아지 동작은 상기 칼럼 선택 신호 CSL이 활성화되기 전에 수행되어야 한다. 그리고 프리차아지 게이트(109)는 프리차아지 신호 IOPRB의 활성화에 의하여 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시킨다. 즉, 본 실시예에서 상기 프리차아지 신호 IOPRB가 "하이"로 활성화되면, 상기 데이터 입출력선 쌍 IO, /IO는 동일한 값으로 프리차아지된다. 그리고 본 실시예에서 상기 칼럼 선택 신호 CSL과 상기 프리차아지 신호 IOPRB는 제어 신호 발생부(도 2 및 도 8 참조)에서 발생되는 신호이다.
도 2는 도 1의 CSL과 IOPRB를 생성하는 제어 신호 발생부의 일 실시예에 따른 블락도이다. 이를 참조하면, 제어 신호 발생부(200)는 내부 클락 발생 회로(201), 예비 신호 발생 회로(203), 칼럼 선택 신호 발생 회로(205) 및 프리차아지 신호 발생 회로(207)로 구성된다. 상기 내부 클락 발생 회로(201)는 외부 클락 신호 CLK1의 레벨의 상승 또는 하강 천이 중 어느 하나의 레벨 천이에 응답한다. 그리고 상기 내부 클락 발생 회로(201)는 자발 펄스(auto pulse) 형태의 내부 클락 신호 PCLK1을 발생한다. 그리고 상기 예비 신호 발생 회로(203)는 상기 외부 클락 신호 CLK1에 연동하는 내부 클락 신호 PCLK1에 응답하여 제1 칼럼 제어 신호 PRECLK1, 제2 칼럼 제어 신호 PCLKDD1, 제1 프리차아지 제어 신호 PCLKDA1 및 제2 프리차아지 제어 신호 PRECLKA1을 발생한다. 이때 상기 제2 프리차아지 제어 신호 PRECLKA1는 상기 제1 칼럼 제어 신호 PRECLK1에 연동하는 신호이다. 그리고 상기 제2 칼럼 제어 신호 PCLKDD1는 상기 제1 프리차아지 제어 신호 PCLKDA1에 연동하여 발생되는 신호이다. 상기 칼럼 선택 회로(205)는 상기 제1 칼럼 제어 신호 PRECLK1 및 제2 칼럼 제어 신호 PCLKDD1를 입력 신호로 한다. 그리고 상기 칼럼 선택 회로(205)는 상기 제1 칼럼 제어 신호 PRECLK1에 응답하여 디스에이블되고, 상기 제2 칼럼 제어 신호 PCLKDD1에 응답하여 인에이블되는 상기 칼럼 선택 신호 CSL1를 발생한다. 그리고 상기 프리차아지 신호 발생 회로(207)는 상기 제2 프리차아지 제어 신호 PRECLKA1에 응답하여 인에이블되고, 상기 제1 프리차아지 제어 신호 PCLKDA1에 응답하여 디스에이블되는 상기 프리차아지 신호 IOPRB1을 발생한다.
도 3은 도 2의 내부 클락 발생 회로(201)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 내부 클락 발생 회로(201)는 인버터(301), 반전지연회로(303) 및 NOR 게이트(305)로 구성된다. 인버터(301)는 상기 외부 클락 신호 CLK1을 반전시킨다. 그리고 반전지연회로(303)는 인버터(301)의 출력(N302) 신호를 반전하여 지연시킨다. 그리고 NOR 게이트(305)는 인버터(301)의 출력(N302) 신호와 반전지연회로(303)의 출력(N304) 신호를 논리합 반전하여 내부 클락 신호 PCLK1을 출력한다. 따라서 내부 클락 발생 회로(201)는 외부 클락 신호 CLK1이 "로우"에 "하이"로 상승하는 가장자리를 감지하여, "로우"에 "하이"로 활성화되고 일정 시간 경과 후 "로우"로 되는 내부 클락 신호 PCLK1을 생성한다.
도 4는 도 2의 예비 신호 발생 회로(203)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 예비 신호 발생 회로(203)는 반전 지연 회로들(401,405), 버퍼(403) 및 반전버퍼(407)로 구성된다. 반전 지연 회로(401)는 내부 클락 신호 PCLK1을 반전하고 지연시켜 제1 프리차아지 제어 신호 PCLKDA1을 발생한다. 그리고 버퍼(403)는 제1 프리차아지 제어 신호 PCLKDA1을 버퍼링하여 제2 칼럼 제어 신호 PCLKDD1을 출력한다. 그리고 반전 지연 회로(405)는 내부 클락 신호 PCLK1을 반전하고 지연시켜 제1 칼럼 제어 신호 PRECLK1을 발생한다. 이 때 반전 지연 회로(405)에 의한 지연 시간은 반전 지연 회로(401)에 의한 지연 시간 보다 짧다. 그리고 반전 버퍼(407)는 제1 칼럼 제어 신호 PRECLK1을 반전하고 버퍼링하여 제2 프리차아지 제어 신호 PRECLKA1을 출력한다.
도 4의 출력 신호인 제1 칼럼 제어 신호 PRECLK1, 제2 칼럼 제어 신호PCLKDD1, 제1 프리차아지 제어 신호 PCLKDA1 및 제2 프리차아지 제어 신호 PRECLKA1의 타이밍을 살펴보면(도 7 참조), 다음과 같다. 먼저 내부 클락 신호 PCLK1이 "로우"에서 "하이"로 레벨 천이가 발생하면, 제1 칼럼 제어 신호 PRECLK1는 "하이"에서 "로우"로의 레벨 천이가 발생한다. 그리고 제2 프리차아지 제어 신호 PRECLKA1은 제1 칼럼 제어 신호 PRECLK1의 레벨 천이를 감지하여 "로우"에서 "하이"로의 레벨 천이가 발생한다. 그리고 제1 프리차아지 제어 신호 PCLKDA1은 제1 칼럼 제어 신호 PRECLK1 보다 긴 지연 시간을 가지고 "하이"에서 "로우"로 레벨 천이가 발생한다. 그리고 제2 칼럼 제어 신호 PCLKDD1은 제1 프리차아지 제어 신호 PCLKDA1의 레벨 천이를 감지하여 "하이"에서 "로우"로의 레벨 천이가 발생한다. 이어서 내부 클락 신호 PCLK1이 "하이"에서 "로우"로 레벨 천이가 발생하면, 제1 칼럼 제어 신호 PRECLK1는 "로우"에서 "하이"로의 레벨 천이가 발생한다. 그리고 제2 프리차아지 제어 신호 PRECLKA1은 제1 칼럼 제어 신호 PRECLK1의 레벨 천이를 감지하여 "하이"에서 "로우"로의 레벨 천이가 발생한다. 그리고 제1 프리차아지 제어 신호 PCLKDA1은 제1 칼럼 제어 신호 PRECLK1 보다 긴 지연 시간을 가지고 "로우"에서 "하이"로 레벨 천이가 발생한다. 그리고 제2 칼럼 제어 신호 PCLKDD1은 제1 프리차아지 제어 신호 PCLKDA1의 레벨 천이를 감지하여 "로우"에서 "하이"로의 레벨 천이가 발생한다.
도 5는 도 2의 칼럼 선택 신호 발생 회로(205)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 상기 칼럼 선택 신호 발생 회로(205)는 예비 칼럼 선택 신호 발생부(501) 및 래치부(503)로 구성된다. 예비 칼럼 선택 신호 발생부(501)는 칼럼어드레스 신호 AD1과 상기 제1 칼럼 제어 신호 PRECLK1 및 제2 칼럼 제어 신호 PCLKDD1을 입력 신호로 한다. 이 때 해당 칼럼이 선택되면, 칼럼 어드레스 신호 AD1은 "로우" 상태가 된다. 그리고 예비 칼럼 선택 신호 발생부(501)는 해당 칼럼이 선택되고 제2 칼럼 제어 신호 PCLKDD1의 활성화 가장자리에 응답하여 칼럼 선택 신호 CSL1을 인에이블(enable)시키고, 제1 칼럼 제어 신호 PRECLK1의 활성화 가장자리에 응답하여 칼럼 선택 신호 CSL1을 디스에이블(disable)시키는 예비 칼럼 선택 신호 PCSL1을 발생한다. 그리고 래치부(503)는 예비 칼럼 선택 신호 PCSL1을 반전 래치(latch)하여 칼럼 선택 신호 CSL1을 발생한다.
예비 칼럼 선택 신호 발생부(501)를 구체적으로 설명하면, 다음과 같다. 예비 칼럼 선택 신호 발생부(501)는 NOR 게이트(505), 두 개의 피모스 트랜지스터들(507,509) 및 앤모스 트랜지스터(511)로 구성된다. NOR 게이트(505)는 칼럼 어드레스 신호 AD1과 제2 칼럼 제어 신호 PCLKDD1을 논리합하여 반전시킨다. 그리고 NOR 게이트(505)의 출력(N506) 신호는 피모스 트랜지스터(507)와 앤모스 트랜지스터(511)의 게이트를 제어한다. 피모스 트랜지스터(507)는 하나의 접합이 전원 전압 VCC와 접속된다. 그리고 앤모스 트랜지스터(511)는 하나의 접합이 접지 전압 VSS와 접속된다. 그리고 피모스 트랜지스터(509)는 제1 칼럼 제어 신호 PRECLK1에 의하여 제어되며, 두 개의 접합은 피모스 트랜지스터(507) 및 앤모스 트랜지스터(511)와 각각 접속된다. 그리고 피모스 트랜지스터(509)와 앤모스 트랜지스터(511)의 공통 접합은 예비 칼럼 선택 신호 발생부(501)의 출력 신호인 PCSL1이 된다. 이 때 칼럼 선택 신호 CSL1의 동작을 제1 칼럼 제어 신호 PRECLK1과제2 칼럼 제어 신호 PCLKDD1의 동작에 따라 살펴 보면, 다음과 같다(도 7 참조). 칼럼 선택 신호 CSL1의 인에이블은 제2 칼럼 선택 제어 신호 PCLKDD1의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다. 그리고 칼럼 선택 신호 CSL1의 디스에이블은 상기 제1 칼럼 선택 제어 신호 PRECLK1의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다.
도 6은 도 2의 프리차아지 신호 발생 회로(207)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 프리차아지 신호 발생 회로(207)는 예비 프리차아지 신호 발생부(601) 및 래치부(603)로 구성된다. 예비 프리차아지 신호 발생부(601)는 제1 프리차아지 제어 신호 PCLKDA1 및 제2 프리차아지 제어 신호 PRECLKA1를 입력 신호로 한다. 그리고 예비 프리차아지 신호 발생부(601)는 제2 프리차아지 제어 신호 PRECLKA1의 활성화 가장자리에 응답하여 프리차아지 신호 IOPRB1을 인에이블시키고, 제1 프리차아지 제어 신호 PCLKDA1의 활성화 가장자리에 응답하여 프리차아지 신호 IOPRB1을 디스에이블시키는 예비 프리차아지 신호 PIOPRB1를 발생한다.그리고 래치부(603)는 예비 프리차아지 신호 PIOPRB1을 반전 래치하여 프리차아지 신호 IOPRB1을 발생한다. 예비 프리차아지 신호 발생부(601)를 구체적으로 설명하면, 다음과 같다. 예비 프리차아지 신호 발생부(601)는 두 개의 피모스 트랜지스터들(605,607)과 두 개의 앤모스 트랜지스터들(609,611)로 구성된다. 상기 피모스 트랜지스터(605), 피모스 트랜지스터(607), 앤모스 트랜지스터(609), 앤모스 트랜지스터(611)는 직렬로 전원 전압 VCC와 접지 전압 VSS 사이에 연결된다. 그리고 상기 피모스 트랜지스터(605)와 상기 앤모스 트랜지스터(609)는 제1 프리차아지 제어 신호 PCLKDA1에 의하여 "턴온/턴오프" 동작이 제어된다. 그리고 상기 피모스 트랜지스터(607)와 상기 앤모스 트랜지스터(609)의 공통 접합은 상기 예비 프리차아지 신호 발생부(601)의 출력 신호인 PIOPRB1을 발생한다. 이 때 상기 프리차아지 신호 IOPRB1의 동작을 상기 제1 프리차아지 제어 신호 PCLKDA1 및 제2 프리차아지 제어 신호 PRECLKA1의 동작에 따라 살펴 보면, 다음과 같다(도 7 참조). 상기 프리차아지 신호 IOPRB1의 "로우"에서 "하이"로의 인에이블은 상기 제2 프리차아지 제어 신호 PRECLKA1의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다. 그리고 상기 프리차아지 신호 IOPRB1의 "하이"에서 "로우"로의 디스에이블은 상기 제1 프리차아지 제어 신호 PCLKDA1의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다.
도 7은 도 2 내지 도 6의 실시예에 따른 주요 단자의 타이밍도이다. 이를 참조하면, 외부 클락 신호 CLK1의 "로우"에서 "하이"로의 레벨 천이를 감지하여 내부 클락 신호 PCLK1이 발생한다. 상기 내부 클락 신호 PCLK1은 자발 펄스에 의한 신호로서 일정한 펄스폭을 가진다. 그리고 상기 내부 클락 신호 PCLK1의 "로우"에서 "하이"로의 레벨 천이를 감지하여, 상기 제1 칼럼 제어 신호 PRECLK1과 제1 프리차아지 제어 신호 PCLKDA1이 "하이"에서 "로우"로 활성화된다. 이 때 상기 제1 프리차아지 제어 신호 PCLKDA1은 상기 제1 칼럼 제어 신호 PRECLK1보다 더 큰 지연 시간을 가지고 활성화된다. 이어서, 상기 제1 칼럼 제어 신호 PRECLK1의 "하이"에서 "로우"로 활성화를 감지하여, 제2 프리차아지 제어 신호 PRECLKA1이 "로우"에서 "하이"로 레벨 천이된다. 그리고 상기 제1 프리차아지 제어 신호 PCLKDA1의 "하이"에서 "로우"로 활성화를 감지하여, 제2 칼럼 제어 신호 PCLKDD1이 "로우"에서 "하이"로 레벨 천이된다. 그리고 칼럼 선택 신호 CSL1의 디스에이블은 상기 제1 칼럼 제어 신호 PRECLK1의 "하이"에서 "로우"로의 활성화를 감지하여 발생한다. 그리고 칼럼 선택 신호 CSL1의 인에이블은 상기 제2 칼럼 제어 신호 PCLKDD1의 "하이"에서 "로우"로의 활성화를 감지하여 발생한다. 그리고 프리차아지 신호 IOPRB1의 인에이블은 상기 제2 프리차아지 제어 신호 PRECLKA1의 "로우"에서 "하이"로의 활성화를 감지하여 발생한다. 그리고 프리차아지 신호 IOPRB1의 디스에이블은 상기 제1 프리차아지 제어 신호 PCLKDA1의 "하이"에서 "로우"로의 활성화를 감지하여 발생한다. 결국 상기 프리차아지 신호 IOPRB1의 인에이블은 상기 칼럼 선택 신호 CSL1의 디스에이블과 연동하여 발생하며, 상기 프리차아지 신호 IOPRB1의 디스에이블은 상기 칼럼 선택 신호 CSL1의 인에이블과 연동하여 발생한다. 그러므로 본 실시예에 의하여 상기 프리차아지 신호 IOPRB1와 상기 칼럼 선택 신호 CSL1를 제어하는 데, 불필요한 동작 마진을 최소화할 수 있다. 도 2 내지 도 7에서의 CSL1은 도 1의 CSL에 해당하고, IOPRB1은 도 1의 IOPRB에 해당한다.
도 8은 도 1의 CSL과 IOPRB를 생성하는 제어 신호 발생부의 다른 일 실시예에 따른 블락도이다. 이를 참조하면, 제어 신호 발생부(800)는 내부 클락 발생 회로(801), 예비 신호 발생 회로(803), 칼럼 선택 신호 발생 회로(805) 및 프리차아지 신호 발생 회로(807)로 구성된다. 상기 내부 클락 발생 회로(801) 상기 외부 클락 신호 CLK2의 레벨 천이에 응답하여 제1 내부 클락 신호 ICLK와 제2 내부 클락 신호 PCLK2를 출력한다. 제1 내부 클락 신호 ICLK는 상기 외부 클락 신호 CLK2의 "하이"에서 "로우"로의 디스에이블에 응답하여, "로우"에서 "하이"로 활성화된 후 다시 "로우"로 되는 자발 펄스이다. 그리고 제2 내부 클락 신호 PCLK2는 상기 외부 클락 신호 CLK2의 "로우"에서 "하이"로의 디스에이블에 응답하여, "로우"에서 "하이"로 활성화된 후 다시 "로우"로 되는 자발 펄스이다. 그리고 상기 예비 신호 발생 회로(803)는 제1 내부 클락 신호 ICLK과 제2 내부 클락 신호 PCLK2에 응답하여 제1 칼럼 제어 신호 PRECLK2, 제2 칼럼 제어 신호 PCLKDD2, 제1 프리차아지 제어 신호 PCLKDA2 및 제2 프리차아지 제어 신호 PRECLKA2을 발생한다. 이 때 상기 제1 칼럼 제어 신호 PRECLK2는 상기 제1 내부 클락 신호 ICLK에 연동하는 신호이다. 그리고 상기 제2 프리차아지 제어 신호 PRECLKA2는 상기 제1 칼럼 제어 신호 PRECLK2에 연동하는 신호이다. 그리고 상기 제1 프리차아지 제어 신호 PCLKDA2는 상기 제2 내부 클락 신호 PCLK2에 연동하는 신호이다. 그리고 상기 제2 칼럼 제어 신호 PCLKDD2는 상기 제1 프리차아지 제어 신호 PCLKDA2에 연동하여 발생되는 신호이다.
상기 칼럼 선택 회로(805)는 상기 제1 칼럼 제어 신호 PRECLK2 및 제2 칼럼 제어 신호 PCLKDD2를 입력 신호로 한다. 그리고 상기 칼럼 선택 회로(805)는 상기 제1 칼럼 제어 신호 PRECLK2에 응답하여 디스에이블되고, 상기 제2 칼럼 제어 신호 PCLKDD2에 응답하여 인에이블되는 상기 칼럼 선택 신호 CSL2를 발생한다. 그리고 상기 프리차아지 신호 발생 회로(807)는 상기 제2 프리차아지 제어 신호 PRECLKA2에 응답하여 인에이블되고, 상기 제1 프리차아지 제어 신호 PCLKDA2에 응답하여디스에이블되는 상기 프리차아지 신호 IOPRB2을 발생한다.
도 9은 도 8의 내부 클락 발생 회로(801)의 일 실시예를 나타내는 도면이다.이를 참조하면, 상기 내부 클락 발생 회로(801)는 제1 내부 클락 발생부(901), 제2 내부 클락 발생부(903) 및 인버터(905)로 구성된다. 상기 인버터(905)는 상기 외부 클락 신호 CLK2를 반전시킨다. 상기 제1 내부 클락 발생부(901)는 반전지연회로(907), NAND 게이트(909) 및 인버터(911)을 가진다. 상기 반전지연회로(907)는 상기 인버터(905)의 출력(N906) 신호를 반전하고 지연시킨다. 그리고 상기 NAND 게이트(909)는 상기 반전지연회로(907)의 출력(N908) 신호와 상기 인버터(905)의 출력(N906) 신호를 논리곱하여 반전시킨다. 그리고 상기 인버터(911)는 상기 NAND 게이트(909)의 출력(N910) 신호를 반전시켜 제1 내부 클락 신호 ICLK1을 발생한다. 따라서 상기 외부 클락 신호 CLK2가 "하이"에서 "로우"로 레벨 천이가 발생하면, 제1 내부 클락 신호 ICLK는 "로우"에서 "하이"로 레벨 천이되었다가 다시 "로우"로 레벨 천이되는 펄스가 된다(도 13 참조). 상기 제2 내부 클락 발생부(903)는 반전지연회로(913) 및 NOR 게이트(915)를 가진다. 상기 반전지연회로(913)는 상기 인버터(905)의 출력(N906) 신호를 반전하고 지연시킨다. 그리고 상기 NOR 게이트(915)는 상기 반전지연회로(913)의 출력(N914) 신호와 상기 인버터(905)의 출력(N906) 신호를 논리합하여 반전시킨다. 따라서 상기 외부 클락 신호 CLK2가 "로우"에서 "하이"로 레벨 천이가 발생하면, 제2 내부 클락 신호 PCLK2는 "로우"에서 "하이"로 레벨 천이되었다가 다시 "로우"로 레벨 천이되는 펄스가 된다(도 13 참조).
도 10은 도 8의 예비 신호 발생 회로(803)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 상기 예비 신호 발생 회로(803)는 반전 지연회로들(1001,1005), 버퍼(1003) 및 반전버퍼(1007)로 구성된다. 상기 반전 지연 회로(1001)는 상기 제 2내부 클락 신호 PCLK2를 반전하고 지연시켜 상기 제1 프리차아지 제어 신호 PCLKDA2을 발생한다. 그리고 상기 버퍼(1003)는 상기 제1 프리차아지 제어 신호 PCLKDA2를 버퍼링하여 상기 제2 칼럼 제어 신호 PCLKDD2를 출력한다. 그리고 상기 반전 지연 회로(1005)는 상기 제1 내부 클락 신호 IPCLK를 반전하고 지연시켜 상기 제1 칼럼 제어 신호 PRECLK2를 발생한다. 이 때 상기 반전 지연 회로(1005)에 의한 지연 시간은 상기 반전 지연 회로(1001)에 의한 지연 시간 보다 짧다. 그리고 상기 반전 버퍼(1007)는 상기 제1 칼럼 제어 신호 PRECLK2을 반전하고 버퍼링하여 상기 제2 프리차아지 제어 신호 PRECLKA2을 출력한다.
도 10의 출력 신호인 제1 칼럼 제어 신호 PRECLK2, 제2 칼럼 제어 신호 PCLKDD2, 제1 프리차아지 제어 신호 PCLKDA2 및 제2 프리차아지 제어 신호 PRECLKA2의 타이밍을 살펴보면(도 13 참조), 다음과 같다. 먼저 제1 내부 클락 신호 ICLK가 "로우"에서 "하이"로 레벨 천이가 발생하면, 상기 제1 칼럼 제어 신호 PRECLK2는 "하이"에서 "로우"로의 레벨 천이가 발생한다. 그리고 상기 제2 프리차아지 제어 신호 PRECLKA2는 상기 제1 칼럼 제어 신호 PRECLK2의 레벨 천이를 감지하여 "로우"에서 "하이"로의 레벨 천이가 발생한다. 이어서 제1 내부 클락 신호 ICLK가 "하이"에서 "로우"로 레벨 천이가 발생하면, 상기 제1 칼럼 제어 신호 PRECLK2는 "로우"에서 "하이"로의 레벨 천이가 발생한다. 그리고 상기 제2 프리차아지 제어 신호 PRECLKA2는 상기 제1 칼럼 제어 신호 PRECLK2의 레벨 천이를 감지하여 "하이"에서 "로우"로의 레벨 천이가 발생한다.
그리고 제2 내부 클락 신호 PCLK2가 "로우"에서 "하이"로 레벨 천이가 발생하면, 상기 제1 프리차아지 제어 신호 PCLKDA2는 상기 제1 칼럼 제어 신호 PRECLK2 보다 긴 지연 시간을 가지고 "하이"에서 "로우"로 레벨 천이가 발생한다. 그리고 상기 제2 칼럼 제어 신호 PCLKDD2은 상기 제1 프리차아지 제어 신호 PCLKDA2의 레벨 천이를 감지하여 "하이"에서 "로우"로의 레벨 천이가 발생한다. 이어서 제2 내부 클락 신호 PCLK2가 "하이"에서 "로우"로 레벨 천이가 발생하면, 상기 제1 프리차아지 제어 신호 PCLKDA2는 "로우"에서 "하이"로 레벨 천이가 발생한다. 그리고 상기 제2 칼럼 제어 신호 PCLKDD2은 상기 제1 프리차아지 제어 신호 PCLKDA2의 레벨 천이를 감지하여 "로우"에서 "하이"로의 레벨 천이가 발생한다.
도 11는 도 8의 칼럼 선택 신호 발생 회로(805)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 상기 칼럼 선택 신호 발생 회로(805)는 예비 칼럼 선택 신호 발생부(1101) 및 래치부(1103)로 구성된다. 상기 예비 칼럼 선택 신호 발생부(1101)는 칼럼 어드레스 신호 AD2과 상기 제1 칼럼 제어 신호 PRECLK2 및 제2 칼럼 제어 신호 PCLKDD2을 입력 신호로 한다. 이 때 해당 칼럼이 선택되면, 상기 칼럼 어드레스 신호 AD2는 "로우" 상태가 된다. 그리고 상기 예비 칼럼 선택 신호 발생부(1101)는 해당 칼럼이 선택되고 상기 제2 칼럼 제어 신호 PCLKDD2의 활성화 가장자리에 응답하여 상기 칼럼 선택 신호 CSL2을 인에이블시키고, 상기 제1 칼럼 제어 신호 PRECLK2의 활성화 가장자리에 응답하여 상기 칼럼 선택 신호 CSL2을 디스에이블시키는 예비 칼럼 선택 신호 PCSL2을 발생한다. 그리고 상기 래치부(1103)는 상기 예비 칼럼 선택 신호 PCSL2을 래치하여 상기 칼럼 선택 신호CSL2을 발생한다. 상기 예비 칼럼 선택 신호 발생부(1101)를 구체적으로 설명하면, 다음과 같다. 상기 예비 칼럼 선택 신호 발생부(1101)는 NOR 게이트(1105), 두 개의 피모스 트랜지스터들(1107,1109) 및 앤모스 트랜지스터(1111)로 구성된다. 상기 NOR 게이트(1105)는 상기 칼럼 어드레스 신호 AD2과 상기 제2 칼럼 제어 신호 PCLKDD2을 논리합하여 반전시킨다. 그리고 상기 NOR 게이트(1105)의 출력(N1106) 신호는 피모스 트랜지스터(1107)와 앤모스 트랜지스터(1111)의 게이트를 제어한다. 상기 피모스 트랜지스터(1107)는 하나의 접합이 전원 전압 VCC와 접속된다. 그리고 상기 앤모스 트랜지스터(1111)는 하나의 접합이 접지 전압 VSS와 접속된다. 그리고 상기 피모스 트랜지스터(1109)는 상기 제1 칼럼 제어 신호 PRECLK2에 의하여 제어되며, 두 개의 접합은 상기 피모스 트랜지스터(1107) 및 앤모스 트랜지스터(1111)와 각각 접속된다. 그리고 상기 피모스 트랜지스터(1109)와 앤모스 트랜지스터(1111)의 공통 접합은 상기 예비 칼럼 선택 신호 발생부(1101)의 출력단이 된다. 이 때 상기 칼럼 선택 신호 CSL2의 동작을 상기 제1 칼럼 제어 신호 PRECLK2과 상기 제2 칼럼 제어 신호 PCLKDD2에 따라 살펴 보면, 다음과 같다(도 13 참조). 상기 칼럼 선택 신호 CSL2의 인에이블은 상기 제2 칼럼 선택 제어 신호 PCLKDD2의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다. 그리고 상기 칼럼 선택 신호 CSL2의 디스에이블은 상기 제1 칼럼 선택 제어 신호 PRECLK2의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다.
도 12는 도 8의 프리차아지 신호 발생 회로(807)의 일 실시예를 나타내는 도면이다. 이를 참조하면, 상기 프리차아지 신호 발생 회로(807)는 예비 프리차아지신호 발생부(1201) 및 래치부(1203)로 구성된다. 상기 예비 프리차아지 신호 발생부(1201)는 상기 제1 프리차아지 제어 신호 PCLKDA2 및 제2 프리차아지 제어 신호 PRECLKA2를 입력 신호로 한다. 그리고 상기 예비 프리차아지 신호 발생부(1201)는 상기 제2 프리차아지 제어 신호 PRECLKA2의 활성화 가장자리에 응답하여 상기 프리차아지 신호 IOPRB2을 인에이블시키고, 상기 제1 프리차아지 제어 신호 PCLKDA2의 활성화 가장자리에 응답하여 상기 프리차아지 신호 IOPRB2을 디스에이블시키는 예비 프리차아지 신호 PIOPRB2를 발생한다.그리고 상기 래치부(1203)는 상기 예비 프리차아지 신호 PIOPRB2을 반전 래치하여 상기 프리차아지 신호 IOPRB2을 발생한다. 상기 예비 프리차아지 신호 발생부(1201)를 구체적으로 설명하면, 다음과 같다. 상기 예비 프리차아지 신호 발생부(1201)는 두 개의 피모스 트랜지스터들(1205,1207)과 두 개의 앤모스 트랜지스터들(1209,1211)로 구성된다. 상기 피모스 트랜지스터(1205), 피모스 트랜지스터(1207), 앤모스 트랜지스터(1209), 앤모스 트랜지스터(1211)는 직렬로 전원 전압 VCC와 접지 전압 VSS 사이에 연결된다. 그리고 상기 피모스 트랜지스터(1205)와 상기 앤모스 트랜지스터(1209)는 제1 프리차아지 제어 신호 PCLKDA2에 의하여 "턴온/턴오프" 동작이 제어된다. 그리고 상기 피모스 트랜지스터(1207)와 상기 앤모스 트랜지스터(1209)의 공통 접합은 상기 예비 프리차아지 신호 발생부(1201)의 출력 신호인 PIOPRB2을 발생한다. 이 때 상기 프리차아지 신호 IOPRB2의 동작을 상기 제1 프리차아지 제어 신호 PCLKDA2 및 제2 프리차아지 제어 신호 PRECLKA1의 동작에 따라 살펴 보면, 다음과 같다(도 13 참조). 상기 프리차아지 신호 IOPRB2의 "로우"에서 "하이"로의 인에이블은 상기 제2 프리차아지 제어 신호 PRECLKA2의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다. 그리고 상기 프리차아지 신호 IOPRB2의 "하이"에서 "로우"로의 디스에이블은 상기 제1 프리차아지 제어 신호 PCLKDA2의 "하이"에서 "로우"로의 하강 천이를 감지하여 발생한다.
도 13은 도 8 내지 도 12의 실시예에 따른 주요 단자의 타이밍도이다. 이를 참조하면, 외부 클락 신호 CLK2의 "하이"에서 "로우"로의 레벨 천이를 감지하여 제1 내부 클락 신호 ICLK가 발생한다. 상기 제1 내부 클락 신호 ICLK는 자발 펄스에 의한 신호로서 일정한 펄스폭을 가진다. 그리고 외부 클락 신호 CLK2의 "로우"에서 "하이"로의 레벨 천이를 감지하여 제2 내부 클락 신호 PCLK2가 발생한다. 상기 제2 내부 클락 신호 PCLK2도 자발 펄스에 의한 신호로서 일정한 펄스폭을 가진다. 그리고 상기 제1 내부 클락 신호 ICLK의 "로우"에서 "하이"로의 레벨 천이를 감지하여, 상기 제1 칼럼 제어 신호 PRECLK2는 "하이"에서 "로우"로 활성화된다. 그리고 상기 제2 내부 클락 신호 PCLK2의 "로우"에서 "하이"로의 레벨 천이를 감지하여, 상기 제1 프리차아지 제어 신호 PCLKDA2는 "하이"에서 "로우"로 활성화된다. 이 때 상기 제1 프리차아지 제어 신호 PCLKDA2은 상기 제1 칼럼 제어 신호 PRECLK2보다 더 큰 지연 시간을 가지고 활성화된다. 이어서, 상기 제1 칼럼 제어 신호 PRECLK2의 "하이"에서 "로우"로 활성화를 감지하여, 제2 프리차아지 제어 신호 PRECLKA2이 "로우"에서 "하이"로 레벨 천이된다. 그리고 상기 제1 프리차아지 제어 신호 PCLKDA2의 "하이"에서 "로우"로 활성화를 감지하여, 제2 칼럼 제어 신호 PCLKDD2이 "로우"에서 "하이"로 레벨 천이된다. 그리고 칼럼 선택 신호 CSL2의 디스에이블은 상기 제1 칼럼 제어 신호 PRECLK2의 "하이"에서 "로우"로의 활성화를 감지하여 발생한다. 그리고 칼럼 선택 신호 CSL2의 인에이블은 상기 제2 칼럼 제어 신호 PCLKDD2의 "하이"에서 "로우"로의 활성화를 감지하여 발생한다. 그리고 프리차아지 신호 IOPRB2의 인에이블은 상기 제2 프리차아지 제어 신호 PRECLKA2의 "로우"에서 "하이"로의 활성화를 감지하여 발생한다. 그리고 프리차아지 신호 IOPRB2의 디스에이블은 상기 제1 프리차아지 제어 신호 PCLKDA2의 "하이"에서 "로우"로의 활성화를 감지하여 발생한다. 결국 상기 프리차아지 신호 IOPRB2의 인에이블은 상기 칼럼 선택 신호 CSL1의 디스에이블과 연동하여 발생하며, 상기 프리차아지 신호 IOPRB2의 디스에이블은 상기 칼럼 선택 신호 CSL2의 인에이블과 연동하여 발생한다. 그러므로 본 실시예에 의하면, 프리차아지 신호 IOPRB2의 디스에이블과 칼럼 선택 신호 CSL2의 인에이블은 궁극적으로 외부 클락 신호 레벨의 하강 천이를 감지하여 수행된다. 그리고 프리차아지 신호 IOPRB2의 인에이블과 칼럼 선택 신호 CSL2의 디스에이블은 궁극적으로 외부 클락 신호 레벨의 상승 천이를 감지하여 수행된다. 따라서 본 실시예에서는 상기 프리차아지 신호 IOPRB2와 상기 칼럼 선택 신호 CSL2를 제어하는 데, 불필요한 동작 마진을 최소화할 수 있다. 또한 프리차아지 신호 IOPRB2의 펄스폭은 주파수에 따라 가변하므로 생산성을 향상시킨다. 도 8 내지 도 13에서의 CSL2은 도 1의 CSL에 해당하고, IOPRB2은 도 1의 IOPRB에 해당한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하여 프리차아지 신호와 칼럼 선택 신호를 제어하는 데 불필요한 마진을 제거함으로써 반도체 메모리 장치의 성능을 향상시킨다.
또한 프리차아지 신호의 펄스폭을 주파수에 따라 가변할 수 있으므로 생산성을 향상시킨다.

Claims (14)

  1. 메모리 셀들에/로부터 데이터를 입/출력하는 복수개의 비트라인 쌍과 상기 복수개의 비트라인 쌍 중에서 선택된 비트라인 쌍에/로부터 데이터를 입/출력하는 데이터 입출력선 쌍을 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치에 있어서,
    칼럼 선택 신호의 활성화에 응답하여 선택된 상기 비트라인 쌍의 데이터를 상기 데이터 입출력선 쌍으로 전송하는 전송 게이트;
    프리차아지 신호의 활성화에 응답하여 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트; 및
    상기 외부 클락 신호에 동기되어 상기 프리차아지 신호와 상기 칼럼 선택 신호를 활성화하는 제어 신호 발생부를 구비하며,
    상기 프리차아지 신호의 인에이블은 상기 칼럼 선택 신호의 디스에이블과 연동하여 발생하며, 상기 프리차아지 신호의 디스에이블은 상기 칼럼 선택 신호의 인에이블과 연동하여 발생하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어 신호 발생부는
    상기 외부 클락 신호에 연동하는 내부 클락 신호에 응답하여 제1 칼럼 제어 신호, 제1 프리차아지 제어 신호, 상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호, 그리고 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 예비 신호 발생 회로;
    상기 제1 및 제2 칼럼 제어 신호를 입력 신호로 하며, 상기 제1 칼럼 제어 신호에 응답하여 디스에이블되고 상기 제2 칼럼 제어 신호에 응답하여 인에이블되는 상기 칼럼 선택 신호를 발생하는 칼럼 선택 신호 발생 회로; 및
    상기 제2 프리차아지 제어 신호에 응답하여 인에이블되고, 상기 제1 프리차아지 제어 신호에 응답하여 디스에이블되는 상기 프리차아지 신호를 발생하는 프리차아지 신호 발생 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 예비 신호 발생 회로는
    상기 내부 클락 신호를 반전하고 지연시켜 상기 제1 프리차아지 제어 신호를 발생하는 제1 반전 지연 회로;
    상기 제1 프리차아지 제어 신호를 버퍼링하여 상기 제2 칼럼 제어 신호를 출력하는 버퍼;
    상기 내부 클락 신호를 반전하고 지연시켜 상기 제1 칼럼 제어 신호를 발생하는 제2 반전 지연 회로; 및
    상기 제1 칼럼 제어 신호를 반전하고 버퍼링하여 상기 제2 프리차아지 제어 신호를 출력하는 반전 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 칼럼 선택 신호 발생 회로는
    칼럼 어드레스 신호와 상기 제1 및 제2 칼럼 제어 신호를 입력 신호로 하며, 해당 칼럼이 선택되고 상기 제2 칼럼 제어 신호의 활성화 가장자리에 응답하여 상기 칼럼 선택 신호를 인에이블시키고, 상기 제1 칼럼 제어 신호의 활성화 가장자리에 응답하여 상기 칼럼 선택 신호를 디스에이블시키는 예비 칼럼 선택 신호를 발생하는 예비 칼럼 선택 신호 발생부; 및
    상기 예비 칼럼 선택 신호를 래치하여 상기 칼럼 선택 신호를 발생하는 래치부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 프리차아지 신호 발생 회로는
    상기 제1 및 제2 프리차아지 제어 신호를 입력 신호로 하며, 상기 제2 프리차아지 제어 신호의 활성화 가장자리에 응답하여 상기 프리차아지 신호를 인에이블시키고, 상기 제1 프리차아지 제어 신호의 활성화 가장자리에 응답하여 상기 프리차아지 신호를 디스에이블시키는 예비 프리차아지 신호를 발생하는 예비 프리차아지 신호 발생부; 및
    상기 예비 프리차아지 신호를 래치하여 상기 프리차아지 신호를 발생하는 래치부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제2항 내지 제5항에 있어서, 상기 제어 신호 발생부는
    외부 클락 신호 레벨의 상승 또는 하강 천이 중 어느 하나의 레벨 천이에 응답하여 상기 내부 클락 신호를 발생하는 내부 클락 발생 회로를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 메모리 셀들에/로 부터 데이터를 입/출력하는 복수개의 비트라인 쌍과 상기 복수개의 비트라인 쌍 중에서 선택된 비트라인 쌍에/로 부터 데이터를 입/출력하는 데이터 입출력선 쌍을 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치에 있어서,
    칼럼 선택 신호의 활성화에 응답하여 선택된 상기 비트라인 쌍의 데이터를 상기 데이터 입출력선 쌍으로 전송하는 전송 게이트;
    프리차아지 신호의 활성화에 응답하여 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트; 및
    상기 외부 클락 신호에 동기되어 상기 프리차아지 신호와 상기 칼럼 선택 신호를 활성화하는 제어 신호 발생부를 구비하며,
    상기 프리차아지 신호의 인에이블은 상기 외부 클락 신호의 디스에이블에 동기되는 상기 칼럼 선택 신호의 디스에이블과 연동하여 발생하며, 상기 프리차아지 신호의 디스에이블은 상기 외부 클락 신호의 인에이블에 동기되는 상기 칼럼 선택 신호의 인에이블과 연동하여 발생하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제어 신호 발생부는
    상기 외부 클락 신호의 디스에이블에 응답하여 활성화되는 제1 내부 클락 신호와 상기 외부 클락 신호의 인에이블에 응답하여 활성화되는 제2 내부 클락 신호를 발생하는 내부 클락 발생 회로;
    상기 제1 내부 클락 신호에 연동하는 제1 칼럼 제어 신호와, 상기 제2 내부 클락 신호에 연동하는 제1 프리차아지 제어 신호와, 상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호와, 그리고 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 예비 신호 발생 회로;
    상기 제1 및 제2 칼럼 제어 신호를 입력 신호로 하며, 상기 제1 칼럼 제어 신호에 응답하여 디스에이블되고, 상기 제2 칼럼 제어 신호에 응답하여 인에이블되는 상기 칼럼 선택 신호를 발생하는 칼럼 선택 신호 발생 회로; 및
    상기 제2 프리차아지 제어 신호에 응답하여 인에이블되고, 상기 제1 프리차아지 제어 신호에 응답하여 디스에이블되는 상기 프리차아지 신호를 발생하는 프리차아지 신호 발생 회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 내부 클락 발생 회로는
    상기 외부 클락 신호의 하강 가장자리에 응답하여 상기 제1 내부 클락 신호를 펄스로 발생하는 제1 내부 클락 발생부; 및
    상기 외부 클락 신호의 상승 가장자리에 응답하여 상기 제2 내부 클락 신호를 펄스로 발생하는 제2 내부 클락 발생부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 예비 신호 발생 회로는
    상기 제2 내부 클락 신호를 반전하고 지연시켜 상기 제1 프리차아지 제어 신호를 발생하는 제1 반전 지연 회로;
    상기 제1 프리차아지 제어 신호를 버퍼링하여 상기 제2 칼럼 제어 신호를 출력하는 버퍼;
    상기 제1 내부 클락 신호를 반전하고 지연시켜 상기 제1 칼럼 제어 신호를 발생하는 제2 반전 지연 회로; 및
    상기 제1 칼럼 제어 신호를 반전하고 버퍼링하여 상기 제2 프리차아지 제어 신호를 출력하는 반전 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 칼럼 선택 신호 발생 회로는
    칼럼 어드레스 신호와 상기 제1 및 제2 칼럼 제어 신호를 입력 신호로 하며, 해당 칼럼이 선택되고 상기 제2 칼럼 제어 신호의 활성화 가장자리에 응답하여 상기 칼럼 선택 신호를 인에이블시키고, 상기 제1 칼럼 제어 신호의 활성화 가장자리에 응답하여 상기 칼럼 선택 신호를 디스에이블시키는 예비 칼럼 선택 신호를 발생하는 예비 칼럼 선택 신호 발생부; 및
    상기 예비 칼럼 선택 신호를 래치하여 상기 칼럼 선택 신호를 발생하는 래치부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  12. 제8항에 있어서, 상기 프리차아지 신호 발생 회로는
    상기 제1 및 제2 프리차아지 제어 신호를 입력 신호로 하며, 상기 제2 프리차아지 제어 신호의 활성화 가장자리에 응답하여 상기 프리차아지 신호를 인에이블시키고, 상기 제1 프리차아지 제어 신호의 활성화 가장자리에 응답하여 상기 프리차아지 신호를 디스에이블시키는 예비 프리차아지 신호를 발생하는 예비 프리차아지 신호 발생부; 및
    상기 예비 프리차아지 신호를 래치하여 상기 프리차아지 신호를 발생하는 래치부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  13. 메모리 셀에/로부터 데이터를 입/출력하는 비트라인 쌍과, 상기 비트라인 쌍에/로부터 데이터를 입/출력하는 데이터 입출력선 쌍과, 상기 비트라인 쌍과 상기데이터 입출력선을 전기적으로 연결시키는 전송 게이트와, 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트를 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치의 데이터 입출력선 쌍의 프리차아지 방법에 있어서,
    a)상기 외부 클락 신호의 상승 또는 하강 가장자리에 응답하여 내부 클락 신호를 발생하는 단계;
    b)상기 내부 클락 신호에 응답하여 제1 칼럼 제어 신호와 제1 프리차아지 제어 신호를 발생하는 단계;
    c)상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호와 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 단계;
    d)상기 제1 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴오프"시키는 단계;
    e)상기 전송 게이트가 "턴오프"된 후, 상기 제2 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴온"시키는 단계;
    f)상기 제1 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴오프"시키는 단계; 및
    g)상기 제2 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴온"시키는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입출력선 쌍의 프리차아지 방법.
  14. 메모리 셀에/로부터 데이터를 입/출력하는 비트라인 쌍과, 상기 비트라인 쌍에/로부터 데이터를 입/출력하는 데이터 입출력선 쌍과, 상기 비트라인 쌍과 상기 데이터 입출력선을 전기적으로 연결시키는 전송 게이트와, 상기 데이터 입출력선 쌍을 동일한 값으로 프리차아지시키는 프리차아지 게이트를 가지며, 외부 클락 신호에 동기되는 동기식 반도체 메모리 장치의 데이터 입출력선 쌍의 프리차아지 방법에 있어서,
    a)상기 외부 클락 신호의 디스에이블에 응답하여 활성화되는 제1 내부 클락 신호와 상기 외부 클락 신호의 인에이블에 응답하여 활성화되는 제2 내부 클락 신호를 발생하는 단계;
    b)상기 제1 내부 클락 신호에 응답하는 제1 칼럼 제어 신호와 상기 제2 내부 클락 신호에 응답하는 제1 프리차아지 제어 신호를 발생하는 단계;
    c)상기 제1 칼럼 제어 신호에 연동하는 제2 프리차아지 제어 신호와 상기 제1 프리차아지 제어 신호에 연동하는 제2 칼럼 제어 신호를 발생하는 단계;
    d)상기 제1 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴오프"시키는 단계;
    e)상기 전송 게이트가 "턴오프"된 후, 상기 제2 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴온"시키는 단계;
    f)상기 제1 프리차아지 제어 신호에 활성화에 응답하여 상기 프리차아지 게이트를 "턴오프"시키는 단계; 및
    g)상기 제2 칼럼 제어 신호에 활성화에 응답하여 상기 전송 게이트를 "턴온"시키는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입출력선 쌍의 프리차아지 방법.
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