JP2005328069A - 半導体チップ及び半導体装置 - Google Patents
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Abstract
【解決手段】 第1の半導体チップ100の第1の端子T1の位置と、第2の半導体チップ200の第2の端子T2の位置とは、面対称の関係にある。第1の半導体チップ100の第1のバッファ回路C1,C2と、第2の半導体チップ200の第2のバッファ回路C1,C2とは、少なくとも設計上同一である。第1及び第2の内部回路(デコーダ11、制御回路21等)は、少なくとも設計上同一である。配線55,61は異なるパターンで形成されてなる。
【選択図】 図6
Description
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップと、
を有し、
前記複数の第1の端子の位置と、前記複数の第2の端子の位置とは、面対称の関係にあり、
前記第1及び第2の内部回路は、少なくとも設計上同一であり、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、は異なるパターンで形成されてなる。
本発明によれば、第1及び第2の配線の少なくとも一部が異なっているが、第1及び第2の内部回路は、少なくとも設計上同一になっている。したがって、共通の構造を有していながら第1及び第2の端子の配列が面対称の関係にある。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(2)この半導体装置において、
前記複数の第1及び第2の端子は、それぞれ、前記第1又は第2の半導体チップの周縁部に配列されていてもよい。
(3)この半導体装置において、
前記複数の第1の端子は、前記第1の半導体チップにおいて、線対称な配列をなしており、
前記複数の第2の端子は、前記第2の半導体チップにおいて、線対称な配列をなしていてもよい。
(4)この半導体装置において、
前記複数の第1のバッファ回路の全体的構成と、前記複数の第2のバッファ回路の全体的構成とは、チップセレクト信号が入力される回路を除いて、少なくとも設計上同一であってもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(5)この半導体装置において、
前記複数の第1の端子の1つである端子T1は、前記複数の第1のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の第2の端子の1つである端子T2は、前記複数の第2のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の第1のバッファ回路の前記2つの回路C1,C2と、前記複数の第2のバッファ回路の前記2つの回路C1,C2とは、少なくとも設計上同一であり、
前記第1又は第2の半導体チップにおいて、前記端子T1,T2は、同じ位置にあり、
前記複数の第1の配線の一部によって、前記端子T1と前記回路C1とが選択的に接続され、
前記複数の第2の配線の一部によって、前記端子T2と前記回路C2とが選択的に接続されていてもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(6)この半導体装置において、
前記複数の第1の端子のうち、前記端子T1に対して線対称の位置にある端子T1Aは、前記複数の第1のバッファ回路の2つの回路C1A,C2Aに対応し、
前記複数の第2の端子のうち、前記端子T2に対して線対称の位置にある端子T2Aは、前記複数の第2のバッファ回路の2つの回路C1A,C2Aに対応し、
前記複数の第1のバッファ回路の前記2つの回路C1A,C2Aと、前記複数の第2のバッファ回路の前記2つの回路C1A,C2Aとは、少なくとも設計上同一であり、
前記2つの回路C1A,C2Aと、前記2つの回路C1,C2とは、少なくとも設計上同一であり、
前記複数の第1の配線の一部によって、前記端子T1Aと前記回路C2Aとが選択的に接続され、
前記複数の第2の配線の一部によって、前記端子T2Aと前記回路C1Aとが選択的に接続されていてもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(7)この半導体装置において、
前記複数の第1の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する第1の偶数個の端子のそれぞれは、前記複数の第1のバッファ回路のいずれか1つの回路に接続され、前記第1の偶数個の端子は線対称な配列をなし、
前記複数の第2の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する第2の偶数個の端子のそれぞれは、前記複数の第2のバッファ回路のいずれか1つの回路に接続され、前記第2の偶数個の端子は線対称な配列をなしていてもよい。
(8)この半導体装置において、
前記複数の第1の端子のそれぞれの端子は、前記複数の第1のバッファ回路のいずれか1つの回路と、前記複数の第1の配線の一部によって接続され、
前記複数の第2の端子のそれぞれの端子は、前記複数の第2のバッファ回路のいずれか1つの回路と、前記複数の第2の配線の一部によって接続されていてもよい。
(9)この半導体装置において、
前記複数の第1の端子のうち線対称の位置にある2つの端子TA1,TB1は、前記複数の第1のバッファ回路のうち線対称の位置にある2つの回路CA,CBに対応し、
前記複数の第2の端子のうち線対称の位置にある2つの端子TA2,TB2は、前記複数の第2のバッファ回路のうち線対称の位置にある2つの回路CA,CBに対応し、
前記複数の第1のバッファ回路の前記2つの回路CA,CBと、前記複数の第2のバッファ回路の前記2つの回路CA,CBとは、少なくとも設計上同一であり、
前記端子TA1は、前記回路CAに接続され、前記端子TB1は、前記回路CBに接続され、
前記端子TA2は、前記回路CBに接続され、前記端子TB2は、前記回路CAに接続されていてもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(10)この半導体装置において、
前記複数の第1の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなし、
前記複数の第2の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなしていてもよい。
(11)この半導体装置において、
前記複数の第1のバッファ回路は、前記第1の半導体チップの中央部に一列に配列され、
前記複数の第2のバッファ回路は、前記第2の半導体チップの中央部に一列に配列されていてもよい。
(12)この半導体装置において、
前記複数の第1のバッファ回路は、前記第1の半導体チップの中心線に沿って配列され、
前記複数の第2のバッファ回路は、前記第2の半導体チップの中心線に沿って配列されていてもよい。
(13)この半導体装置において、
前記第1及び第2の内部回路は、それぞれ、メモリセルアレイを含んでもよい。
(14)この半導体装置において、
前記第1及び第2の半導体チップは、スタックされてなり、
前記複数の第1及び第2の端子のうち、前記第1及び第2の半導体チップのそれぞれにおいて同じ位置にある2つの端子は、電気的に接続されていてもよい。
(15)本発明に係る半導体チップは、複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子の1つである端子T1は、前記複数のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の配線の一部によって、前記端子T1と前記回路C1とが選択的に接続されてなる。
本発明によれば、端子T1と、2つの回路C1,C2のうちの1つ(回路C1)とが選択的に接続される。したがって、端子T1を、2種類の目的に使用することができる。
(16)この半導体チップにおいて、
前記複数の端子のうち、前記端子T1に対して線対称の位置にある他の端子T1Aは、前記複数のバッファ回路の2つの回路C1A,C2Aに対応し、
前記2つの回路C1A,C2Aと、前記2つの回路C1,C2とは、少なくとも設計上同一であり、
前記複数の配線の一部によって、前記端子T1Aと前記回路C2Aとが選択的に接続されていてもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(17)この半導体チップにおいて、
前記複数の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれは、前記複数のバッファ回路のいずれか1つの回路に接続され、前記偶数個の端子は、線対称な配列をなしていてもよい。
(18)本発明に係る半導体チップは、複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子のそれぞれの端子は、前記複数のバッファ回路のいずれか1つの回路と、前記複数の配線の一部によって接続され、
前記複数のバッファ回路は、前記半導体チップの中央部に一列に配列されてなる。
本発明によれば、複数の端子と、いずれかのバッファ回路とを接続しやすい。
(19)この半導体チップにおいて、
前記複数のバッファ回路は、前記半導体チップの中心線に沿って配列されていてもよい。
(20)本発明に係る半導体装置は、スタックされた複数の半導体チップを有する半導体装置であって、
それぞれの前記半導体チップは、上記半導体チップである。
(21)本発明に係る半導体装置は、スタックされた複数の半導体チップを有する半導体装置であって、
少なくとも1つの前記半導体チップは、上記半導体チップである。
(22)本発明に係る回路基板には、上記半導体装置が実装されてなる。
(23)本発明に係る電子機器は、上記半導体装置を有する。
(24)本発明に係る半導体チップの製造方法は、複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子の1つである端子T1は、前記複数のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の配線の一部によって、前記端子T1と前記回路C1とを選択的に接続する。
本発明によれば、端子T1と、2つの回路C1,C2の一方とを選択的に接続する。したがって、端子T1を、2種類の目的に使用することができる。
(25)この半導体チップの製造方法において、
前記複数の端子のうち、前記端子T1に対して線対称の位置にある他の端子T1Aは、前記複数のバッファ回路の2つの回路C1A,C2Aに対応し、
前記2つの回路C1A,C2Aと、前記2つの回路C1,C2とを、少なくとも設計上同一に形成し、
前記複数の配線の一部によって、前記端子T1Aと前記回路C2Aとを選択的に接続してもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(26)この半導体チップの製造方法において、
前記複数の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれを、前記複数のバッファ回路のいずれか1つの回路に接続し、前記偶数個の端子を、線対称の配列になるように配置してもよい。
(27)本発明に係る半導体チップの製造方法は、複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子のそれぞれの端子を、前記複数のバッファ回路のいずれか1つの回路と、前記複数の配線の一部によって接続し、
前記複数のバッファ回路を、前記半導体チップの中央部に一列に配列する。
本発明によれば、複数の端子と、いずれかのバッファ回路とを接続しやすい。
(28)この半導体チップの製造方法において、
前記複数のバッファ回路を、前記半導体チップの中心線に沿って配列してもよい。
(29)本発明に係る半導体装置の製造方法は、複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップを製造し、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップを製造すること、
を含み、
前記第1及び第2の内部回路を設計上同じ構造となるように、少なくとも設計上同一のマスクで形成し、
前記複数の第1の端子と、前記複数の第2の端子と、をそれぞれ設計上同じ配列であって線対称に配列されるように、少なくとも設計上同一のマスクで形成し、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、を異なる設計のマスクで形成する。
本発明によれば、第1及び第2の内部回路(あるいは第1及び第2の端子)を、設計上同じ構造となるように同じプロセスで形成するので生産性が向上する。また、複数の第1の端子(複数の第2の端子)を、線対称に配列されるように形成する。したがって、第1及び第2の端子を、同じ配列でありながら、面対称な配列にすることができる。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
(30)この半導体装置の製造方法において、
前記複数の第1のバッファ回路と、前記複数の第2のバッファ回路とを、チップセレクト信号が入力される回路を除いて、設計上同じ構造となるように少なくとも設計上同一のマスクで形成してもよい。
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
以下、本発明の好適な実施形態について、図面を用いて説明する。まず、本実施形態に係る半導体装置の構造の概略を説明し、次に、構造の詳細を説明する。そして、ミラーチップを実現する態様について説明する。
図4は、本実施形態に係る半導体装置の断面を模式的に示す図である。半導体装置は、第1の半導体チップ(例えばSRAM(static random access memory)チップ)100、第2の半導体チップ(例えばSRAMチップ)200を有する。半導体装置は、回路基板300を備える。半導体装置は、例えば、携帯電話等の携帯機器に使用される。携帯機器では、小型化およびメモリの容量増大のため、複数のメモリ用チップ(本実施形態では、第1及び第2の半導体チップ100,200)をスタックして配置することがある。
回路基板400の一方の面上には、アドレス信号用配線410、書込イネーブル信号用配線420が形成されている。回路基板400の他方の面上には、アドレス信号用配線430、書込イネーブル信号用配線440が形成されている。アドレス信号用配線410とアドレス信号用配線430とは、回路基板400を貫通する接続層450により接続されている。書込イネーブル信号用配線420と書込イネーブル信号用配線440とは、回路基板400を貫通する接続層460により接続されている。
(第1及び第2の半導体チップの構造)
図1(A)は、第1の半導体チップ100の平面図であり、図1(B)は、第2の半導体チップ200の平面図である。第1の半導体チップ100と第2の半導体チップ200は、共に、512kワード×16ビットの8メガビットのメモリ容量を有する。第1及び第2の半導体チップ100,200は、メモリセルアレイ等の内部回路(第1及び第2のバッファ回路を除く)およびそれらの配置は共通しており、第1及び第2の端子の配列が異なっている。
ここで、端子の配列について、図2および図3を用いて説明する。図2は、第1の半導体チップ100の能動面100aの上側に配列されている第1の端子と、第2の半導体チップ200の能動面200aの上側に配列されている第2の端子と、を対比する平面図である。また、図3は、第1の半導体チップ100の能動面100aの下側に配列されている第1の端子と、第2の半導体チップ200の能動面200aの下側に配列されている第2の端子と、を対比する平面図である。第1の端子の位置と、第2の端子の位置とは、面対称の関係にある。複数の第1の端子は、第1の半導体チップ100において、線対称な配列をなしている。複数の第2の端子は、第2の半導体チップ200において、線対称な配列をなしている。
本実施形態では、複数の第1の端子の位置と、複数の第2の端子の位置とは、面対称の関係にあり、第1及び第2の内部回路(第1及び第2のバッファ回路を除く)は、少なくとも設計上同一であり、複数の第1の配線の少なくとも一部と、複数の第2の配線の少なくとも一部と、は異なるパターンで形成されてなる。したがって、全ての内部回路のパターンおよび配線のパターンを変更させて、ミラーチップを作製する場合に比べて、ミラーチップの作製が容易となる。
図6(A)及び図6(B)は、態様1の説明図である。第1又は第2のバッファ回路を除く第1又は第2の内部回路(デコーダ11、制御回路21等)は、例えば、線対称の基準となる線1上に配置されている。線1より右側の領域には、第1又は第2のバッファ回路C3,C1A,C2A(アドレス入力回路31a、CS1(バー)入力回路31b、WE(バー)入力回路31c)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路31に含まれる。また、線1より左側の領域には、第1又は第2のバッファ回路C3,C1,C2(アドレス入力回路35a、CS1(バー)入力回路35b、WE(バー)入力回路35c)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路35に含まれる。
図7(A)及び図7(B)は、態様2の説明図である。第1又は第2のバッファ回路を除く第1又は第2の内部回路(デコーダ11、制御回路21等)は線対称の基準となる線1上に配置されている。線1より右側の領域には、第1又は第2のバッファ回路C3,CB(アドレス入力回路31d、WE(バー)入力回路31e等)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路31に含まれる。また、線1より左側の領域には、第1又は第2のバッファ回路C3,CA(アドレス入力回路35d、CS1(バー)入力回路35e等)が配置されている。これらの入力回路は、図1に示す入力回路・入出力回路35に含まれる。
図8(A)及び図8(B)は、態様3の説明図である。第1又は第2のバッファ回路を除く内部回路(デコーダ11、制御回路21等)、第1及び第2のバッファ回路(アドレス入力回路39a,39b、書込イネーブル端子WE(バー)入力回路39c、CS1(バー)入力回路39d)は、線対称の基準となる線1上に配置されている。
本発明の実施の形態に係る半導体装置は、
第1半導体チップと、前記第1半導体チップに対してミラーチップとなる第2半導体チップと、を備え、
前記第1半導体チップおよび前記第2半導体チップは、ともに、能動面に、バルク層と、その上に位置する配線層と、を備え、
前記第1半導体チップの前記バルク層と、前記第2半導体チップの前記バルク層とは、パターンが共通しており、
前記第2半導体チップの前記配線層のパターンを、前記第1半導体チップの前記配線層のパターンと異ならせることにより、前記第2半導体チップをミラーチップにする。
前記配線層と接続する一方端子、および、
前記配線層と接続し、かつ前記一方端子と異なる機能の信号が入力する他方端子を有し、
前記一方端子と前記他方端子とは、前記能動面上で線対称となる位置関係にあってもよい。
前記IO端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第1半導体チップにおける、前記IO端子に接続する前記配線層のパターンは、前記第2半導体チップにおける、前記IO端子に接続する前記配線層のパターンと同じであってもよい。
前記他のアドレス端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第1半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンは、前記第2半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンと同じであってもよい。
前記組の一方と、前記組の他方とは、前記能動面上で線対称に位置しており、
前記第1半導体チップでは、前記組の一方において、前記一方端子用の入力回路が使用され、前記組の他方において、前記他方端子用の入力回路が使用され、
前記第2半導体チップでは、前記組の一方において、前記他方端子用の入力回路が使用され、前記組の他方において、前記一方端子用の入力回路が使用されていてもよい。
前記第1半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的近く、
前記第2半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的遠くてもよい。
前記組は、線対称の基準となる線上に位置していてもよい。
前記第1半導体チップは、チップセレクト端子を有し、
前記第2半導体チップは、チップセレクト(バー)端子を有し、
前記第1半導体チップの前記チップセレクト端子と前記第2半導体チップの前記チップセレクト(バー)端子とは、互いにミラー対称に位置していてもよい。
前記第2半導体チップの前記能動面は、前記回路基板の他方の面と対向していてもよい。
Claims (30)
- 複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップと、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップと、
を有し、
前記複数の第1の端子の位置と、前記複数の第2の端子の位置とは、面対称の関係にあり、
前記第1及び第2の内部回路は、少なくとも設計上同一であり、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、は異なるパターンで形成されてなる半導体装置。 - 請求項1記載の半導体装置において、
前記複数の第1及び第2の端子は、それぞれ、前記第1又は第2の半導体チップの周縁部に配列されてなる半導体装置。 - 請求項1又は請求項2記載の半導体装置において、
前記複数の第1の端子は、前記第1の半導体チップにおいて、線対称な配列をなしており、
前記複数の第2の端子は、前記第2の半導体チップにおいて、線対称な配列をなしている半導体装置。 - 請求項1から請求項3のいずれかに記載の半導体装置において、
前記複数の第1のバッファ回路の全体的構成と、前記複数の第2のバッファ回路の全体的構成とは、チップセレクト信号が入力される回路を除いて、少なくとも設計上同一である半導体装置。 - 請求項1から請求項4のいずれかに記載の半導体装置において、
前記複数の第1の端子の1つである端子T1は、前記複数の第1のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の第2の端子の1つである端子T2は、前記複数の第2のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の第1のバッファ回路の前記2つの回路C1,C2と、前記複数の第2のバッファ回路の前記2つの回路C1,C2とは、少なくとも設計上同一であり、
前記第1又は第2の半導体チップにおいて、前記端子T1,T2は、同じ位置にあり、
前記複数の第1の配線の一部によって、前記端子T1と前記回路C1とが選択的に接続され、
前記複数の第2の配線の一部によって、前記端子T2と前記回路C2とが選択的に接続されてなる半導体装置。 - 請求項5記載の半導体装置において、
前記複数の第1の端子のうち、前記端子T1に対して線対称の位置にある端子T1Aは、前記複数の第1のバッファ回路の2つの回路C1A,C2Aに対応し、
前記複数の第2の端子のうち、前記端子T2に対して線対称の位置にある端子T2Aは、前記複数の第2のバッファ回路の2つの回路C1A,C2Aに対応し、
前記複数の第1のバッファ回路の前記2つの回路C1A,C2Aと、前記複数の第2のバッファ回路の前記2つの回路C1A,C2Aとは、少なくとも設計上同一であり、
前記2つの回路C1A,C2Aと、前記2つの回路C1,C2とは、少なくとも設計上同一であり、
前記複数の第1の配線の一部によって、前記端子T1Aと前記回路C2Aとが選択的に接続され、
前記複数の第2の配線の一部によって、前記端子T2Aと前記回路C1Aとが選択的に接続されてなる半導体装置。 - 請求項5又は請求項6記載の半導体装置において、
前記複数の第1の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する第1の偶数個の端子のそれぞれは、前記複数の第1のバッファ回路のいずれか1つの回路に接続され、前記第1の偶数個の端子は線対称な配列をなし、
前記複数の第2の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する第2の偶数個の端子のそれぞれは、前記複数の第2のバッファ回路のいずれか1つの回路に接続され、前記第2の偶数個の端子は線対称な配列をなしている半導体装置。 - 請求項1から請求項4のいずれかに記載の半導体装置において、
前記複数の第1の端子のそれぞれの端子は、前記複数の第1のバッファ回路のいずれか1つの回路と、前記複数の第1の配線の一部によって接続され、
前記複数の第2の端子のそれぞれの端子は、前記複数の第2のバッファ回路のいずれか1つの回路と、前記複数の第2の配線の一部によって接続されてなる半導体装置。 - 請求項8記載の半導体装置において、
前記複数の第1の端子のうち線対称の位置にある2つの端子TA1,TB1は、前記複数の第1のバッファ回路のうち線対称の位置にある2つの回路CA,CBに対応し、
前記複数の第2の端子のうち線対称の位置にある2つの端子TA2,TB2は、前記複数の第2のバッファ回路のうち線対称の位置にある2つの回路CA,CBに対応し、
前記複数の第1のバッファ回路の前記2つの回路CA,CBと、前記複数の第2のバッファ回路の前記2つの回路CA,CBとは、少なくとも設計上同一であり、
前記端子TA1は、前記回路CAに接続され、前記端子TB1は、前記回路CBに接続され、
前記端子TA2は、前記回路CBに接続され、前記端子TB2は、前記回路CAに接続されてなる半導体装置。 - 請求項8又は請求項9記載の半導体装置において、
前記複数の第1の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなし、
前記複数の第2の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなしている半導体装置。 - 請求項8記載の半導体装置において、
前記複数の第1のバッファ回路は、前記第1の半導体チップの中央部に一列に配列され、
前記複数の第2のバッファ回路は、前記第2の半導体チップの中央部に一列に配列されてなる半導体装置。 - 請求項11記載の半導体装置において、
前記複数の第1のバッファ回路は、前記第1の半導体チップの中心線に沿って配列され、
前記複数の第2のバッファ回路は、前記第2の半導体チップの中心線に沿って配列されてなる半導体装置。 - 請求項1から請求項12のいずれかに記載の半導体装置において、
前記第1及び第2の内部回路は、それぞれ、メモリセルアレイを含む半導体装置。 - 請求項1から請求項13のいずれかに記載の半導体装置において、
前記第1及び第2の半導体チップは、スタックされてなり、
前記複数の第1及び第2の端子のうち、前記第1及び第2の半導体チップのそれぞれにおいて同じ位置にある2つの端子は、電気的に接続されてなる半導体装置。 - 複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子の1つである端子T1は、前記複数のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の配線の一部によって、前記端子T1と前記回路C1とが選択的に接続されてなる半導体チップ。 - 請求項15記載の半導体チップにおいて、
前記複数の端子のうち、前記端子T1に対して線対称の位置にある他の端子T1Aは、前記複数のバッファ回路の2つの回路C1A,C2Aに対応し、
前記2つの回路C1A,C2Aと、前記2つの回路C1,C2とは、少なくとも設計上同一であり、
前記複数の配線の一部によって、前記端子T1Aと前記回路C2Aとが選択的に接続されてなる半導体チップ。 - 請求項15又は請求項16記載の半導体チップにおいて、
前記複数の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれは、前記複数のバッファ回路のいずれか1つの回路に接続され、前記偶数個の端子は、線対称な配列をなしている半導体チップ。 - 複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子のそれぞれの端子は、前記複数のバッファ回路のいずれか1つの回路と、前記複数の配線の一部によって接続され、
前記複数のバッファ回路は、前記半導体チップの中央部に一列に配列されてなる半導体チップ。 - 請求項18記載の半導体チップにおいて、
前記複数のバッファ回路は、前記半導体チップの中心線に沿って配列されてなる半導体チップ。 - スタックされた複数の半導体チップを有する半導体装置であって、
それぞれの前記半導体チップは、請求項15から請求項19のいずれかに記載の半導体チップである半導体装置。 - スタックされた複数の半導体チップを有する半導体装置であって、
少なくとも1つの前記半導体チップは、請求項15から請求項19のいずれかに記載の半導体チップである半導体装置。 - 請求項1から請求項14,20,21のいずれかに記載の半導体装置が実装されてなる回路基板。
- 請求項1から請求項14,20,21のいずれかに記載の半導体装置を有する電子機器。
- 複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子の1つである端子T1は、前記複数のバッファ回路の前記2つの回路C1,C2に対応し、
前記複数の配線の一部によって、前記端子T1と前記回路C1とを選択的に接続する半導体チップの製造方法。 - 請求項24記載の半導体チップの製造方法において、
前記複数の端子のうち、前記端子T1に対して線対称の位置にある他の端子T1Aは、前記複数のバッファ回路の2つの回路C1A,C2Aに対応し、
前記2つの回路C1A,C2Aと、前記2つの回路C1,C2とを、少なくとも設計上同一に形成し、
前記複数の配線の一部によって、前記端子T1Aと前記回路C2Aとを選択的に接続する半導体チップの製造方法。 - 請求項24又は請求項25記載の半導体チップの製造方法において、
前記複数の端子のうち、1つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれを、前記複数のバッファ回路のいずれか1つの回路に接続し、前記偶数個の端子を、線対称の配列になるように配置する半導体チップの製造方法。 - 複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子のそれぞれの端子を、前記複数のバッファ回路のいずれか1つの回路と、前記複数の配線の一部によって接続し、
前記複数のバッファ回路を、前記半導体チップの中央部に一列に配列する半導体チップの製造方法。 - 請求項27記載の半導体チップの製造方法において、
前記複数のバッファ回路を、前記半導体チップの中心線に沿って配列する半導体チップの製造方法。 - 複数の第1の端子と、入力及び出力の少なくとも一方のための複数の第1のバッファ回路と、前記複数の第1の端子と前記複数の第1のバッファ回路とを電気的に接続する複数の第1の配線と、前記複数の第1のバッファ回路と電気的に接続された第1の内部回路と、を有する第1の半導体チップを製造し、
複数の第2の端子と、入力及び出力の少なくとも一方のための複数の第2のバッファ回路と、前記複数の第2の端子と前記複数の第2のバッファ回路とを電気的に接続する複数の第2の配線と、前記複数の第2のバッファ回路と電気的に接続された第2の内部回路と、を有する第2の半導体チップを製造すること、
を含み、
前記第1及び第2の内部回路を設計上同じ構造となるように、少なくとも設計上同一のマスクで形成し、
前記複数の第1の端子と、前記複数の第2の端子と、をそれぞれ設計上同じ配列であって線対称に配列されるように、少なくとも設計上同一のマスクで形成し、
前記複数の第1の配線の少なくとも一部と、前記複数の第2の配線の少なくとも一部と、を異なる設計のマスクで形成する半導体装置の製造方法。 - 請求項29記載の半導体装置の製造方法において、
前記複数の第1のバッファ回路と、前記複数の第2のバッファ回路とを、チップセレクト信号が入力される回路を除いて、設計上同じ構造となるように少なくとも設計上同一のマスクで形成する半導体装置の製造方法。
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