JP2000021177A

JP2000021177A - 半導体記憶装置

Info

Publication number: JP2000021177A
Application number: JP10185439A
Authority: JP
Inventors: Toru Koga; 徹古賀; Masato Matsumiya; 正人松宮; Satoshi Eto; 聡江渡; Kuninori Kawabata; 邦範川畑; Yuichi Uzawa; 裕一鵜澤; Akira Kikutake; 陽菊竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】パッド列の両側にメモリ回路が形成されている
というタイミングマージン上の良条件下において、コラ
ムデコーダ列の出力が活性化されてから読み出し信号が
センスバッファ列に到達するまでの信号伝搬時間を略一
定にしてセンスバッファ列を活性化させるタイミングの
マージンを短縮する共にこの信号伝搬時間を短縮するこ
とにより、アクセスを高速化する。【解決手段】メモリセルブロックＢＬＫ０〜ＢＬＫ５の
両側に、コラムゲート列を含むセンスアンプ列（１３０
〜１３６）が形成されたメモリコア部を、センスアンプ
列長手方向と直角な方向からコラムデコーダ列１６とセ
ンスバッファ列１７とで挟むようにコラムデコーダ列１
６及びセンスバッファ列１７が配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部入出力用のパ
ッド列の両側にメモリ回路が形成された半導体記憶装置
に関する。

【０００２】

【従来の技術】図４は、従来のメモリチップ１０上の概
略レイアウトを示す。このメモリチップは、シンクロナ
スＤＲＡＭであり、並列アクセスを可能にするために、
バンクＢＮＫ０〜ＢＮＫ３が形成されている。バンクＢ
ＮＫ０〜ＢＮＫ３について、最も信号伝搬条件が悪い場
合でも誤動作しないようにタイミング設計しなければな
らないので、高速化を達成するためには、バンク間での
信号伝搬条件をできるだけ同一にする必要がある。

【０００３】このためには、図４に示すように、バンク
ＢＮＫ０〜ＢＮＫ３についてレイアウトを対称化し、リ
ードとボンディングされるパッド列１１をチップ中央部
に形成すればよい。一般に、大容量化にともなって消費
電力が増加するが、相反する大容量化と消費電力低減化
の要求に応えるために、バンクＢＮＫ０をメモリセルブ
ロックＢＬＫ０〜ＢＬＫ５に分割してメモリセルブロッ
クを選択的に活性化可能にしている。１３０〜１３６
は、コラムゲート列を含むセンスアンプ列であり、各ブ
ロックは、そのブロックとともに活性化されるセンスア
ンプ列で挟まれている。

【０００４】図５は、メモリチップ１０のリード動作を
示すタイムチャートであり、これを参照しながらメモリ
チップ１０の概略構成をその動作と共に説明する。パッ
ド列１１に供給された上位アドレス（バンクアドレス、
ブロックアドレス及びブロック内行アドレス）は、不図
示のバッファゲートを介してアドレスバッファレジスタ
１４Ｒに供給される。クロック立ち上がり時点での、外
部からパッド列１１に供給される制御信号の値の組によ
りコマンドが定まり、アクティベイトコマンド発行に応
答して、この上位アドレスがアドレスバッファレジスタ
１４Ｒにラッチされる。レジスタ１４Ｒの出力は、メイ
ンワードデコーダ列１２とサブワードデコーダ列１５Ａ
との２段構成及びメインワードデコーダ列１２とサブワ
ードデコーダ列１５Ｂとの２段構成により、デコードさ
れ、その結果選択されたブロック内のワード線ＷＬが立
ち上げられる。図４では１本のワード線ＷＬのみ示して
いる（他の配線も以下同様）。

【０００５】選択されたワード線ＷＬに沿ったメモリセ
ル行が、ワード線ＷＬと直角な方向のビット線上に読み
出され、そのメモリセルブロックの両側のセンスアンプ
により増幅される。図５では、この増幅により相補的な
ビット線対ＢＬ及び＊ＢＬがそれぞれプリチャージ電位
Ｖｉｉ２／２から内部電源電位Ｖｉｉ及び０Ｖに遷移し
た場合を示している。

【０００６】ここで、パッド列１１に供給された下位ア
ドレス（列アドレス）がアドレスバッファレジスタ１４
Ｃを介しコラムデコーダ列１６に供給されるので、コラ
ムデコーダ列１６は、バンクＢＮＫ０のパッド列１１に
近い辺に沿って形成されている。次に、クロックの立ち
上がり時点で発行されるリードコマンドに応答して、列
アドレスがアドレスバッファレジスタ１４Ｃにラッチさ
れる。レジスタ１４Ｃの出力はコラムデコーダ列１６で
デコードされ、これにより選択された列の、選択された
メモリセルブロック位置でのコラム選択線ＣＬの電位
が、図５に示す如く立ち上がる。

【０００７】図５において、ＣＬmaxは、メモリセルブ
ロックＢＬＫ０〜ＢＮＫ５のうちコラムデコーダ列１６
から最も遠く離れたバンクＢＮＫ０が選択されたときの
センスアンプ回路列１３０の位置でのコラム選択線電圧
波形であり、ＣＬmaxは、コラムデコーダ列１６から最
も近くのメモリセルブロックＢＬＫ５が選択されたとき
のセンスアンプ回路列１３６の位置でのコラム選択線電
圧波形であり、ＣＬは、中間のメモリセルブロックＢＬ
Ｋ２又はＢＬＫ３が選択されたときのセンスアンプ回路
列１３３の位置でのコラム選択線電圧波形である。

【０００８】信号伝搬距離が長くなるほど、配線の寄生
容量及び寄生抵抗により信号波形が鈍って伝搬時間が長
くなる。リードコマンド発行時点と一定時間差のコラム
アドレスストローブ信号＊ＣＡＳの立ち下がりのタイミ
ングから、ＣＬmin、ＣＬ及びＣＬmaxの電圧が９０％立
ち上がるまでの時間を、図５に示す如くそれぞれｔＣＬ
min、ｔＣＬ及びｔＣＬmaxで表すと、ｔＣＬmin＜ｔＣ
Ｌ＜ｔＣＬmaxとなる。

【０００９】コラム選択線ＣＬが高レベルになると、活
性化されているセンスアンプ列内のこの線に接続された
コラムゲートがオンになる。これにより、活性化された
センスアンプに保持されたデータが、オンになったコラ
ムゲートを介し、センスアンプ列の長手方向に沿ったロ
ーカルデータバスＬＤＢを通り、次にこれと直角な方向
のグローバルデータバスＧＤＢを通り、センスバッファ
列（メインアンプ列）１７で増幅される。

【００１０】センスバッファ列１７の出力ＳＢＯＵＴ
は、不図示のバッファゲートを介してパッド列１１から
外部へ出力されるので、コラムデコーダ列１６とパッド
列１１との間に形成されている。バンクＢＮＫ０〜ＢＮ
Ｋ３に対する各種制御は、パッド列１１からの制御信号
及びアドレスの一部に基づいて行われる。

【００１１】図５中のＤＢ、ＤＢmin及びＤＢmaxは、セ
ンスバッファ列１７の入力端の位置でのグローバルデー
タバスＧＤＢ上の電圧波形を示している。ＤＢ、ＤＢmi
n及びＤＢmaxは、上記コラム選択線ＣＬの場合と同様で
ある。活性化されたブロックがコラムデコーダ列１６か
ら遠いほど、データバス上の信号伝搬距離が長くなるの
で、コラム選択線ＣＬの場合と同様に、ｔＤＢmin＜ｔ
ＤＢ＜ｔＤＢmaxとなる。ここにｔＤＢmin、ｔＤＢ及び
ｔＤＢmaxはそれぞれ、ＤＢmin、ＤＢ及びＤＢmaxにつ
いてのデータバス（ローカルデータバスＬＤＢ及びグロ
ーバルデータバスＧＤＢ）上の信号伝搬時間である。た
だし、ローカルデータバスＬＤＢ上の信号伝搬距離はＤ
Ｂmin、ＤＢ及びＤＢmaxの各々について同一であるとす
る。

【００１２】センスバッファ列１７の出力電圧波形は、
ＤＢmin、ＤＢ及びＤＢmaxに対応してそれぞれ図５に示
すＳＢＯＵＴmin、ＳＢＯＵＴ及びＳＢＯＵＴmaxとな
る。＊ＣＡＳの立ち上がりからセンスバッファ列１７の
出力が立ち上がるまでの時間（ｔＣＬ＋ｔＤＢ）は、メ
モリセルブロックＢＬＫ５が選択された場合に最も短く
なり、メモリセルブロックＢＬＫ０が選択された場合に
最も長くなる。ｔＣＬmin＜ｔＣＬmaxかつｔＤＢmin＜
ｔＤＢmaxであるので、両者の差は比較的大きい。

【００１３】センスバッファ列１７は、回路素子特性の
ばらつきによる誤った増幅を避けるために、相補的なグ
ローバルデータバスＧＤＢと＊ＧＤＢとの電位差がある
程度以上になった後に活性化されて増幅を開始する。図
５では信号伝搬時間比較のために、センスバッファ列１
７を活性化可能になった時点でこれを活性化した場合を
示しているが、設計においてセンスバッファ列１７を活
性化するタイミングは、時間（ｔＣＬ＋ｔＤＢ）が最も
長い値（ｔＣＬmax＋ｔＤＢmax）に基づいて定める必要
がある。

【００１４】

【発明が解決しようとする課題】製造プロセスのばらつ
きによりコラム選択線ＣＬ及びグローバルデータバスＧ
ＤＢの信号伝搬特性がチップ毎に異なるので、信号が最
も鈍る場合を想定してタイミング設計しなければならな
い。コラム選択線ＣＬは、メモリセルブロックＢＬＫ０
〜ＢＬＫ５に共通であるので長く、しかも、配線ピッチ
がメモリセルのそれに等しいので配線幅が狭いために、
製造プロセスのばらつきによるコラム選択線ＣＬの信号
伝搬特性のばらつきが大きくなる。その上、製造プロセ
スのばらつきによる平均的な時間（ｔＣＬ＋ｔＤＢ）の
値のばらつきよりも、時間（ｔＣＬmax＋ｔＤＢmax）の
値のばらつきの方が、（ｔＣＬmax＋ｔＤＢmax）／（ｔ
ＣＬ＋ｔＤＢ）倍大きくなる。

【００１５】これにより、センスバッファ列１７を活性
化させるタイミングが遅くなって、メモリアクセスの高
速化が妨げられる。また、コラムデコーダ列１６は、ピ
ッチがメモリセルのそれに等しいコラム選択線ＣＬの各
々に対し回路素子を備えているので、回路が混み入って
いる。このようなコラムデコーダ列１６を跨いでグロー
バルデータバスＧＤＢを配線する必要があるので、セン
スバッファ列１７の回路素子のレイアウトがコラムデコ
ーダ列１６により制限されて、センスバッファ列１７の
面積が増加する原因となる。

【００１６】本発明の目的は、このような問題点に鑑
み、パッド列の両側にメモリ回路が形成されているとい
うタイミングマージン上の良条件下において、コラムデ
コーダ列の出力が活性化されてから読み出し信号がセン
スバッファ列に到達するまでの信号伝搬時間を略一定に
してセンスバッファ列を活性化させるタイミングのマー
ジンを短縮する共にこの信号伝搬時間を短縮することに
より、アクセスを高速化することが可能な半導体記憶装
置を提供することにある。

【００１７】

【課題を解決するための手段及びその作用効果】請求項
１では、外部入出力用のパッド列の両側にメモリ回路が
形成され、両メモリ回路はいずれも、メモリセルブロッ
クとコラムゲート列との組がコラムゲート列長手方向と
直角な方向に複数並設されたメモリコア部と、該コラム
ゲート列と直角な方向のコラム選択線を介して該コラム
ゲート列内のコラムゲートをオン／オフ制御するコラム
デコーダ列と、該コラムゲートから読み出された信号
を、該コラムゲート列に沿って配線されたローカルデー
タバス及びコラムゲート列と直角な方向のグローバルデ
ータバスを介して増幅するセンスバッファ列とを有する
半導体記憶装置において、該メモリコア部をコラムゲー
ト列長手方向と直角な方向から該コラムデコーダ列と該
センスバッファ列とで挟むように該コラムデコーダ列及
び該センスバッファ列が配置されている。

【００１８】この半導体記憶装置によれば、パッド列の
両側にメモリ回路が形成されているので、パッド列と一
方のメモリ回路との間の信号伝搬特性をパッド列と他方
のメモリ回路との間のそれと略同一にすることができ、
パッド列とメモリ回路との間の信号伝搬に関するタイミ
ングマージンを低減することができる。このような良条
件下において、メモリコア部をコラムゲート列長手方向
と直角な方向からコラムデコーダ列とセンスバッファ列
とで挟むようにコラムデコーダ列及びセンスバッファ列
が配置されているので、コラムデコーダ列からコラムゲ
ートまでの距離と該コラムゲートからセンスバッファ列
までの距離とがコラムゲートの位置によらず一定にな
る。

【００１９】これにより、コラムデコーダ列の出力が活
性化されてからその信号がコラムゲートの制御入力端に
到達するまでの信号伝搬時間ｔＣＤが短いほど、該コラ
ムゲートからセンスバッファ列までの読み出し信号伝搬
時間ｔＤＢが長くなり、逆に、ｔＣＤが長いほどｔＤＢ
が短くなる。したがって、コラムデコーダ列の出力が活
性化されてから読み出し信号がセンスバッファ列に到達
するまでの信号伝搬時間（ｔＣＤ＋ｔＤＢ）が、読み出
そうとするメモリセルを含むメモリセルブロックの位置
によらず略一定となり、センスバッファ列を活性化させ
るタイミングのマージンを従来よりも短くすることがで
きる。しかも、信号伝搬時間（ｔＣＬ＋ｔＤＢ）は従来
よりも短くなる。

【００２０】したがって、上記良条件下において、従来
よりも高速アクセスが可能となると共に、タイミング設
計が容易になるという効果を奏する。請求項２の半導体
記憶装置では、請求項１において、上記コラムゲート列
は、上記パッド列と並置されている。上記コラムゲート
列は、上記パッド列と並置されている。

【００２１】この半導体記憶装置によれば、コラムゲー
ト列とパッド列との間の信号のスキューが低減されるの
で、タイミングマージンを短縮することができる。請求
項３の半導体記憶装置では、請求項２において、上記両
メモリ回路は、上記該パッド列に関し略対称的（反転対
称を含む）に配置されている。この半導体記憶装置によ
れば、両メモリ回路の信号伝播特性が略同一になるの
で、タイミングマージンを短縮することができる。

【００２２】請求項４の半導体記憶装置では、請求項２
又は３において、上記センスバッファ列は、上記パッド
列側に並置されている。請求項５の半導体記憶装置で
は、請求項４において、上記メモリセルブロックのコラ
ムゲート列長手方向一端側に沿って形成されたロウデコ
ーダ列と、上記パッド列側に配置されたアドレスバッフ
ァレジスタとをさらに有し、該アドレスバッファレジス
タから上記コラムデコーダへの配線が、該ロウデコーダ
列に沿って形成されている。

【００２３】この半導体記憶装置によれば、チップ上に
新たな配線領域を確保する必要がなくなる。請求項６の
半導体記憶装置では、請求項５において、上記ロウデコ
ーダ列は、行アドレスを複数のグループに分けたときの
各グループを独立にデコードするメインワードデコーダ
列と、該メインワードデコーダ列の出力をさらにデコー
ドして該行アドレスに対応した１つのメモリセル行を選
択するサブワードデコーダ列とを有し、該サブワードデ
コーダ列は、上記メモリセルブロックを挟むように２列
に分けて配置されている。

【００２４】請求項７の半導体記憶装置では、請求項１
〜６のいずれかにおいて、上記コラムゲート列は各上記
メモリセルブロックを挟むように形成されている。請求
項８の半導体記憶装置では、請求項１〜７のいずれかに
おいて、上記コラムゲート列を含むセンスアンプ列を有
し、該センスアンプ列は、該センスアンプ列と隣り合う
上記メモリセルブロックから読み出された記憶内容の信
号を増幅し、増幅した信号電位に応じた電流を出力する
センス回路列を有する。

【００２５】請求項９では、請求項１〜８のいずれかの
上記半導体記憶装置はクロックに同期して動作するシン
クロナスＤＲＡＭである。

【００２６】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図１は、ＳＤＲＡＭのメモリチップ
１０Ａ上の概略レイアウトを示す。図４と同一構成要素
には、同一符号を付してその説明を省略する。外部信号
入出力用パッド列１１がチップ１０Ａの中央部に形成さ
れ、その両側にメモリ回路が対称的に形成されている。
パッド列１１には、アドレス、制御信号及びクロックが
入力され、データが入出力される。パッド列１１の一方
側のバンクＢＮＫ０とＢＮＫ１も対称的に形成され、パ
ッド列１１の他方側のバンクＢＮＫ２とＢＮＫ３も対称
的に形成されている。

【００２７】メインワードデコーダ列１２は、行アドレ
スを複数のグループに分けたときの各グループを独立に
デコードするものであり、バンクＢＮＫ０とＢＮＫ１と
で共通に使用される。バンクＢＮＫ０のメモリコア部
は、同一構成のメモリセルブロックＢＬＫ０〜Ｋ０〜Ｂ
ＬＫ５と、各メモリセルブロックを挟むように配置され
たセンスアンプ列１３０〜１３６とからなる。各センス
アンプ列はコラムゲート列を含んでいる。

【００２８】バンクＢＮＫ０では、センスアンプ列長手
方向と直角な方向からバンクＢＮＫ０のメモリコア部を
挟むように、コラムデコーダ列１６とセンスバッファ列
１７とが配置され、かつ、センスバッファ列１７がパッ
ド列１１側に配置されている。これにより、下位アドレ
スバッファレジスタ１４Ｃからコラムデコーダ列１６ま
での配線が図４の場合よりも長くなるが、例えばコラム
選択線ＣＬの本数１０２４に対し、下位アドレスバッフ
ァレジスタ１４Ｃの出力線数は１０であるので、抵抗値
が小さい幅広の配線を用いることができ、その信号の鈍
りを小さくすることができる。

【００２９】サブワードデコーダ列は、サブワードデコ
ーダ列１５Ａと１５Ｂとに分割され、センスアンプ列長
手方向からバンクＢＮＫ０のメモリコア部を挟むよう
に、サブワードデコーダ列１５Ａと１５Ｂとが配置され
ている。下位アドレスバッファレジスタ１４Ｃからコラ
ムデコーダ列１６までの配線は、デコーダ列１２、１５
Ａ又は１５Ｂ上に通すことができる。

【００３０】バンクＢＮＫ１〜ＢＮＫ３についてもバン
クＢＮＫ０と同様である。図２は、図１の回路の一部を
示す。図２中、センス回路１３０１及び１３０２は、図
１のセンスアンプ列１３０の一部であり、センス回路１
３６１及び１３６２は図１のセンスアンプ列１３６の一
部である。

【００３１】各ビット線にはメモリセルが接続され、例
えばメモリセルＭ０２は、ＮＭＯＳトランジスタがキャ
パシタＣ０２の一端とビット線ＢＬ０２との間に接続さ
れ、メモリセルＭ０２のゲート電極がワード線ＷＬ００
に接続され、キャパシタＣ０１の他端が電位Ｖｉｉ／２
のセルプレートに接続されている。ここにＶｉｉは、内
部電源電位である。

【００３２】センス回路１３０２では、ビット線ＢＬ０
２及び＊ＢＬ０２がそれぞれＮＭＯＳトランジスタの転
送ゲートＴＧ０２及びＴＧ０２Ｘを介してセンスアンプ
ＳＡ０２に接続され、その出力が、コラムゲートＣＧ０
２及びＣＧ０２Ｘを介し、センスアンプ列１３０の長手
方向に沿ったローカルデータバスＬＤＢ０及び＊ＬＤＢ
０に取り出される。コラムゲートＣＧ０２及びＣＧ０２
Ｘは、コラムデコーダ列１６からのコラム選択線ＣＬ２
でオン／オフ制御される。ローカルデータバスＬＤＢ０
及び＊ＬＤＢ０は、これと直角な方向のグローバルデー
タバスＧＤＢ及び＊ＧＤＢを介し、センスバッファ列１
７の入力端に接続されている。

【００３３】同様に、センス回路１３６１では、ビット
線ＢＬ５１及び＊ＢＬ５１が転送ゲートＴＧ６１及びＴ
Ｇ６１Ｘを介してセンスアンプＳＡ６１に接続され、そ
の出力が、コラムゲートＣＧ６１及びＣＧ６１Ｘを介
し、センスアンプ列１３６の長手方向に沿ったローカル
データバスＬＤＢ６及び＊ＬＤＢ６に取り出される。コ
ラムゲートＣＧ６１及びＣＧ６１Ｘは、コラムデコーダ
列１６からのコラム選択線ＣＬ１でオン／オフ制御され
る。ローカルデータバスＬＤＢ６及び＊ＬＤＢ６は、こ
れと直角な方向のグローバルデータバスＧＤＢ及び＊Ｇ
ＤＢに接続されている。

【００３４】センス回路はいずれも、不図示のビット線
プリチャージ回路を備えており、リードコマンド又はラ
イトコマンド後にこのプリチャージ回路でビット線が電
位Ｖｉｉ／２にリセットされる。また、活性化されたメ
モリセルブロックの両側のセンス回路内の転送ゲート
は、ワード線立ち上げ前にオンにされ、プリチャージ後
にオフにされる。さらに、センスアンプは例えば、フリ
ップフロップ型のセンスアンプ回路と、活性化されてい
る場合のみビット線電位に応じた電流を出力するダイレ
クトセンス回路とを備えている。

【００３５】次に、図３を参照して、上記の如く構成さ
れた本実施形態の概略動作を、バンクＢＮＫ０に対する
リードについて説明する。クロック立ち上がり時点で
の、外部からパッド列１１に供給されている制御信号の
値の組により、コマンドが定まり、そのコマンドに応じ
て各種制御が制御回路１８により行われる。

【００３６】初期状態として、ビット線は電位Ｖｉｉ／
２にリセットされている。最初に、センスバッファ列１
７から最も離れたメモリセルブロックＢＬＫ０内のメモ
リセルＭ０２（図２）に対するリードについて説明す
る。（１）アクティベイトコマンド発行に対する動作（ＢＬ
Ｋ０）アクティベイトコマンド発行に応答して、パッド列１１
からアドレスバッファレジスタ１４Ｒに供給されている
上位アドレスがアドレスバッファレジスタ１４Ｒにラッ
チされ、その出力が変化する。この出力は、メインワー
ドデコーダ列１２とサブワードデコーダ列１５Ａとの２
段構成及びメインワードデコーダ列１２とサブワードデ
コーダ列１５Ｂとの２段構成のロウデコーダ列により、
デコードされ、その結果選択された図２のワード線ＷＬ
００が立ち上げられる。ワード線ＷＬ００に沿ったメモ
リセル行の記憶内容がビット線上に読み出され、ブロッ
クＢＬＫ０の両側の活性化されたセンスアンプ列１３０
及び１３１内のセンスアンプにより増幅される。例えば
メモリセルＭ０２の記憶内容がビット線ＢＬ０２上に読
み出され、ビット線ＢＬ０２と＊ＢＬ０２との間に微小
電位差が生じ、次にセンスアンプＳＡ０２が活性化され
てこれが増幅される。図３では、この増幅によりビット
線ＢＬ及び＊ＢＬがそれぞれプリチャージＶｉｉ２／２
から電位Ｖｉｉ及び０Ｖに遷移した場合を示している。

【００３７】（２）リードコマンド発行に対する動作
（ＢＬＫ０）次に、リードコマンドに発行に応答して、一方ではデー
タバスＬＤＢ０、＊ＬＤＢ０、ＧＤＢ及び＊ＧＤＢが電
位Ｖｉｉにリセットされ、他方では、パッド列１１から
アドレスバッファレジスタ１４Ｃに供給されている下位
アドレスがレジスタ１４Ｃにラッチされ、その出力が変
化する。この出力は、コラムデコーダ列１６でデコード
され、選択されたコラム選択線ＣＬ２の電位が立ち上が
る。この時点では、データバスＬＤＢ０、＊ＬＤＢ０、
ＧＤＢ及び＊ＧＤＢのリセットが解除されている。コラ
ム選択線ＣＬ２の立ち上がりにより、この線ＣＬ２に接
続されたコラムゲートがオンになって、センス回路１３
０２に保持されたデータが、コラムゲートＣＧ０２及び
ＣＧ０２Ｘを介しそれぞれローカルデータバスＬＤＢ０
及＊ＬＤＢ０を通り、次にグローバルデータバスＧＤＢ
を通り、センスバッファ列１７に到達する。

【００３８】コラムデコーダ列１６からコラムゲートＣ
Ｇ０２及びＣＧ０２Ｘまでの距離が比較的短いので、コ
ラムゲートＣＧ０２でのコラム選択線ＣＬ２の電圧波形
ＣＬmaxは図３に示す如く立ち上がりが急であり、信号
伝搬時間が比較的短い。この点は、図４の場合と逆であ
る。これに対し、コラムゲートＣＧ０２及びＣＧ０２Ｘ
からセンスバッファ列１７までの距離が比較的長いの
で、センスバッファ列１７の入力端でのグローバルデー
タバスＧＤＢ及び＊ＧＤＢの電圧波形ＤＢmaxは図３に
示す如く立ち上がりが緩やかであり、信号伝搬時間が比
較的長い。この点は、図４の場合と同一である。

【００３９】次に、図２のメモリセルブロックＢＬＫ５
内のメモリセルＭ５１（図２）に対するリードについて
説明する。（３）アクティベイトコマンド発行に対する動作（ＢＬ
Ｋ５）上記（１）と同様の動作が行われて、図２のワード線Ｗ
Ｌ５０が立ち上げられ、例えばメモリセルＭ５１の記憶
内容がビット線ＢＬ５１上に読み出され、ビット線ＢＬ
５１と＊ＢＬ５１との間に微小電位差が生じ、次にセン
スアンプＳＡ６１が活性化されてこれが増幅される。

【００４０】（４）リードコマンド発行に対する動作
（ＢＬＫ５）上記（２）と同様の動作が行われて、選択されたコラム
選択線ＣＬ１が立ち上がる。これにより、コラム選択線
ＣＬ１に接続されたコラムゲートがオンになって、活性
化されたセンス回路１３６１に保持されたデータが、コ
ラムゲートＣＧ６１及びＣＧ６１Ｘを介しそれぞれロー
カルデータバスＬＤＢ６及＊ＬＤＢ６を通り、次にグロ
ーバルデータバスＧＤＢを通り、センスバッファ列１７
に到達する。

【００４１】コラムデコーダ列１６からコラムゲートＣ
Ｇ６１及びＣＧ６１Ｘまでの距離が比較的長いので、コ
ラムゲートＣＧ６１でのコラム選択線ＣＬ１の電圧波形
ＣＬminは図３に示す如く立ち上がりが緩やかであり、
信号伝搬時間が比較的長い。この点は、図４の場合と逆
である。これに対し、コラムゲートＣＧ６１及びＣＧ６
１Ｘからセンスバッファ列１７までの距離が比較的短い
ので、センスバッファ列１７の入力端でのグローバルデ
ータバスＧＤＢ及び＊ＧＤＢの電圧波形ＤＢminは図３
に示す如く立ち上がりが急であり、信号伝搬時間が比較
的短い。この点は、図４の場合と同一である。

【００４２】ここで、ｔＣＬを、リードコマンド発行時
点から所定間前のコラムアドレスストローブ信号＊ＣＡ
Ｓの立ち下がりのタイミングから、活性化されたセンス
回路内の選択されたコラムゲートの位置でのコラム選択
線ＣＬの信号が９０％立ち上がるまでの時間とし、ｔＤ
Ｂを、このコラムゲートの位置からセンスバッファ列１
７の入力端までの信号伝搬時間とする。また、センスバ
ッファ列１７から最も離れたメモリセルブロックＢＬＫ
０をアクセスする場合の信号伝搬時間（ｔＣＬ＋ｔＤ
Ｂ）の値は（ｔＣＬmax＋ｔＤＢmax）であり、センスバ
ッファ列１７から最も近いメモリセルブロックＢＬＫ５
をアクセスする場合の信号伝搬時間（ｔＣＬ＋ｔＤＢ）
の値は（ｔＣＬmin＋ｔＤＢmin）である。

【００４３】以上のことから、ΔＴ２＝｜（ｔＣＬmax
＋ｔＤＢmax）−（ｔＣＬmax＋ｔＤＢmax）｜は、図５
の対応する値ΔＴ１より充分小さくなる。これにより、
センスバッファ列１７を活性化させるタイミングのマー
ジンを従来よりも短くすることができる。しかも、信号
伝搬時間（ｔＣＬ＋ｔＤＢ）は図４の場合よりも短くな
る。

【００４４】したがって、パッド列１１をチップ中央部
に配置して各バンクとパッド列１１の間の信号伝搬に関
するタイミングマージンを低減することができるという
良条件下において、従来よりもさらに高速アクセスが可
能となると共に、タイミング設計が容易になる。そのう
え、図４のようにグローバルデータバスＧＤＢがセンス
バッファ列１７を跨ぐ必要がないので、センスバッファ
列１７の回路素子配置の制限が緩和されて、センスバッ
ファ列１７の面積を図４のそれよりも狭くすることがで
きる。

【００４５】なお、本発明には外にも種々の変形例が含
まれる。例えば図１において、コラムデコーダ列１６と
センスバッファ列１７とを入れ替えた配置であっても、
上記と同じ効果が得られる。上記ダイレクトセンス回路
を備えずに、ローカルデータバスとグローバルデータバ
スとの間に転送ゲートを接続し、活性化されたメモリセ
ルブロックに対応するこの転送ゲートのみオンにするよ
うにしてもよい。

【００４６】上記実施形態では１ビットのデータを読み
出す構成について説明したが、グローバルデータ線の本
数及びセンスバッファ列１７内のセンスバッファ回路数
を増やして、例えば活性化されたバンクの両側のセンス
アンプ列からそれぞれ１ビット以上のデータを並列的に
読み出す構成であってもよい。チップ上にはメモリ回路
以外の回路を形成してもよいのでパッド列１１の位置
は、チップ***部に限定されない。

【００４７】センスアンプ列は各メモリセルブロックに
対し１つであってもよく、サブワードデコーダ列も各バ
ンクに対し１つであってもよいことは勿論である。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るメモリチップ上の概
略レイアウトを示す図である。

【図２】図１の一部の構成例を示す回路図である。

【図３】図２の回路の動作を示すタイムチャートであ
る。

【図４】従来のメモリチップ上の概略レイアウトを示す
図である。

【図５】図４の回路の動作を示すタイムチャートであ
る。

【符号の説明】

１０Ａメモリチップ１１パッド列１２メインワードデコーダ列１３０〜１３６センスアンプ列１３０１、１３０２、１３６１、１３６２センス回路１４Ｒ、１４Ｃアドレスバッファレジスタ１５Ａ、１５Ｂサブワードデコーダ列１６コラムデコーダ列１７センスバッファ列ＣＧ０２、ＣＧ０２Ｘ、ＣＧ６１、ＣＧ６１Ｘコラム
ゲートＳＡ０２、ＳＡ６１センスアンプＭ０２、Ｍ５１メモリセルＢＬ０２、＊ＢＬ０２、ＢＬ５１、＊ＢＬ５２ビット
線ＷＬ、ＷＬ００、ＷＬ５０ワード線ＣＬ、ＣＬ１、ＣＬ２コラム選択線ＬＤＢ、＊ＬＤＢ、ＬＤＢ０、＊ＬＤＢ０、ＬＤＢ６、
＊ＬＤＢ６ローカルデータバスＧＤＢ、＊ＧＤＢグローバルデータバスＢＮＫ０〜ＢＮＫ３バンクＢＬＫ０〜ＢＬＫ５メモリセルブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者江渡聡神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者川畑邦範神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者鵜澤裕一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者菊竹陽神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B015 AA07 BA02 BA64 FA01 FA10 5B024 AA15 BA18 BA29 CA21 5F083 AD00 BS00 GA01 LA03 LA04 LA05 LA06 LA30

Claims

【特許請求の範囲】

【請求項１】外部入出力用のパッド列の両側にメモリ
回路が形成され、両メモリ回路はいずれも、メモリセルブロックとコラムゲート列との組がコラムゲ
ート列長手方向と直角な方向に複数並設されたメモリコ
ア部と、該コラムゲート列と直角な方向のコラム選択線を介して
該コラムゲート列内のコラムゲートをオン／オフ制御す
るコラムデコーダ列と、該コラムゲートから読み出された信号を、該コラムゲー
ト列に沿って配線されたローカルデータバス及びコラム
ゲート列と直角な方向のグローバルデータバスを介して
増幅するセンスバッファ列とを有する半導体記憶装置に
おいて、該メモリコア部をコラムゲート列長手方向と直角な方向
から該コラムデコーダ列と該センスバッファ列とで挟む
ように該コラムデコーダ列及び該センスバッファ列が配
置されていることを特徴とする半導体記憶装置。
【請求項２】上記コラムゲート列は、上記パッド列と
並置されていることを特徴とする請求項１記載の半導体
記憶装置。
【請求項３】上記両メモリ回路は、上記該パッド列に
関し略対称的に配置されていることを特徴とする請求項
２記載の半導体記憶装置。
【請求項４】上記センスバッファ列は、上記パッド列
側に並置されていることを特徴とする請求項２又は３記
載の半導体記憶装置。
【請求項５】上記メモリセルブロックのコラムゲート
列長手方向一端側に沿って形成されたロウデコーダ列
と、上記パッド列側に配置されたアドレスバッファレジスタ
とをさらに有し、該アドレスバッファレジスタから上記コラムデコーダへ
の配線が、該ロウデコーダ列に沿って形成されているこ
とを特徴とする請求項４記載の半導体記憶装置。
【請求項６】上記ロウデコーダ列は、行アドレスを複数のグループに分けたときの各グループ
を独立にデコードするメインワードデコーダ列と、該メインワードデコーダ列の出力をさらにデコードして
該行アドレスに対応した１つのメモリセル行を選択する
サブワードデコーダ列とを有し、該サブワードデコーダ列は、上記メモリセルブロックを
挟むように２列に分けて配置されていることを特徴とす
る請求項５記載の半導体記憶装置。
【請求項７】上記コラムゲート列は各上記メモリセル
ブロックを挟むように形成されていることを特徴とする
請求項１乃至６のいずれか１つに記載の半導体記憶装
置。
【請求項８】上記コラムゲート列を含むセンスアンプ
列を有し、該センスアンプ列は、該センスアンプ列と隣り合う上記
メモリセルブロックから読み出された記憶内容の信号を
増幅し、増幅した信号電位に応じた電流を出力するセン
ス回路列を有することを特徴とする請求項１乃至７のい
ずれか１つに記載の半導体記憶装置。
【請求項９】クロックに同期して動作するシンクロナ
スＤＲＡＭであることを特徴とする請求項１乃至８のい
ずれか１つに記載の半導体記憶装置。