KR100786741B1 - 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로기판, 및 전자 기기 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로기판, 및 전자 기기 Download PDF

Info

Publication number
KR100786741B1
KR100786741B1 KR1020060120342A KR20060120342A KR100786741B1 KR 100786741 B1 KR100786741 B1 KR 100786741B1 KR 1020060120342 A KR1020060120342 A KR 1020060120342A KR 20060120342 A KR20060120342 A KR 20060120342A KR 100786741 B1 KR100786741 B1 KR 100786741B1
Authority
KR
South Korea
Prior art keywords
connection terminal
active surface
terminal
electrode
semiconductor device
Prior art date
Application number
KR1020060120342A
Other languages
English (en)
Other versions
KR20070059970A (ko
Inventor
노부아키 하시모토
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20070059970A publication Critical patent/KR20070059970A/ko
Application granted granted Critical
Publication of KR100786741B1 publication Critical patent/KR100786741B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 장치로서, 능동면을 갖는 반도체 기판과, 상기 반도체 기판의 능동면측에 설치된 제 1 전극과, 상기 제 1 전극에 전기적으로 접속하여 상기 능동면측에 설치된 외부 접속 단자와, 상기 반도체 기판의 능동면측에 설치된 접속용 단자를 포함하며, 상기 외부 접속 단자와 상기 접속용 단자의 적어도 한 쪽에는, 금 도금막, 은 도금막, 팔라듐 도금막 중 어느 하나가 성막되어 있다.
응력 완화층, 실리콘 웨이퍼, 다이싱 장치, 제 1 절연층

Description

반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판, 및 전자 기기{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE, ELECTRONIC COMPONENT, CIRCUIT BOARD, AND ELECTRONIC DEVICE}
도 1은 본 발명의 반도체 장치의 일 실시예를 나타내는 측단면도.
도 2는 도 1의 반도체 장치를 모식적으로 나타내는 평면도.
도 3의 (a)∼(d)는 도 1의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 4는 도 1의 반도체 장치의 제조 방법을 설명하기 위한 사시도.
도 5는 본 발명의 전자 부품의 일 실시예를 나타내는 사시도.
도 6은 본 발명의 반도체 장치의 다른 실시예를 나타내는 측단면도.
도 7은 본 발명의 전자 부품이 탑재된 전자 기기의 일례를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1, 40 : 반도체 장치 10 : 실리콘 기판
11 : 제 1 전극 12 : 외부 접속 단자
13, 41 : 접속용 단자 10a : 능동면
14 : 제 1 절연층 14a, 17a : 개구부
15 : 응력 완화층 16 : 배선
17 : 제 2 절연층 18 : 제 2 전극
19 : 재배치 배선 20 : 밀봉 수지
30 : 전자 부품 31 : 기능 구조체
32 : 금 와이어 42 : 포스트
100 : 실리콘 웨이퍼 110 : 다이싱 장치
300 : 휴대 전화
본 발명은 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판, 및 전자 기기에 관한 것이다.
반도체 장치를 보다 고밀도로 실장하기 위해서는, 베어칩 실장이 이상적이다.
그러나, 베어칩은 품질의 보증 및 취급이 어렵다는 문제가 있다.
그래서, 종래부터 CSP(Chip Scale/Size Package)가 적용된 반도체 장치가 개발되고 있다.
또한, 특히 최근에서는, 재표 01/071805호 공보 및 일본국 공개특허 2004-165415호 공보에 개시되어 있는 바와 같이, 웨이퍼 레벨에서 CSP를 형성하는, 소위 웨이퍼 레벨 CSP(W-CSP)가 주목받고 있다.
웨이퍼 레벨 CSP에서는, 재배선이 실시된 복수의 반도체 소자(집적 회로)를 웨이퍼 단위로 형성하고, 그 후, 웨이퍼를 절단하여, 복수의 반도체 소자를 개편 화(個片化)하여, 반도체 장치를 얻고 있다.
그런데, 상술한 반도체 장치에서는, 외부 구조체와 본딩 와이어나 땜납 볼에 의해 접속되는 형태가 많다.
이 와이어나 땜납 볼이 접속되는 전극으로서는, 회로 패턴의 구리박의 위에 니켈층, 게다가 니켈층 위에 치환형 도금법, 무전해 환원형 도금법 및 전해 도금법 등의 수법을 이용하여, 금층을 형성한 다층 구조를 갖는 것이 있다.
이러한 반도체 장치의 제조 프로세스에서, 반도체 베어칩을 회로 기판에 고정하는 접착제의 가열 경화의 공정에서, 이하에 기술하는 바와 같은 문제가 생기는 것이 명백해지고 있다.
그것은 접착제의 가열 경화시에 가해지는 열에 의해서 니켈층의 표층부로부터 니켈이 이탈하여, 그 상층의 금층 내에 확산되고, 니켈 화합물(주로 수산화 니켈)의 형태가 되어 금층의 표면(대기에 노출된 부분)에 석출되는 것이다.
또한, 일본국 공개특허 2005-223088호 공보에 개시되어 있는 바와 같이, 니켈 도금 대신에 니켈-인 합금 도금을 사용한 경우에는, 금층의 표면에 인 농화층(濃化層)이 형성되는 경우가 있다.
이러한 상태의 금층의 표면에, 와이어 본딩이나 땜납을 실시한 경우, 본딩 와이어와 금층의 사이나, 땜납 볼과 금층의 사이에 상기 화합물이 개재되어 양자의 접합을 저해하여, 접합 강도가 약해져 버린다.
그래서, 충분한 접합 강도를 확보하는 방법으로서, 금층의 표층부를 얇게 제 거하여 수산화 니켈 성분 등을 제거하는 방법이 고려된다.
그러나, 상술한 바와 같은 종래 기술에는, 이하와 같은 문제가 존재한다.
금층을 도금 형성한 후에, 에칭 세정 공정 등을 별도로 실시할 필요가 있어, 반도체 기판의 제조 효율 저하를 초래해 버린다.
본 발명은 이상과 같은 점을 고려하여 이루어진 것으로, 제조 효율의 저하를 초래하지 않고 충분한 접합 강도를 얻을 수 있는 전극을 갖는 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판 및 전자 기기를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은 이하의 구성을 채용하고 있다.
본 발명의 반도체 장치는 능동면을 갖는 반도체 기판과, 상기 반도체 기판의 능동면측에 설치된 제 1 전극과, 상기 제 1 전극에 전기적으로 접속하여 상기 능동면측에 설치된 외부 접속 단자와, 상기 반도체 기판의 능동면측에 설치된 접속용 단자를 포함하며, 상기 외부 접속 단자와 상기 접속용 단자의 적어도 한 쪽에는, 금 도금막, 은 도금막, 팔라듐 도금막 중 어느 하나가 성막되어 있다.
따라서, 본 발명의 반도체 장치에서는, 니켈층 등을 사용한 경우와 같이, 외부 접속 단자 및 접속용 단자를 형성하는 금속이 확산되는 것을 억제할 수 있으므로, 표층부를 얇게 제거하는 공정을 별도로 실시할 필요가 없게 되어, 제조 효율의 저하를 방지할 수 있다.
또한, 본 발명에서는, 외부 접속 단자와는 별도로 접속용 단자가 설치되어 있으므로, 이 접속용 단자를 이용하여 예를 들면, 다른 기능 구조체(외부 접속 단자가 접속되는 기능 구조체와는 다른 기능 구조체)와의 기계적 접속이나 전기적 접속을 행할 수 있다.
이것에 의해, 반도체 장치와 기능 구조체를 일체화하여 전자 부품을 형성하고, 그 소형화를 도모하는 것이 가능하게 된다.
또한, 본 발명의 반도체 장치에서는, 상기 금 도금막, 상기 은 도금막, 상기 팔라듐 도금막 중 어느 하나가 무전해 도금법으로 형성되어 있는 것이 바람직하다.
이에 따라, 본 발명에서는, 전해 도금용 배선이 불필요하게 되어, 고밀도의 배선을 실현하는 것이 가능하게 된다.
또한, 본 발명의 반도체 장치에서는, 상기 능동면측에 설치되고, 상기 제 1 전극과 상기 외부 접속 단자를 전기적으로 접속하는 재배치 배선을 포함하는 것이 바람직하다.
이와 같이 하면, 외부 접속 단자의 위치나 그 배열을 자유(임의)로 설계할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 반도체 기판의 능동면측에 설치되고, 상기 접속용 단자에 전기적으로 접속된 제 2 전극을 포함하는 것이 바람직하다.
이와 같이 하면, 접속용 단자를 이용하여 반도체 장치의 전기적인 처리가 가능하게 된다.
또한, 접속용 단자를 이용하여 다른 기능 구조체와의 전기적 접속을 행함으 로써, 예를 들면, 이 반도체 장치를 상기 기능 구조체의 구동용 소자로서 기능시키는 것도 가능하게 된다.
또한, 본 발명의 반도체 장치에서는, 상기 접속용 단자는 전기적인 검사나 조정을 행하기 위한 단자인 것이 바람직하다.
환언하면, 상기 접속용 단자가 전기적인 검사나 조정 등의 관리 유지를 행하기 위한 단자라도 좋다.
이와 같이 하면, 예를 들면, 전기적 검사나 트리밍 등에 의한 반도체 장치의 기능의 보증이나 조정을, 상기 접속용 단자를 이용하여 행하는 것이 가능하게 된다.
또한, 본 발명의 반도체 장치에서는, 상기 외부 접속 단자와 상기 제 1 전극을 접속하는 배선과, 상기 반도체 기판과 상기 외부 접속 단자 사이에 설치된 응력 완화층을 포함하는 것이 바람직하다.
이와 같이 하면, 배선을 통하여 제 1 전극과 외부 접속 단자가 전기적으로 접속됨으로써, 이 반도체 장치에 재배치 배선이 형성된다.
따라서, 외부 접속 단자의 크기나 형상, 배치 등의 자유도가 넓어진다.
또한, 응력 완화층이 설치되어 있으므로, 외부 접속 단자를 통한 반도체 장치와 외부 기기 등과의 접속 신뢰성을 높일 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 접속용 단자를 밀봉하는 밀봉 수지를 포함하는 것이 바람직하다.
접속용 단자를 전기적인 검사나 조정에 사용한 후, 접속용 단자를 밀봉 수지 에 의해 밀봉하면, 그 후 이 접속용 단자를 사용한 조정 등이 불가능해짐으로써, 검사나 조정 후의 반도체 장치의 신뢰성을 높일 수 있다.
또한, 접속용 단자를 다른 부품과의 사이의 전기적 접속에 사용한 후, 밀봉 수지로 밀봉하면, 이 접속용 단자에서의 예기치 못한 단락을 방지할 수 있고, 나아가서는 이 접속용 단자에서의 접속 강도를 높일 수도 있다.
또한, 본 발명의 반도체 장치에서는, 상기 접속용 단자가 기둥 형상으로 형성되어 있는 것이 바람직하다.
이와 같이 하면, 예를 들면, 하층의 도전부와 상층의 도전부를 도통시키는 상하 도통 부재로서, 기둥 형상의 접속용 단자가 기능함으로써, 반도체 장치의 재배치 배선의 자유도가 높아진다.
본 발명의 전자 부품은 능동면을 갖는 반도체 기판과, 상기 반도체 기판의 능동면측에 설치된 제 1 전극과, 상기 제 1 전극에 전기적으로 접속하여 상기 능동면측에 설치된 외부 접속 단자와, 상기 반도체 기판의 능동면측에 설치된 접속용 단자를 갖는 반도체 장치와, 상기 반도체 기판의 능동면과는 반대면측에 배열 설치된 기능 구조체와, 상기 기능 구조체와 상기 접속용 단자를 전기적으로 접속하는 도전 접속부를 포함한다.
이 전자 부품에 의하면, 반도체 장치와 기능 구조체를, 접속용 단자를 이용하여 도전 접속부로 접속하고 있으므로, 반도체 장치와 기능 구조체가 일체화되어 전자 부품이 되고, 따라서 소형화가 도모된 것이 된다.
또한, 본 발명의 전자 부품에서는, 상기 도전 접속부는 와이어 본딩 또는 땜 납 볼인 것이 바람직하다.
이와 같이 하면, 반도체 장치와 기능 구조체와의 입체 접속 구조를 간편하게 얻을 수 있다.
본 발명의 회로 기판에는, 앞에 기재된 전자 부품이 실장되어 있다.
본 발명의 전자 기기에는, 앞에 기재된 전자 부품이 실장되어 있다.
따라서, 본 발명에 의하면, 소형화가 도모된 전자 부품이 실장되어 있으므로, 그만큼, 고밀도 실장이 가능하게 되고, 따라서 고기능화가 도모된 회로 기판 및 전자 기기를 얻을 수 있다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판의 능동면측에 제 1 전극을 형성하는 공정과, 상기 제 1 전극에 전기적으로 접속되는 외부 접속 단자를 상기 반도체 기판의 능동면측에 형성하는 공정과, 상기 반도체 기판의 능동면측에 접속용 단자를 형성하는 공정과, 상기 외부 접속 단자와 상기 접속용 단자의 적어도 한 쪽에, 금 도금막, 은 도금막, 팔라듐 도금막 중 어느 하나를 성막하는 공정을 포함한다.
본 발명에 의하면, 니켈층 등을 사용한 경우와 같이 외부 접속 단자 및 접속용 단자를 형성하는 금속이 확산되는 것을 억제할 수 있다.
따라서, 표층부를 얇게 제거하는 공정을 별도로 설치할 필요가 없게 되어, 제조 효율의 저하를 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 금 도금막, 상기 은 도금막, 상기 팔라듐 도금막 중 어느 하나를 무전해 도금법으로 성막하는 것이 바 람직하다.
이에 따라, 본 발명에서는, 전해 도금용 배선이 불필요하게 되어, 고밀도의 배선을 실현하는 것이 가능하게 된다.
이하, 본 발명의 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판 및 전자 기기의 실시예를 도 1 내지 도 7을 참조하여 설명한다.
[반도체 장치]
도 1, 도 2는 본 발명의 반도체 장치의 일 실시예를 나타낸 도면으로, 이들의 도면에서 부호 1은 웨이퍼 레벨 CSP(W-CSP) 구조의 반도체 장치이다.
또한, 도 1의 측단면도는 도 2의 모식 평면도에서의, A-A선 화살표 방향에서 본 단면도로 한다.
도 1에 나타낸 바와 같이 반도체 장치(1)는 실리콘 기판(반도체 기판)(10)과, 제 1 전극(11)과, 외부 접속 단자(12)와, 접속용 단자(13)를 구비하고 있다.
여기서, 실리콘 기판(반도체 기판)(10)에는, 트랜지스터나 메모리 소자 등의 반도체 소자로 이루어지는 집적 회로(도시 생략)가 형성되어 있다.
제 1 전극(11)은 실리콘 기판(1O)의 능동면(1Oa)측, 즉, 집적 회로가 형성된 측에 설치되어 있다.
외부 접속 단자(12)는 제 1 전극(11)에 전기적으로 접속하여 능동면(10a)측에 설치되어 있다.
접속용 단자(13)는 능동면(10a)측에 설치되어 있다.
제 1 전극(11)은 실리콘 기판(10)의 상기 집적 회로에 직접 도통하여 형성되 어 있다.
제 1 전극(11)은, 예를 들면, 도 2에 나타낸 바와 같이, 직사각형 형상의 실리콘 기판(10)의 주변부에 복수가 배열하여 설치되어 있다.
또한, 상기 능동면(1Oa) 위에는, 도 1에 나타낸 바와 같이 패시베이션막이 되는 제 1 절연층(14)이 형성되어 있다.
제 1 절연층(14)에는, 상기 제 1 전극(11) 위에 개구부(14a)가 형성되어 있다.
이러한 구성에 의해서, 제 1 전극(11)은 상기 개구부(14a) 내에서 외측으로 노출되어 있다.
제 1 절연층(14) 위에는, 상기 제 1 전극(11)이나 후술하는 제 2 전극을 회피한 위치, 본 실시예에서는 실리콘 기판(10)의 중앙부에, 절연 수지로 이루어지는 응력 완화층(15)이 형성되어 있다.
또한, 상기 제 1 전극(11)에는, 상기 절연층(14)의 개구부(14a) 내에서, 배선(16)이 접속되어 있다.
배선(16)은 상기 집적 회로의 전극의 재배치를 행하기 위한 것이다.
도 2에 나타낸 바와 같이, 배선(16)은 실리콘 기판(10)의 주변부에 배치된 제 1 전극(11)으로부터 중앙부측으로 연장하여 형성되고, 또한 도 1에 나타낸 바와 같이 응력 완화층(15) 위에까지, 끌려나와 형성되어 있다.
배선(16)은 실리콘 기판(10)의 제 1 전극(11)과 후술하는 외부 접속 단자(12) 사이를 배선하기 때문에 일반적으로는 재배치 배선으로 불리고 있다.
재배치 배선은 미세 설계되는 경우가 많은 실리콘 기판(10)의 전극(11)의 위치와, 객선의 보드 실장으로 사용되는 러프 피치의 외부 접속 단자(12)와의 물리적인 위치를 비켜 놓아 배치하기 위해서 중요하다.
또한, 실리콘 기판(10)의 능동면(10a)측에는, 배선(16), 응력 완화층(15), 및 제 1 절연층(14)을 덮는 제 2 절연층(17)이 형성되어 있다.
제 2 절연층(17)은 솔더 레지스트로 이루어지며, 내열성을 갖고 있다.
제 2 절연층(17)에는, 상기 응력 완화층(15) 위에 형성된 상기 배선(16) 위에 개구부(17a)가 형성되어 있다.
이러한 구성에 의해서, 배선(16)은 상기 개구부(17a) 내에서 외측으로 노출되어 있다.
그리고, 개구부(17a) 내에 노출된 배선(16) 위에는, 외부 접속 단자(12)와의 접속부(접속 단자)(16a)가 설치되어 있다.
접속부(16a)에서는, 구리막의 배선(16)에 은 도금막(21)이 성막되어 있다.
도금막(21)의 종류로서는, 은 도금막 또는 팔라듐 도금막으로부터 선택된다.
외부 접속 단자(12)는, 예를 들면, 땜납 볼에 의해 범프 형상으로 형성되어 있다.
외부 접속 단자(12)는 도 1 중 2점 쇄선으로 나타낸, 외부 기기로서의 프린트 배선판(회로 기판)(P)에 전기적으로 접속된다.
이러한 구성에 의거하여, 실리콘 기판(10)에 형성된 집적 회로(반도체 소자)는 제 1 전극(11), 재배치 배선인 배선(16), 외부 접속 단자(12)를 통해서 프린트 배선판(P)에 전기적으로 접속된다.
또한, 도 2에 나타낸 바와 같이, 실리콘 기판(10)에 형성된 상기 집적 회로에는, 상기 제 1 전극(11) 이외에 제 2 전극(18)이 형성되어 있다.
이 제 2 전극(18)은, 예를 들면, 상기 프린트 배선판(P)과는 별개의, 다른 기능 구조체를 구동하기 위한 출력 신호를 출력하는 전극으로서 사용되거나, 또는, 상기 집적 회로의 각종 기능 검사나 기능 조정 등의 관리 유지를 전기적으로 행하기 위해서 사용되거나 한다.
또한, 본 실시예에서는 상기 제 1 전극(11)의 경우와 마찬가지로, 제 2 전극(18)에 재배치 배선(19)이 접속되어 있다.
재배치 배선(19)에는, 외부에 노출되는 상기한 접속용 단자(13)가 접속되어 있다.
접속용 단자(13)는 전기적, 또는 기계적인 접속을 이루기 위한 패드 형상의 단자이다.
접속용 단자(13)는 특히 상기 제 2 전극(18)이 기능 구조체를 구동하기 위한 출력 신호를 출력하는 단자로서 이용된다.
이 경우에서는, 접속용 단자(13)는 본 실시예의 반도체 장치(1)가 상기 프린트 배선판(P)과는 별개의 다른 기능 구조체에 접속되는 구성에서, 적합하게 이용된다.
또한, 상술한 바와 같이, 접속용 단자(13)는 상기 제 2 전극(18)이 상기 집적 회로의 각종 기능 검사나 기능 조정을 전기적으로 행하기 위해서 이용해도 좋 다.
이 경우에서는, 접속용 단자(13)는 검사나 조정용의 프로브 등과 전기적으로 접속(콘택트)된다.
이 때, 검사나 조정용의 프로브가 동시에 외부 접속 단자(12)에 접속됨으로써, 각종 기능 검사나 기능 조정을, 접속용 단자(13)와 협조하여 전기적으로 행해도 좋다.
또한, 접속용 단자(13)는 예를 들면, 상기 집적 회로의 각종 기능 검사나 기능 조정이 이루어진 후, 도 1 중 2점 쇄선으로 나타낸 바와 같이, 에폭시 수지 등의 밀봉 수지(20)에 의해 밀봉된다.
이것에 의해서, 일시적으로 기능 검사나 기능 조정에 사용된 접속용 단자는 그 이후, 외부 환경과 차단된다.
이것에 의해서, 반도체 소자의 신뢰성을 저하시키는 것과 같은 상황이 접속용 단자로부터 격리될 수 있다.
또한, 상기 제 1 전극(11), 제 2 전극(18), 및 접속용 단자(13)는 티탄(Ti), 질화 티탄(TiN), 알루미늄(Al), 구리(Cu), 또는, 이들을 포함하는 합금 등에 의해 형성할 수 있다.
본 실시예에서는 전극(11, 18)은 Al로 형성되어 있다.
또한, 본 실시예에서는 접속용 단자(13)는 상기 도금막(21)으로서 은 도금막을 Cu막으로 성막함으로써, 형성되어 있다.
또한, 배선(16), 재배치 배선(19)은 금(Au), 구리(Cu), 은(Ag), 티탄(Ti), 텅스텐(W), 티탄 텅스텐(TiW), 질화 티탄(TiN), 니켈(Ni), 니켈 바나듐(NiV), 크롬(Cr), 알루미늄(Al), 팔라듐(Pd) 등에 의해 형성할 수 있다.
본 실시예에서는, 배선(16), 재배치 배선(19)은 Cu막으로 형성되어 있다.
또한, 이들 배선(16), 재배치 배선(19)의 구조로서는, 상기 재료에 의한 단층 구조를 채용해도 좋으며, 복수 종을 조합시킨 적층 구조를 채용해도 좋다.
또한, 이들 배선(16) 및 재배치 배선(19)에 대해서는, 통상은 동일 공정으로 형성하기 때문에, 서로 동일한 재료가 된다.
또한, 제 1 절연층(14)이나 제 2 절연층(17)을 형성하기 위한 수지로서는, 예를 들면, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, BCB(benzocyclobutene) 및 PBO(polybenzoxazole) 등이 사용된다.
또한, 제 1 절연층(17)에 대해서는, 산화 규소(SiO2), 질화 규소(Si3N4) 등의 무기 절연 재료에 의해 형성할 수도 있다.
[반도체 장치의 제조 방법]
다음에, 상기 구성의 반도체 장치(1)의 제조 방법에 대해서 도 3의 (a)∼(d)를 참조하여 설명한다.
또한, 본 실시예에서는, 도 4에 나타낸 바와 같이 동일한 실리콘 웨이퍼(기판)(100) 위에 반도체 장치(1)를 복수 일괄하여 형성하고, 그 후, 실리콘 웨이퍼(100)를 다이싱(절단)하는 것에 의해 복수의 반도체 장치(1)를 개편화함으로써, 개편화된 반도체 장치(1)를 얻고 있다.
도 3의 (a)∼(d)에서는 설명을 간단하게 하기 위해서, 1개의 반도체 장치(1)의 형성 방법만을 나타내고 있다.
또한, 이하의 설명에서, 실리콘 기판(10)은 실리콘 웨이퍼(100)에 대응하고 있다.
우선, 도 3의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 능동면(10a) 위의, 상기 집적 회로의 도전부가 되는 위치에, 제 1 전극(11), 제 2 전극(18)(도 3의 (a)에 도시 생략, 도 2 참조)을 형성한다.
다음에, 실리콘 기판(10) 위에, 제 1 전극(11) 및 제 2 전극(18)을 덮는 제 1 절연층(14)을 형성하고, 또한, 이 제 1 절연층(14)을 덮어 수지층(도시 생략)을 형성한다.
이어서, 주지의 포토리소그래피법 및 에칭법에 의해, 상기 수지층을 패터닝하여, 소정의 형상, 즉, 상기 제 1 전극(11)이나 제 2 전극(18)의 바로 위의 위치를 제외한 실리콘 기판(10)의 중앙부에, 응력 완화층(15)을 형성한다.
또한, 주지의 포토리소그래피법 및 에칭법에 의해, 제 1 전극(11) 및 제 2 전극(18)을 덮는 위치의 절연 재료를 제거하여, 개구부(14a)를 형성한다.
이에 따라, 이들 개구부(14a) 내에 제 1 전극(11) 및 제 2 전극(18)을 노출시킨다.
이어서, 도 3의 (b)에 나타낸 바와 같이 제 1 전극(11)에 접속하는 배선(16)을 형성하는 동시에, 제 2 전극(18)에 접속하는 재배치 배선(19)을 형성한다.
배선(16), 재배치 배선(19)의 형성 방법에 관하여 설명한다.
우선, 개구부(14a) 내에서 제 1 전극(11), 제 2 전극(18)에 도통하도록 하고, 예를 들면, Cu 등의 도전 재료를 이 순서로 스퍼터링법으로 성막한다.
그 후, 배선(16) 및 재배치 배선(19)의 형상에 따라 패터닝하여, 얻어진 패턴 위에 도금법에 의해 Cu를 적층한다.
또한, 특히 재배치 배선(19)의 선단측, 즉, 도 2에 나타낸 바와 같이 제 2 전극(18)과 반대측은 패드 형상으로 패터닝함으로써, 재배치 배선(19)의 선단에 접속용 단자부를 형성한다.
이어서, 상기 배선(16), 재배치 배선(19), 및 접속용 단자(13)를 덮는 제 2 절연층(17)을 형성한다.
또한, 주지의 포토리소그래피법 및 에칭법에 의해, 배선(16)의 일부, 즉, 제 1 전극(11)과 반대측을 덮는 절연 재료를 제거하여, 개구부(17a)를 형성한다.
이에 따라, 상기 개구부(17a) 내에 배선(16)을 노출시켜서 접속부(16a)를 형성한다.
또한, 이와 동시에, 접속용 단자(13)를 덮는 절연 재료도 제거하여, 개구부(17b)를 형성함으로써, 상기 개구부(17b) 내에 접속용 단자(13)를 노출시킨다.
이어서, 소정 온도로 가온된 무전해 Ag도금욕 중에 실리콘 기판(10)을 침지시킨다.
그러면, 도 3의 (c)에 나타낸 바와 같이, 제 2 절연층(17)은 마스크로서 기능하여, 개구부(17a, 17b)로부터 노출되는 접속부(16a) 및 접속용 단자(13)의 구리 막 위에, 은 도금막(21)이 도금 형성된다.
이와 같이, 구리막의 표면에 은 도금막(21)을 성막함으로써, 전기적 접촉성을 높이고, 또는 와이어 본딩시의 접합성을 높일 수 있다.
그 후, 도 3의 (d)에 나타낸 바와 같이, 개구부(17a) 내에 노출되는 배선(16)(은 도금막(21)) 위의 접속부(16a)에 예를 들면, 무연 땜납으로 이루어지는 땜납 볼을 배열 설치하여, 외부 접속 단자(12)를 형성한다.
또한, 이 외부 접속 단자(12)에 대해서는, 땜납 볼을 배열 설치하여 형성하는 대신, 땜납 페이스트를 배선(16) 위에 인쇄함으로써 형성하도록 해도 좋다.
그리고, 도 4에 나타낸 바와 같이, 다이싱 장치(110)에 의해 실리콘 웨이퍼(기판)(100)를 반도체 장치(1)마다 다이싱(절단)하여, 개편화함으로써, 반도체 장치(1)를 얻는다.
여기서, 이와 같이 하여 얻어진 반도체 장치(1)에 대해서는, 특히 상기 접속용 단자(13)가 검사나 조정용(관리 유지용)으로 되어 있는 경우, 즉, 상기 제 2 전극(18)이 상기 집적 회로의 각종 기능 검사나 기능 조정을 전기적으로 행하기 위한 것으로 되어 있는 경우, 이 접속용 단자(13)를 이용해서 상기 집적 회로의 기능 검사나 기능 조정 등의 관리 유지를 행한다.
구체적으로는, IC 프로브 검사나, 이 프로브 검사와 동시에 행해지는 트리밍(휴즈컷) 등을 행함으로써, 집적 회로의 기능을 보증하고, 또는 그 기능을 조정한다.
또한, 상기 접속용 단자(13)가 집적 회로의 기능 검사나 기능 조정에만 사용 되는 경우에는, 이들 기능 검사나 기능 조정을 종료한 후, 상술한 바와 같이 이들 접속용 단자(13)를 밀봉 수지(20)에 의해 밀봉한다.
또한, 본 실시예에서는 접속용 단자(13)를 집적 회로의 기능 검사나 기능 조정용으로서 구성하면, 반도체 장치(1)의 품질 안정성을 확보하여, 신뢰성을 높일 수 있다.
환언하면, 외부 접속 단자(12)는 사용자 실장용으로서 사용되기 때문에, 일반적으로 그 단자 피치를 크게 할 필요가 있고, 이 경우에서는, 회로 설계에서의 제약에 의해, 집적 회로(IC)의 전극으로부터 전체 단자를 외부 접속 단자로서 인출할 수 없게 되는 경우가 있다.
이에 대해서, 본 실시예에서는 외부 접속 단자(12)와는 별도로, 사용자 실장용으로서 사용하지 않는 접속용 단자(13)를 설치하고, 이것을 이용해서 집적 회로의 기능 검사나 기능 조정을 행하고 있으므로, 외부 접속 단자(12)에 관한 회로 설계에서의 제약을 적게 하여, 설계 자유도를 높일 수 있다.
즉, 본 발명에서, 상기 접속용 단자(13)는 외부 접속 단자(12)의 위치에 간섭하지 않고, 따라서 설계 자유도를 손상시키지 않는 위치이면, 상기한 바와 같이 제 2 전극(18)으로부터 재배치 배선(19)에 의해 임의의 위치에까지 끌어서 배치해도 좋다.
나아가서는, 이 재배치 배선(19) 위의 임의의 위치에 배치해도 좋으며, 물론, 재배치 배선(19)을 사용하지 않고 제 2 전극(18) 위에 직접 배열 설치해도 좋다.
또한, 접속용 단자(13)의 형태에 관해서도, 상술한 바와 같이 재배치 배선(19)의 일부를 직접 접속용 단자(13)에 형성해도 좋으며, 재배치 배선(19)이나 제 2 전극(18)과는 별도로, 패드 등에 의해 접속용 단자(13)를 형성해도 좋다.
또한, 조정용의 단자나 데이터 기입용의 단자 등, 기능에 따라서는 사용자에게 개방해서는 안되는 경우도 있지만, 본 실시예의 접속용 단자(13)에서는, 특히 기능 검사나 기능 조정을 종료한 후, 밀봉 수지(20)로 밀봉하고 있으므로, 그 후, 접속용 단자(13)를 사용한 조정 등을 행할 수 없도록 할 수 있다.
따라서, 검사나 조정이 종료했을 때의 상태를 그대로 유지할 수 있고, 이에 따라 상술한 바와 같이 반도체 장치(1)의 품질 안정성을 확보하여, 신뢰성을 높일 수 있다.
[전자 부품]
상술한 바와 같이 하여 얻어진 접속용 단자(13)는 그 전부가 집적 회로의 기능 검사나 기능 조정용으로서 이용되어도 좋지만, 일부만이 집적 회로의 기능 검사나 기능 조정용으로서 이용되고, 나머지는 상기 프린트 배선판(P)과는 별개의, 다른 기능 구조체와의 접속을 이룰 때에 이용되는 것이라도 좋다.
나아가서는, 모든 접속용 단자(13)가 다른 기능 구조체와의 접속을 이룰 때에 이용되도록 해도 좋다.
즉, 상기 반도체 장치(1)와 기능 구조체를 일체화함으로써, 본 발명의 전자 부품을 구성할 수 있다.
이하, 상기 반도체 장치(1)를 이용해서 이루어지는 본 발명의 전자 부품에 대해서 설명한다.
도 5는 본 발명의 전자 부품의 일 실시예를 나타낸 도면으로, 도 5 중 부호 30은 전자 부품이다.
이 전자 부품(30)은 상기의 반도체 장치(1)와 기능 구조체(31)를 구비하여 구성된 것이다.
기능 구조체(31)로서는, 특히 한정되지 않고 각종의 것이 사용된다.
구체적으로는, 수정 발진기나 압전 진동자, 압전음 또는, 탄성 표면파 소자(SAW(Surface Acoustic Wave) 소자), MEMS 구조체, 반도체 장치(1)와는 다른 반도체 장치, 그 외에 각종 전자 부품 구조체 등이 사용된다.
그리고, 반도체 장치(1)는 특히 이러한 기능 구조체(31)를 구동하기 위한 구동 장치로서 사용된다.
즉, 상기 반도체 장치(1)에서의 제 2 전극(18)은 본 실시예에서는 기능 구조체(31)를 구동하기 위한 출력 신호를 출력하는 기능을 갖고 있다. 따라서, 이것에 접속되는 접속용 단자(13)는 기능 구조체(31)측의 접속 단자(도시 생략)와 전기적으로 접속된다.
본 발명의 전자 부품(30)에서는, 기능 구조체(31)의 상면에 반도체 장치(1)가 탑재되어, 접착제 등에 의해 고정되어 있다.
반도체 장치(1)는 그 능동면(1Oa)이 외측으로 향하도록 하여 탑재되어 있다. 이것에 의해 기능 구조체(31)는 반도체 장치(1)에서의 능동면(10a)과 반대측면에 접합되어 있다.
이러한 구성에 의해, 기능 구조체(31)와 반도체 장치(1)에서는, 각각의 상면측에서, 접속용 단자(13)와 기능 구조체(31)측의 접속 단자가 도전 접속부에 의해 접속되어 있다.
도전 접속부로서는, 금 와이어(32)에 의한 와이어 본딩이 간편하여 바람직하다.
단, 이것에 한정되지 않고, 예를 들면, 와이어의 납땜, 빔 리드, TAB(Tape Automated Bonding) 등, 다른 공지의 실장 기술을 채용할 수도 있다.
이러한 금 와이어(32)에 의한 와이어 본딩은 반도체 장치(1)의 능동면(10a) 측에서 실시되어 있으므로, 도 5에 나타낸 바와 같이 반도체 장치(1)에서의 외부 접속 단자(12)와 동일한 면에 금 와이어(32)가 형성된다.
전자 부품(30)이 프린트 배선판(P)에 실장되기 위해서는, 외부 접속 단자(12)를 사용하여 실장되므로, 금 와이어(32)는 프린트 배선판(P)측을 향하게 된다.
그래서, 본 실시예에서는, 특히 실장시에 금 와이어(32)가 프린트 배선판(P)에 맞닿지 않도록, 이 금 와이어(32)의 높이(와이어 본딩 높이), 구체적으로는 금 와이어(32)의 정점 높이(능동면(10a)으로부터 금 와이어(32)의 정점까지의 거리)를, 외부 접속 단자(12)의 높이(능동면(10a)으로부터 외부 접속 단자(12)의 정점까지의 거리)보다도 충분히 낮게 하고 있다.
이와 같이 함으로써, 외부 접속 단자(12)를 통해서 전자 부품(30)을 프린트 배선판(P)(외부 기기)에 접속할 때에, 금 와이어(32)가 프린트 배선판(P)에 간섭하 는 일이 없다.
따라서, 외부 접속 단자(12)와 금 와이어(32)의 단락 등을 초래하지 않고, 양호하게 접속을 행할 수 있다.
또한, 반도체 장치(1)의 접속용 단자(13)와 기능 구조체(31)의 접속 단자를 와이어 본딩한 후에는, 도 5 중 2점 쇄선으로 나타낸 바와 같이, 접속용 단자(13)를 밀봉 수지(33)로 밀봉하는 것이 바람직하다.
이와 같이 하면, 접속용 단자(13)에 대한 금 와이어(32)의 접속 강도를 높일 수 있다.
또한, 접속용 단자(13), 금 와이어(32)가 수지로 피복되므로, 특히 이후의 공정에 의한 접속부 구조에의 손상도 저감할 수 있어, 접속 신뢰성도 현저히 향상시킬 수 있다.
본 실시예의 전자 부품(30)의 제조 방법에서는, 다이싱에 의해 반도체 장치(1)를 개편화하기 전에, 외부 접속 단자(12)를 접속부(16a) 위에 형성하고 있다. 전자 부품(30)의 제조 방법은 이것에 한정되지 않는다. 외부 접속 단자(12)를 형성하지 않고 반도체 장치(1)를 개편화하여, 기능 구조체(31)와 반도체 장치(1) 사이에서 와이어 본딩을 행한 후에, 외부 접속 단자(12)를 형성해도 좋다.
접속부(16a)나 접속용 단자(13)에서, 구리막 위에 무전해 니켈-인, 금의 도금 처리를 실시한 경우에는, 금층의 표면에 인 농화층이 형성되거나, 니켈 화합물(주로 수산화 니켈)이 석출되거나 한다. 이것에 의해, 도금 위에 땜납을 도포한 경우에 니켈-땜납 계면에서 층간 박리를 일으키는 것이 알려져 있다.
이에 대해서, 본 실시예에서는, 구리막 위에 은 도금막(21)을 형성함으로써, 이러한 결함이 억제되어, 와이어 본딩이나 땜납을 통한 기능 구조체의 실장 후의 신뢰성을 높일 수 있다.
또한, 본 실시예에서는, 니켈이나 인을 사용한 경우와 같이, 금층의 표층부를 제거하는 공정을 별도로 실시할 필요가 없어지기 때문에, 제조 효율의 향상에도 기여할 수 있다.
또한, 본 실시예에서는, 도금막(21)을 무전해 도금으로 성막하고 있으므로, 전해 도금을 채용한 경우에 사용하는 전해 도금용 배선이 불필요하게 되어, 고밀도의 배선을 실현하는 것이 가능하게 된다.
또한, 본 실시예에서는, 외부 접속 단자(12)와는 별도로 접속용 단자(13)가 설치되어 있으므로, 이 접속용 단자(13)를 사용해서 기능 구조체(31)와의 기계적 접속이나 전기적 접속을 행함으로써, 이 반도체 장치(1)와 기능 구조체(31)를 일체화하여 전자 부품(30)을 형성해서, 그 소형화 및 제조 효율의 향상을 도모할 수 있다.
또한, 실리콘 기판(10)과 외부 접속 단자(12) 사이에 응력 완화층(15)이 설치되어 있으므로, 예를 들면, 외부 접속 단자(12)를 통해서 반도체 장치(1)와 프린트 배선판(P) 등의 외부 기기를 접속했을 때에, 접속시에 압력이나 열에 기인하는 응력이 외부 접속 단자(12)에 생겨도, 응력 완화층(15)이 응력을 완화하여 흡수하므로, 단선 등의 결함이 생기는 것을 방지할 수 있다.
따라서, 외부 접속 단자(12)와 외부 기기와의 접속 신뢰성을 높일 수 있다.
그리고, 본 실시예의 전자 부품(30)에서는, 반도체 장치(1)와 기능 구조체(31)를, 접속용 단자(13)를 이용해서 와이어 본딩으로 접속하고 있으므로, 반도체 장치(1)와 기능 구조체(31)를 기존의 기술만으로 용이하게 일체화하여, 3차원 구조의 전자 부품을 구성하므로, 집합체로서 충분한 소형화를 도모하며, 게다가 그 저가격화를 실현할 수 있다.
본 실시예에서는, 접속 단자와의 전기적인 접속 구조로서 와이어 본딩을 사용하는 예에 관하여 설명해 왔지만, 이것에 한정되지 않고, TAB나, COF(Chip 0n Flexible) 등의 리드를 수반하는 실장 방식으로의 접속으로 해도 좋다.
이하, 어느 실시예에서도 동일하다.
이상, 첨부 도면을 참조하면서 본 발명에 따른 적합한 실시예에 관하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다.
상술한 예에서 나타낸 각 구성 부재의 여러 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 의거하여 각종 변경이 가능하다.
예를 들면, 상기 실시예에서는, 구리막 위에 성막되는 도금막(21)으로서 은을 예시했지만, 금 또는 팔라듐 등의 산화되기 어렵고 금속 접합 가능한 금속, 또는 타금속과의 복합막을 채용한 경우에도, 동일한 작용·효과를 얻을 수 있다.
또한, 도 5에 나타낸 실시예에서는 접속용 단자(13)를 전기적 접속으로서의 와이어 본딩에 이용했지만, 이 외에도, 접속용 단자(13)를 간단히 기계적 접속을 위해서 사용해도 좋다.
구체적으로는, 접속용 단자(13)가 실리콘 기판(10)에 형성한 집적 회로와는 관계없이, 전기적으로 독립한 랜드로서 금속 등을 이용하여 형성되고, 기능 구조체(31)와 실리콘 기판(10)이 기계적으로 접속되는 것만을 목적으로 한 와이어 본딩 구조로서, 사용해도 좋다.
구체적으로는, 기능 구조체(31)에 대해서 반도체 장치(1)가 허공에 떠 있는 공중에 매달린 구조를 실현하는 경우, 접착제를 사용하는 것이 곤란한 경우, 나아가서는 접착제만으로는 충분한 접합 강도를 얻을 수 없는 경우 등에, 접속용 단자(13)를 이용한 와이어 본딩 구조에 의한 기계적 접속을 채용할 수 있다.
또한, 접속용 단자(13)의 구조로서는, 도 1에 나타낸 바와 같은 패드 형상인 것 대신에, 도 6에 나타낸 바와 같이, 기둥 형상(포스트 형상) 구조를 채용할 수 있다.
도 6에 나타낸 반도체 장치(40)에서, 접속용 단자(41)는, 예를 들면, 구리에 의해 기둥 형상(포스트 형상)으로 형성되어 있고, 그 접속면이 되는 상면에는, 표면 산화 방지, 본딩성의 향상을 위해, 은 또는 팔라듐의 도금막(21)이 실시되어 있다.
또한, 이 반도체 장치(40)에서는, 외부 접속 단자(12)와 배선(16) 사이에도, 상기 접속용 단자(41)와 동일 공정으로 형성된 포스트(접속부)(42)가 형성되어 있다.
이것에 의해 외부 접속 단자(12)는 제 2 절연층(17)의 상면측에서, 도금막(21) 및 포스트(42)를 통해서 배선(16)과 전기적으로 접속한 것으로 되어 있다.
이러한 구조에서는, 기둥 형상의 접속용 단자(41)가, 예를 들면, 하층의 도전부가 되는 제 2 전극(18)이나 재배치 배선(19)과, 상층(제 2 절연층(17) 위)에 필요에 따라서 형성하는 도전부(도시 생략)를 도통시키는 상하 도통 부재로서 기능하게 되고, 따라서, 반도체 장치(40) 전체에서의 재배치 배선에 대한 자유도를 보다 한층 높일 수 있다.
[회로 기판 및 전자 기기]
본 발명의 회로 기판은 상기의 전자 부품(30)이, 예를 들면, 도 1 중 2점 쇄선으로 나타낸 프린트 배선판(P)에 실장됨으로써 형성된다.
즉, 전자 부품(30)에서의 반도체 장치(1(40))의 외부 접속 단자(12)가 프린트 배선판(P)의 도전부에 전기적으로 접속됨으로써, 본 발명의 일 실시예가 되는 회로 기판이 형성되는 것이다.
이 회로 기판에 의하면, 소형화가 도모된 전자 부품(30)이 실장되어 있으므로, 그만큼 고밀도 실장이 가능하게 되고, 따라서 고기능화를 도모할 수 있다.
또한, 본 발명의 전자 기기도 상기의 전자 부품이 실장됨으로써 형성된다.
구체적으로는, 상기 전자 부품(30)을 탑재한 전자 기기의 일례로서, 도 7에 나타낸 바와 같은 휴대 전화(300)를 들 수 있다.
이 전자 기기에서도, 소형화가 도모된 전자 부품이 실장되어 있으므로, 그만큼 고밀도 실장이 가능하게 되고, 따라서 고기능화를 도모할 수 있는 동시에, 제조 효율의 향상에 따른 저가격화에도 기여할 수 있다.
또한, 본 발명이 적용되는 전자 기기로서는, 휴대 전화 이외에도, 예를 들 면, IC 카드, 비디오 카메라, 퍼스널 컴퓨터, 헤드 마운트 디스플레이, 프로젝터, 팩스 장치, 디지털 카메라, 휴대형 TV, DSP 장치, PDA, 전자 수첩 등을 들 수 있다.
본 발명에 의하면, 제조 효율의 저하를 초래하지 않고 충분한 접합 강도를 얻을 수 있는 전극을 갖는 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로 기판 및 전자 기기를 제공할 수 있다.

Claims (15)

  1. 능동면을 갖는 반도체 기판과,
    상기 반도체 기판의 능동면측에 설치된 제 1 전극과,
    상기 제 1 전극에 전기적으로 접속하여 상기 능동면측에 설치된 외부 접속 단자와,
    상기 반도체 기판의 능동면측에 설치된 접속용 단자를 포함하며,
    상기 외부 접속 단자와 상기 접속용 단자의 적어도 한 쪽에는, 금 도금막, 은 도금막, 팔라듐 도금막 중 어느 하나가 성막되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 금 도금막, 상기 은 도금막, 상기 팔라듐 도금막 중 어느 하나가 무전해 도금법으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 능동면측에 설치되고, 상기 제 1 전극과 상기 외부 접속 단자를 전기적으로 접속하는 재배치 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 능동면측에 설치되고, 상기 접속용 단자에 전기적으로 접속된 제 2 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 접속용 단자는 전기적인 검사나 조정을 행하기 위한 단자인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 외부 접속 단자와 상기 제 1 전극을 접속하는 배선과,
    상기 반도체 기판과 상기 외부 접속 단자 사이에 설치된 응력 완화층을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 접속용 단자를 밀봉하는 밀봉 수지를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 접속용 단자가 기둥 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 능동면을 갖는 반도체 기판과, 상기 반도체 기판의 능동면측에 설치된 제 1 전극과, 상기 제 1 전극에 전기적으로 접속하여 상기 능동면측에 설치된 외부 접속 단자와, 상기 반도체 기판의 능동면측에 설치된 접속용 단자를 갖는 반도체 장치와,
    상기 반도체 기판의 능동면과는 반대면측에 배열 설치된 기능 구조체와,
    상기 기능 구조체와 상기 접속용 단자를 전기적으로 접속하는 도전 접속부를 포함하는 것을 특징으로 하는 전자 부품.
  10. 제 9 항에 있어서,
    상기 도전 접속부는 와이어 본딩인 것을 특징으로 하는 전자 부품.
  11. 제 9 항에 있어서,
    상기 도전 접속부는 땜납 볼을 갖는 것을 특징으로 하는 전자 부품.
  12. 제 9 항에 기재된 전자 부품이 실장되어 있는 것을 특징으로 하는 회로 기판.
  13. 제 9 항에 기재된 전자 부품이 실장되어 있는 것을 특징으로 하는 전자 기기.
  14. 반도체 기판의 능동면측에 제 1 전극을 형성하는 공정과,
    상기 제 1 전극에 전기적으로 접속되는 외부 접속 단자를 상기 반도체 기판의 능동면측에 형성하는 공정과,
    상기 반도체 기판의 능동면측에 접속용 단자를 형성하는 공정과,
    상기 외부 접속 단자와 상기 접속용 단자의 적어도 한 쪽에, 금 도금막, 은 도금막, 팔라듐 도금막 중 어느 하나를 성막하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 금 도금막, 상기 은 도금막, 상기 팔라듐 도금막 중 어느 하나를 무전해 도금법으로 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060120342A 2005-12-06 2006-12-01 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로기판, 및 전자 기기 KR100786741B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00351631 2005-12-06
JP2005351631A JP4379413B2 (ja) 2005-12-06 2005-12-06 電子部品、電子部品の製造方法、回路基板及び電子機器

Publications (2)

Publication Number Publication Date
KR20070059970A KR20070059970A (ko) 2007-06-12
KR100786741B1 true KR100786741B1 (ko) 2007-12-18

Family

ID=38117881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060120342A KR100786741B1 (ko) 2005-12-06 2006-12-01 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로기판, 및 전자 기기

Country Status (5)

Country Link
US (1) US20070126109A1 (ko)
JP (1) JP4379413B2 (ko)
KR (1) KR100786741B1 (ko)
CN (1) CN1979833B (ko)
TW (1) TWI328847B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102306635B (zh) 2004-11-16 2015-09-09 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP2009224212A (ja) * 2008-03-17 2009-10-01 Hosiden Corp スライド操作式スイッチ
JP5324121B2 (ja) * 2008-04-07 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101627574B1 (ko) * 2008-09-22 2016-06-21 쿄세라 코포레이션 배선 기판 및 그 제조 방법
US8637983B2 (en) 2008-12-19 2014-01-28 Ati Technologies Ulc Face-to-face (F2F) hybrid structure for an integrated circuit
US9607936B2 (en) * 2009-10-29 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Copper bump joint structures with improved crack resistance
TW201233280A (en) * 2011-01-25 2012-08-01 Taiwan Uyemura Co Ltd Chemical palladium-gold plating film method
JP6355541B2 (ja) 2014-12-04 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10566267B2 (en) * 2017-10-05 2020-02-18 Texas Instruments Incorporated Die attach surface copper layer with protective layer for microelectronic devices
JP2020145316A (ja) * 2019-03-06 2020-09-10 豊田合成株式会社 半導体装置
CN111755400B (zh) * 2019-03-29 2023-08-08 比亚迪股份有限公司 散热元件及其制备方法和igbt模组

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040047760A (ko) * 2000-08-01 2004-06-05 샤프 가부시키가이샤 반도체장치 및 그의 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
CN1311547C (zh) * 2000-03-23 2007-04-18 精工爱普生株式会社 半导体器件及其制造方法、电路基板和电子装置
US6522018B1 (en) * 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
TW577152B (en) * 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
TW488052B (en) * 2001-05-16 2002-05-21 Ind Tech Res Inst Manufacture process of bumps of double layers or more
JP4007798B2 (ja) * 2001-11-15 2007-11-14 三洋電機株式会社 板状体の製造方法およびそれを用いた回路装置の製造方法
US6781239B1 (en) * 2001-12-05 2004-08-24 National Semiconductor Corporation Integrated circuit and method of forming the integrated circuit having a die with high Q inductors and capacitors attached to a die with a circuit as a flip chip
US6681640B2 (en) * 2002-02-28 2004-01-27 Nokia Corporation Test fixture and method
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2004247530A (ja) * 2003-02-14 2004-09-02 Renesas Technology Corp 半導体装置及びその製造方法
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
US7910471B2 (en) * 2004-02-02 2011-03-22 Texas Instruments Incorporated Bumpless wafer scale device and board assembly

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040047760A (ko) * 2000-08-01 2004-06-05 샤프 가부시키가이샤 반도체장치 및 그의 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
한국특허공개공보 1020040047760호

Also Published As

Publication number Publication date
US20070126109A1 (en) 2007-06-07
CN1979833B (zh) 2011-06-29
CN1979833A (zh) 2007-06-13
KR20070059970A (ko) 2007-06-12
JP2007158043A (ja) 2007-06-21
JP4379413B2 (ja) 2009-12-09
TWI328847B (en) 2010-08-11
TW200802647A (en) 2008-01-01

Similar Documents

Publication Publication Date Title
KR100786741B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 전자 부품, 회로기판, 및 전자 기기
KR100543481B1 (ko) 반도체 장치 및 그 제조 방법
JP4618941B2 (ja) 半導体装置
JP2005175019A (ja) 半導体装置及び積層型半導体装置
US6958527B2 (en) Wiring board having interconnect pattern with land, and semiconductor device, circuit board, and electronic equipment incorporating the same
JP4289335B2 (ja) 電子部品、回路基板及び電子機器
JP2007242782A (ja) 半導体装置及び電子装置
JP7012489B2 (ja) 半導体装置
JP4955488B2 (ja) 半導体装置及びその製造方法
JP2005026301A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005317685A (ja) 半導体装置およびその製造方法
JPH11204560A (ja) 半導体装置及びその製造方法
JP4506168B2 (ja) 半導体装置およびその実装構造
JP5238985B2 (ja) 半導体装置の製造方法
JP3877700B2 (ja) 半導体装置及びその製造方法
JP4401330B2 (ja) 半導体装置及びその製造方法
CN111613586B (zh) 电子装置及电子装置的制造方法
KR100893558B1 (ko) 반도체 장치, 반도체 장치의 제조 방법 및 전자 부품
JP2010016395A5 (ko)
JP4352263B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4887948B2 (ja) 半導体装置及び半導体モジュール
JP3726906B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4522213B2 (ja) 半導体装置の製造方法
US20090014874A1 (en) Semiconductor apparatus and manufacturing method of semiconductor apparatus
JP2023060343A (ja) 半導体モジュール

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131119

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161123

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee