CN1983596A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。在以往的半导体装置中，存在由于构成分离区的P型埋入扩散层的横向扩散宽度变宽，而难以得到所希望的耐压特性的问题。在本发明的半导体装置中，在P型单晶硅基板(6)上形成两层外延层(7)、(8)，外延层(8)与外延层(7)相比是高杂质浓度。外延层(7)、(8)由分离区(3)、(4)、(5)划分成多个元件形成区域，在一个元件形成区域上形成有NPN晶体管(1)。并且，在作为NPN晶体管(1)的基区而使用的P型扩散层(12)与P型分离区(3)之间形成有N型扩散层(14)。根据该结构，基区－分离区之间难以产生短路，可以提高NPN晶体管(1)的耐压特性。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种维持耐压特性且缩小设备尺寸的半导体装置及其制造方法。
背景技术
作为以往的半导体装置的一个实施例，熟知下述的NPN晶体管61的结构。如图9所示，在P型的半导体基板62上形成有N型的外延层63。在外延层63上，形成有从基板62表面向上下方向(深度方向)扩散的P型的埋入扩散层64、65和从外延层63表面扩散的P型的扩散层66、67。而且，通过P型的埋入扩散层64、65与P型的扩散层66、67连接而成的分离区68、69将外延层63划分成多个元件形成区域。在一个元件形成区域上，例如形成有NPN晶体管61。NPN晶体管61主要由作为集电区使用的N型的埋入扩散层70及N型的扩散层71、作为基区使用的P型的扩散层72及作为发射区使用的N型的扩散层73而形成(例如参照专利文献1)。
专利文献1：(日本专利)特开平9-283646号公报(第3-4、6页、图1、图5-7)
如上所述，在以往的半导体装置中，在半导体基板62上形成有外延层63。在由分离区68、69划分的外延层63上形成有NPN晶体管61。而且，外延层63是N型的低杂质浓度区域。根据该结构，由于P型的埋入扩散层64或P型的扩散层72的形成区域相互偏离，两扩散层64、72之间的间隔距离L2就变短，过渡层的扩展区域就变狭窄。这样，在NPN晶体管61中，基区-分离区之间容易短路，存在很难得到所希望的耐压特性的问题。另外，由于间隔距离L2的偏差，就产生NPN晶体管61的耐压特性不稳定的问题。
另外，在以往的半导体装置中，外延层63的膜厚度是考虑NPN晶体管61等的耐压而决定的。例如，功率半导体元件与控制用半导体元件在相同的半导体基板62上形成为一体时，对应功率半导体元件的耐压特性，决定外延层63的膜厚度。而且，构成分离区68、69的P型的埋入扩散层64、65从基板62表面向外延层63爬升(這ぃ上がってぃる)。另一方面，构成分离区68、69的P型的埋入扩散层66、67从外延层63表面下降(這ぃ下がってぃる)。由于该结构，P型的埋入扩散层64、65相对该爬升幅度其横向扩散宽度W4、W5也变宽。而且，为了实现NPN晶体管61的所希望的耐压，P型的扩散层72与分离区68的P型的埋入扩散层64间的间隔距离L2就需要在一定的幅度以上。因此，由于P型的埋入扩散层64、65的横向扩散宽度W4、W5变宽，就有NPN晶体管61的设备尺寸难以缩小的问题。
发明内容
本发明是鉴于上述问题而作出的，本发明的半导体装置，其特征在于，具有：一导电型半导体基板；逆导电型的第一外延层，其在所述半导体基板上形成；逆导电型的第二外延层，其在所述第一外延层上形成；一导电型的分离区，其把所述第一及第二外延层划分成多个元件形成区域；逆导电型的埋入扩散层，其跨越所述半导体基板与所述第一外延层而形成；逆导电型的第一扩散层，其在所述第二外延层上形成、作为集电区使用；一导电型的第一扩散层，其在所述第二外延层上形成、作为基区使用；逆导电型的第二扩散层，其在所述一导电型第一扩散层上形成、作为发射区使用，在所述第二外延层上，在所述分离区与所述一导电型的第一扩散层之间形成逆导电型的第三扩散层，所述第二外延层与所述第一外延层相比杂质浓度是高浓度。因此，在本发明中，由于第二外延层的杂质浓度高、基区-分离区之间难以短路，所以就可以提高耐压特性。
另外，本发明的半导体装置，其特征在于，所述一导电型的第一扩散层是由所述逆导电型的第一扩散层与所述逆导电型的第三扩散层包围。因此，在本发明中，逆导电型的扩散层包围一导电型基区的周围。由于该结构，基区-分离区之间很难短路，所以就可以提高耐压特性。
另外，在本发明的半导体装置中，具有：一导电型的埋入扩散层，其构成所述分离区、从所述第一外延层表面形成、与所述半导体基板连结；一导电型的第二扩散层，其构成所述分离区、从所述第二外延层表面形成、与所述一导电型的埋入扩散层连结。因此，在本发明中，构成分离区的一导电型的埋入扩散层的横向扩散被抑制，可以缩小设备尺寸。
另外，本发明的半导体装置的制造方法，其特征在于，具有：逆导电型的第一外延层的形成工序：准备一导电型半导体基板，在所述半导体基板上形成逆导电型的第一埋入扩散层及逆导电型的第二埋入扩散层之后，在所述半导体基板上形成逆导电型的第一外延层；一导电型的埋入扩散层的形成工序：在所述第一外延层的所希望的区域中离子注入一导电型的杂质之后，在所述第一外延层上形成逆导电型的第二外延层、跨越第一及第二外延层而形成一导电型的埋入扩散层；逆导电型的第一扩散层的形成工序：在所述第二外延层上形成逆导电型的第一扩散层作为集电区使用；一导电型的第一扩散层的形成工序：在所述第二外延层上形成一导电型的第一扩散层作为基区使用；逆导电型的第二扩散层的形成工序：在所述一导电型第一扩散层上形成逆导电型的第二扩散层作为发射区使用；一导电型的第二扩散层的形成工序：在所述第二外延层上形成与所述一导电型的埋入扩散层连结的一导电型的第二扩散层；逆导电型的第三扩散层、逆导电型的第四扩散层的形成工序：通过相同的离子注入工序、在所述第二外延层上形成配置在所述一导电型的第一扩散层与所述一导电型的第二扩散层之间的逆导电型的第三扩散层及作为背栅极区使用的逆导电型的第四扩散层；一导电型的第三扩散层、一导电型的第四扩散层的形成工序：在所述逆导电型的第四扩散层上形成作为源极区使用的一导电型的第三扩散层及作为漏极区使用的一导电型的第四扩散层。因此，在本发明中，提高耐压特性的逆导电型第三扩散层与作为背栅极区使用的逆导电型的第四扩散层通过相同的工序而形成，通过该制造方法，可以减少掩模张数，抑制制造成本。
另外，本发明的半导体装置的制造方法，其特征在于，形成所述第二外延层使所述第二外延层的杂质浓度与所述第一外延层的杂质浓度相比是高浓度。因此，在本发明中，由于第二外延层的杂质浓度高、基区-分离区之间难以短路，所以就可以提高耐压特性。
另外，本发明的半导体装置的制造方法，其特征在于，在形成所述第二外延层之后，不进行用于扩散所述一导电型的埋入扩散层的热扩散工序，而进行用于形成所述一导电型的第二扩散层的离子注入工序。因此，在本发明中，可以省略一导电型的埋入扩散层专用的热扩散工序，通过调整第一外延层的膜厚度，就可以抑制一导电型的埋入扩散层的横向扩散宽度。
另外，本发明的半导体装置的制造方法，其特征在于，在所述第二外延层上形成LOCOS氧化膜后，从所述LOCOS氧化膜上离子注入形成所述一导电型的第二扩散层的一导电型杂质。因此，在本发明中，可以降低一导电型的第二扩散层的形成区域的结晶缺陷。
在本发明中，形成基区的外延层的杂质浓度与下层的外延层的杂质浓度相比是高浓度。由于该结构，基区-分离区之间成为难以短路的结构，可以提高NPN晶体管的耐压特性。
另外，在本发明中，NPN晶体管的基区与分离区之间形成有N型的扩散层。由于该结构，基区-分离区之间成为很难短路的结构，可以提高NPN晶体管的耐压特性。
另外，在本发明中，在基板上形成有两层外延层。构成分离区的埋入扩散层从第一层外延层表面扩散。由于该结构，埋入扩散层的横向扩散宽度变窄，可以缩小设备尺寸。
另外，在本发明中，用于提高NPN晶体管的耐压特性的N型扩散层与作为P沟道型MOS晶体管的背栅极区的N型扩散层通过相同的工序形成。由于该制造方法，可以削减掩模的张数，降低制造成本。
另外，在本发明中，从第一层外延层表面形成构成分离区的埋入扩散层，不进行扩散该埋入扩散层的专用的扩散工序。由于该制造方法，埋入扩散层的横向扩散宽度变窄，可以缩小设备尺寸。
另外，在本发明中，在形成LOCOS氧化膜之后，形成构成分离区的扩散层。由于该制造方法，可以降低在扩散层的形成区域表面及其附近区域发生的结晶缺陷。
附图说明
图1是说明本发明实施方式的半导体装置的剖面图；
图2是说明本发明实施方式的半导体装置的耐压特性的图；
图3是说明本发明实施方式的半导体装置的制造方法的剖面图；
图4是说明本发明实施方式的半导体装置的制造方法的剖面图；
图5是说明本发明实施方式的半导体装置的制造方法的剖面图；
图6是说明本发明实施方式的半导体装置的制造方法的剖面图；
图7是说明本发明实施方式的半导体装置的制造方法的剖面图；
图8是说明本发明实施方式的半导体装置的制造方法的剖面图；
图9是说明以往实施方式的半导体装置的剖面图。
附图标记
1：NPN晶体管
2：P沟道型MOS晶体管
3：分离区
4：分离区
5：分离区
6：P型单晶硅基板
7：N型外延层
8：N型外延层
12：P型扩散层
14：N型扩散层
27：N型扩散层
具体实施方式
下面，参照图1～图2对本发明实施方式的半导体装置进行详细说明。图1是用于说明本发明实施方式的半导体装置的剖面图，图2是用于说明本发明实施方式的半导体装置的耐压特性的图。
如图1所示，在由分离区3、4、5划分的一个元件形成区域上形成NPN晶体管1，在另外的元件形成区域上形成有P沟道型MOS(Metal OxideSemiconductor)晶体管2。另外，虽没有图示，但在其他的元件形成区域上形成有N沟道型MOS晶体管、PNP晶体管等。
如图所示，NPN晶体管1主要由P型单晶硅基板6、N型外延层7、8、作为集电区使用的N型埋入扩散层9、10、作为集电区使用的N型扩散层11、作为基区使用的P型扩散层12、作为发射区使用的N型扩散层13和N型扩散层14构成。
N型外延层7、8在P型单晶硅基板6上形成。也就是，两层外延层7、8在基板6上层积。第一层外延层7形成为例如其膜厚度为0.6～1.0(μm)左右、电阻率为1.25(Ω·cm)左右。另一方面，第二层外延层8形成为例如其膜厚度为1.0～1.5(μm)左右、电阻率为0.50(Ω·cm)左右。
N型埋入扩散层9跨越基板6与第一层外延层7而形成。另外，N型埋入扩散层10跨越第一层外延层7与第二层外延层8而形成。而且，N型埋入扩散层10与N型埋入扩散层9连结。
N型扩散层11在第二层外延层8上形成。N型扩散层11与N型埋入扩散层10连结。而且，N型埋入扩散层9、10及N型扩散层11作为NPN晶体管1的集电区使用。
P型扩散层12在第二层外延层8上形成，作为基区使用。
N型扩散层13在P型扩散层12上形成，作为发射区使用。
N型扩散层14在第二层外延层8上形成。N型扩散层14在P型扩散层12与分离区3之间，配置在没有配置N型扩散层11的区域。而且，N型扩散层14也可以包围P型扩散层12的周围而配置成一环状。
LOCOS氧化膜15、16、17在第二层外延层8上形成。在LOCOS氧化膜15、16、17的平坦部，其膜厚度例如为3000～10000左右。在LOCOS氧化膜15、17的下方形成有P型分离区3、4。
绝缘层18在第二层外延层8上面形成。绝缘层18由NSG(NondopedSilicate Glass)膜及BPSG(Boron Phospho Silicate Glass)膜而形成。而且，使用公知的光刻技术，例如通过使用CHF3或CF4类的气体的干蚀刻，在绝缘层18上形成接触孔19、20、21。
在接触孔19、20、21上选择地形成例如Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜22，形成发射极23、基极24及集电极25。
另一方面，P沟道型MOS晶体管2主要由P型单晶硅基板6、N型外延层7、8、N型埋入扩散层26、作为背栅极区使用的N型扩散层27、28、作为源极区使用的P型扩散层29、31、作为漏极区使用的P型扩散层30、32和栅极33构成。
N型外延层7、8在P型单晶硅基板6上形成。
N型埋入扩散层26跨越基板6与第一层外延层7而形成。
N型扩散层27在第二层外延层8上形成。在N型扩散层27上，形成N型扩散层28使其形成区域重叠。N型扩散层28作为背栅极引出区使用。
P型扩散层29、30在N型扩散层27上形成。P型扩散层29作为源极区使用。P型扩散层30作为漏极区使用。在P型扩散层29上形成有P型扩散层31，在P型扩散层30上形成有P型扩散层32。通过该结构，漏极区成为DDD(Double Diffused Drain)结构。而且，位于P型扩散层29、30之间的N型扩散层27作为沟道区使用。在沟道区上方的外延层8上面形成有栅极氧化膜34。
栅极33形成在栅极氧化膜34上面。栅极33例如利用多晶硅膜与钨硅化物膜得到所希望的膜厚度而形成。虽然没有图示，在钨硅化物膜的上面形成有氧化硅膜。
LOCOS氧化膜17、35、36在第二层外延层8上形成。
绝缘层18在第二层外延层8上面形成。而且，使用公知的光刻技术，例如通过使用CHF3或CF4类的气体的干蚀刻，在绝缘层18上形成接触孔37、38、39。
在接触孔37、38、39上有选择地形成例如Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜40，形成漏极41、源极42及背栅极43。
在本实施方式中，如上所述，第二层外延层8与第一层外延层7相比形成为杂质浓度更高。由于该结构，对于从P型扩散层12与N型外延层8的PN结区域扩展的过渡层，扩展到N型外延层7、8一侧的过渡层从N型外延层8难于扩展。同样地，从P型分离区3与N型外延层7、8的PN结区域扩展的过渡层也从N型外延层8难于扩展。而且，通过由N型外延层8的杂质浓度调整上述过渡层的扩展，基区-分离区之间变得难以短路，可以提高NPN晶体管1的耐压特性。
另外，在本实施方式中，在LOCOS氧化膜15下方的外延层8上形成有N型扩散层14。N型扩散层14配置在作为基区使用的P型扩散层12与P型分离区3之间。通过配置N型扩散层14，P型扩散层12与P型分离区3之间的外延层8的杂质浓度进一步变高。由于该结构，对于从P型扩散层12与N型外延层8的PN结区域扩展的过渡层，扩展到N型外延层7、8一侧的过渡层从N型扩散层14及N型外延层8很难扩展。同样地，从P型分离区3与N型外延层7、8的PN结区域扩展的过渡层也从N型扩散层14及N型外延层8很难扩展。而且，通过N型扩散层14及N型外延层8的杂质浓度调整上述过渡层的扩展，基区-分离区之间变得难以短路，可以提高NPN晶体管1的耐压特性。而且，通过形成N型扩散层14，可以防止例如由于在LOCOS氧化膜15上形成的配线层的影响而引起的外延层8表面反转，以及基区-分离区之间的短路。
在图2中，横轴表示基区(P型扩散层12)与分离区3之间的间隔距离L1，纵轴表示NPN晶体管1的耐压特性。并且，实线表示第二层外延层8为高杂质浓度，并且形成有N型扩散层14的结构。虚线表示第二层外延层8为高杂质浓度，并且没有形成N型扩散层14的结构。点划线表示第二层外延层8为低杂质浓度，并且没有形成N型扩散层14的结构。另外，间隔距离L1是对NPN晶体管1的耐压特性给予影响的P型扩散层12与P型分离区3之间的距离。
如实线所示，间隔距离L1到1.0(μm)左右为止，间隔距离L1越大越提高NPN晶体管1的耐压特性。而间隔距离大于1.0(μm)左右之后，NPN晶体管1的耐压稳定在15.0(V)左右。即，在NPN晶体管1中，由于第二层外延层8形成为高杂质浓度、且形成N型扩散层14，间隔距离L1的影响就变小，可以稳定其耐压特性。
另一方面，如虚线所示，间隔距离L1到1.0(μm)左右为止，间隔距离L1越长就越提高NPN晶体管1的耐压特性。进而，间隔距离大于1.0(μm)左右之后，NPN晶体管1的耐压稳定在18.0(V)左右。即，在NPN晶体管1中，由于第二层外延层8为高杂质浓度，可以稳定其耐压特性。但是，与实线所表示的结构相比，间隔距离L1到1.0(μm)左右为止，容易受间隔距离L1的影响。因此可知在间隔距离L1到1.0(μm)左右为止，通过配置N型扩散层14，可以稳定NPN晶体管1的耐压特性。
另外，如点划线所示，第二层外延层8形成为低杂质浓度且在N型扩散层14没有形成的情况下，间隔距离L1越长就越提高NPN晶体管1的耐压特性。但是，可知与实线或虚线的情况相比，NPN晶体管1的耐压特性不稳定。
而且，在本实施方式中，分离区3、4、5与从第一层外延层7表面扩散的P型埋入扩散层44、45、46和从第二层外延层8表面扩散的P型扩散层47、48、49连结而形成。并且，P型埋入扩散层44、45、46与基板6连结。
在这里，虽然根据NPN晶体管1的耐压特性而不同，但对于外延层7、8的膜厚度合计为例如2.1(μm)左右的情况进行说明。第一层外延层7的厚度为0.6(μm)左右，第二层外延层8的厚度为1.5(μm)左右。在这种情况下，P型埋入扩散层44、45、46向外延层7一侧爬升0.6(μm)左右。而且，P型埋入扩散层44、45、46的横向扩散宽度W1、W2、W3为0.48(μm)左右。这是因为，虽然根据外延层的结晶状态等也不同，但扩散层的横向扩散宽度相对扩散层的爬升幅度(或下降幅度)为大约0.8倍左右。
另一方面，正如利用图9所作的说明，在以往的结构中，假设在基板62上堆积膜厚度为2.1(μm)的一层外延层63的情况。在这种情况下，为了从基板62表面扩散P型埋入扩散层64、65，P型埋入扩散层64、65向外延层63一侧爬升1.2(μm)左右。而且，与上述的情况相同，P型埋入扩散层64、65的横向扩散宽度W4、W5为0.96(μm)左右。
即，如图1所示的P型埋入扩散层44、45、46由于从第一层外延层7表面在上下方向(深度方向)扩散，其扩散宽度被抑制，横向扩散宽度W1、W2、W3可以变窄。而且，与以往的结构相同，对应于NPN晶体管1的耐压特性，P型扩散层12与P型分离区3的间隔距离L1，需要一定的宽度。但是，由于P型埋入扩散层44、45、46的横向扩散宽度W1、W2、W3变窄，可以缩小NPN晶体管1的设备尺寸。
进一步，如利用图2所述，通过形成N型扩散层14并使N型外延层8为高杂质浓度，可以既维持耐压特性且缩短间隔距离L1，也就可以缩小NPN晶体管1的设备尺寸。
另外，在本实施方式中，N型扩散层14的配置区域对应于NPN晶体管1的耐压特性可以进行各种设计变更。例如，在P型扩散层12与P型分离区3、4之间配置有N型扩散层11的区域，没有必要一定配置N型扩散层14。另外，通过P型扩散层12与P型分离区3、4的间隔距离L1而确保了所希望的耐压特性的区域，也没有必要一定配置N型扩散层14。即，P型扩散层12与P型分离区3、4之间为不形成N型扩散层11的区域，在P型扩散层12与P型分离区3、4的间隔距离L1短的区域，至少可以配置N型扩散层14。
另外，在本实施方式中，对于在基板6上形成两层的外延层7、8的情况进行说明，但并不限定于该情况。例如，即使是在基板上层叠三层以上的多层外延层的情况，通过在基区与分离区之间形成N型扩散层，可以得到同样的效果。另外，通过把形成基区的N型外延层设为高杂质浓度，也可以得到同样的效果。
另外，如图1所示，虚线表示的是基板6与第一层外延层7的分界区域。如上所示，基板6含有P型杂质，从基板6爬升的P型扩散区域形成在外延层7上。根据该结构，由于P型埋入扩散层44、45、46与上述P型扩散区域连结，进一步抑制P型埋入扩散层44、45、46的横向扩散宽度W1、W2、W3。而且，也可以进一步缩小NPN晶体管1的设备尺寸。
另外，在本实施方式中，对于从所述第一层外延层7表面扩散P型埋入扩散层44、45、46；从所述第二层外延层8表面扩散P型埋入扩散层47、48、49而形成分离区3、4、5的情况进行了说明，但并不限定于此情况。例如，也可以是进一步从基板6表面形成P型埋入扩散层并且通过P型埋入扩散层44、45、46与P型扩散层47、48、49形成分离区3、4、5。在该情况下，P型埋入扩散层44、45、46的横向扩散宽度W1、W2、W3可以进一步缩短。
接着，参照图3～图8对于本发明的一种实施方式的半导体装置的制造方法进行详细说明。图3～图8是用于说明本实施方式的半导体装置的制造方法的剖面图。
首先，如图3所示，准备P型单晶硅基板6。在基板6上形成氧化硅膜50，有选择地除去氧化硅膜50以使N型埋入扩散层9、26的形成区域上形成开口部。而且，把氧化硅膜50作为掩模使用，在基板6的表面上利用旋转涂敷法涂敷N型杂质例如含有锑(Sb)的浆液(液体ソ一ス)51。然后，热扩散锑(Sb)，形成N型埋入扩散层9、26之后，除去氧化硅膜50及浆液51。
接着，如图4所示，在气相外延层生长装置的基座上配置基板6，在基板6上形成N型外延层7。这时，将外延层7形成为例如膜厚度为0.6～1.0(μm)左右、电阻率为1.25(Ω·cm)左右。通过该外延层7的形成工序中的热处理，所述N型埋入扩散层9、26被热扩散。进而，在外延层7上形成氧化硅膜52，将在后述的N型埋入扩散层10的形成区域上具有开口部的光致抗蚀剂(未图示)作为掩模、例如利用离子注入法形成N型埋入扩散层10。另外，也可以省略该N型埋入扩散层10的形成工序。
在这里，气相外延层生长装置主要由气体供给***、反应炉、排气***、控制***构成。在本实施方式中，通过使用叶片型(枚葉型)的反应炉，可以增长生产率、提高外延层膜厚度的均匀性。
接着，在氧化硅膜52上形成光致抗蚀剂53。进而，使用公知的光刻技术，在P型埋入扩散层44、45、46形成的区域上的光致抗蚀剂53上形成开口部。然后，从外延层7的表面，以加速电压180～200(keV)、导入量1.0×1012～1.0×1014(/cm2)离子注入P型杂质例如硼(B)。另外，在本实施方式中，离子注入的P型埋入扩散层44、45、46的杂质浓度峰值是从所述外延层7的表面大约0.2～0.3(μm)的深度位置。进一步说，该离子注入的杂质浓度峰值位置可以通过任意地变更离子注入的加速电压而任意调整，可以通过该峰值位置调整P型埋入扩散层44、45、46的形成位置。而且，对P型埋入扩散层44、45、46不进行热扩散，除去氧化硅膜52及光致抗蚀剂53。
接着，如图5所示，在气相外延层生长装置的基座上配置基板6，在N型外延层7上形成N型外延层8。这时，将外延层8形成为例如其膜厚度为1.0～1.5(μm)左右、电阻率为0.50(Ω·cm)，并使外延层7、8的合计膜厚度例如为2.0～2.1(μm)左右。通过该外延层8的形成工序中的热处理，所述P型埋入扩散层44、45、46被热扩散。
然后，在外延层8上形成氧化硅膜54，在氧化硅膜54上形成光致抗蚀剂55。利用公知的光刻技术，在形成N型的扩散层14、27的区域上的光致抗蚀剂55上形成开口部55。而且，从外延层8的表面，以加速电压70～90(keV)、注入量1.0×1011～1.0×1013(/cm2)离子注入N型杂质例如磷(P)。然后，除去光致抗蚀剂55、并进行热扩散，形成N型扩散层14、27之后，除去氧化硅膜54(参照图6)。
在这里，在本实施方式中，NPN晶体管1的N型扩散层14与P沟道型MOS晶体管2的N型扩散层27是通过相同的掩模、相同的离子注入工序形成。因此，不增加掩模的张数，就可以提高NPN晶体管1的耐压特性。
如图6所示，在外延层8的所希望的区域形成LOCOS氧化膜15、16、17、35、36。在外延层8上面形成作为栅极氧化膜34使用的氧化硅膜。进而，在氧化硅膜上形成光致抗蚀剂56。而且，使用公知的光刻技术，在形成P型扩散层47、48、49的区域上的光致抗蚀剂56上形成开口部。然后，从外延层8的表面，以加速电压150～170(keV)、注入量1.0×1012～1.0×1014(/cm2)离子注入P型杂质例如硼(B)。然后，除去光致抗蚀剂56、并进行热扩散，形成P型扩散层47、48、49，(参照图7)。
这时，形成外延层8之后，不进行用于扩散P型埋入扩散层44、45、46的热扩散工序，形成P型扩散层47、48、49。该制造方法通过调整外延层7的膜厚度，可以省略以往的制造方法中所必须的用于扩散P型埋入扩散层44、45、46的热扩散工序。根据该制造方法，与以往的制造方法相比，对于P型埋入扩散层44、45、46可以省略上述一次热扩散工序。这样，可以使P型埋入扩散层44、45、46的横向扩散宽度W1、W2、W3(参照图1)变窄，可以缩小NPN晶体管1的设备尺寸。
另外，形成LOCOS氧化膜15、17、36之后，从LOCOS氧化膜15、17、36上离子注入硼(B)。根据该制造方法，由于离子注入相对分子水平大的硼(B)，可以防止从受到损害的外延层8的表面，由于LOCOS氧化膜15、17、36形成时的热量产生结晶缺陷。
接着，如图7所示，将在N型扩散层11的形成区域上具有开口部的光致抗蚀剂(未图示)作为掩模，例如利用离子注入法形成N型扩散层11。另外，对应于该N型扩散层11的形成深度，离子注入后，具有扩散工序也没关系。另外，将在P型扩散层12的形成区域上具有开口部的光致抗蚀剂(未图示)作为掩模，例如利用离子注入法形成P型扩散层12。然后，在栅极氧化膜34上，顺序形成例如多晶硅膜、钨硅化物膜，采用公知的光刻技术，形成栅极33。在作为栅极氧化膜34使用的氧化硅膜上形成光致抗蚀剂57。然后，采用公知的光刻技术，在形成P型扩散层29、30的区域上的光致抗蚀剂57上形成开口部。然后，从外延层8表面离子注入P型杂质例如硼(B)，形成P型扩散层29、30。这时，由于利用LOCOS氧化膜17、35及栅极33作为掩模，可以位置精度高地形成P型扩散层29、30。然后，除去光致抗蚀剂57。
接着，如图8所示，使用公知的光刻技术，形成P型扩散层31、32之后，形成N型扩散层13、28。
然后，在外延层8上作为绝缘层18堆积例如NSG膜及BPSG膜等。然后，使用公知的光刻技术，通过使用例如CHF3或CF4类的气体的干蚀刻，在绝缘层18上形成接触孔19、20、21、37、38、39。在接触孔19、20、21、37、38、39上有选择地形成例如Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成发射极23、基极24、集电极25、漏极41、源极42及背栅极43。
另外，在本实施方式中，对从第一层外延层7表面扩散P型埋入扩散层44、45、46、从第二层外延层8表面扩散P型扩散层47、48、49而形成分离区3、4、5的情况进行了说明，但并不限定于此情况。例如，从基板6表面进一步形成P型埋入扩散层、并且通过P型埋入扩散层44、45、46与P型扩散层47、48、49形成分离区3、4、5的情况也可以。在该情况下，可以进一步使P型埋入扩散层44、45、46的横向扩散宽度W1、W2、W3变窄。
另外，在本实施方式中，对跨越基板6与第一层外延层7而形成N型埋入扩散层9、26的情况进行了说明，但并不限定于此情况。例如，在NPN晶体管1的形成区域，跨越第一层外延层7与第二层外延层8形成比N型埋入扩散层10更宽的N型埋入扩散层、使其与N型埋入扩散层9连结的情况也可以。在该情况下，可以降低NPN晶体管1的集电极电阻。另外，在不脱离本发明的主旨的范围，可以进行各种变更。

Claims (7)

1.一种半导体装置，其特征在于，具有：
一导电型的半导体基板；
逆导电型的第一外延层，其在所述半导体基板上形成；
逆导电型的第二外延层，其在所述第一外延层上形成；
一导电型的分离区，其把所述第一及第二外延层划分成多个元件形成区域；
逆导电型的埋入扩散层，其跨越所述半导体基板与所述第一外延层而形成；
逆导电型的第一扩散层，其在所述第二外延层上形成、作为集电区使用；
一导电型的第一扩散层，其在所述第二外延层上形成、作为基区使用；
逆导电型的第二扩散层，其在所述一导电型的第一扩散层上形成、作为发射区使用，
在所述第二外延层上，在所述分离区与所述一导电型的第一扩散层之间形成逆导电型的第三扩散层，
所述第二外延层与所述第一外延层相比杂质浓度是高浓度。
2.如权利要求1所述的半导体装置，其特征在于，所述一导电型的第一扩散层是由所述逆导电型的第一扩散层与所述逆导电型的第三扩散层包围。
3.如权利要求1所述的半导体装置，其特征在于，具有：
一导电型的埋入扩散层，其构成所述分离区、从所述第一外延层表面形成、与所述半导体基板连结；
一导电型的第二扩散层，其构成所述分离区、从所述第二外延层表面形成、与所述一导电型的埋入扩散层连结。
4.一种半导体装置的制造方法，其特征在于，具有：
逆导电型的第一外延层的形成工序：准备一导电型半导体基板，在所述半导体基板上形成逆导电型的第一埋入扩散层及逆导电型的第二埋入扩散层之后，在所述半导体基板上形成逆导电型的第一外延层；
一导电型的埋入扩散层的形成工序：在所述第一外延层的所希望的区域中离子注入一导电型的杂质之后，在所述第一外延层上形成逆导电型的第二外延层，跨越第一及第二外延层而形成一导电型的埋入扩散层；
逆导电型的第一扩散层的形成工序：在所述第二外延层上形成逆导电型的第一扩散层作为集电区使用；
一导电型的第一扩散层的形成工序：在所述第二外延层上形成一导电型的第一扩散层作为基区使用；
逆导电型的第二扩散层的形成工序：在所述一导电型第一扩散层上形成逆导电型的第二扩散层作为发射区使用；
一导电型的第二扩散层的形成工序：在所述第二外延层上形成与所述一导电型的埋入扩散层连结的一导电型的第二扩散层；
逆导电型的第三扩散层、逆导电型的第四扩散层的形成工序：通过相同的离子注入工序、在所述第二外延层上形成配置在所述一导电型的第一扩散层与所述一导电型的第二扩散层之间的逆导电型的第三扩散层及作为背栅极区使用的逆导电型的第四扩散层；
一导电型的第三扩散层、一导电型的第四扩散层的形成工序：在所述逆导电型的第四扩散层上形成作为源极区使用的一导电型的第三扩散层及作为漏极区使用的一导电型的第四扩散层。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，形成所述第二外延层使所述第二外延层的杂质浓度与所述第一外延层的杂质浓度相比是高浓度。
6.如权利要求4或5所述的半导体装置的制造方法，其特征在于，在形成所述第二外延层之后，不进行用于扩散所述一导电型的埋入扩散层的热扩散工序，而进行用于形成所述一导电型的第二扩散层的离子注入工序。
7.如权利要求4或5所述的半导体装置的制造方法，其特征在于，在所述第二外延层上形成LOCOS氧化膜后，从所述LOCOS氧化膜上离子注入形成所述一导电型的第二扩散层的一导电型杂物。
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