JP2004128138A - 接合型fetおよびその製造方法 - Google Patents
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Abstract
【解決手段】ゲート領域を低濃度にし、ゲート領域形成と同一工程で、ウェル領域と絶縁分離領域の界面に一導電型不純物拡散領域を形成する。一導電型不純物拡散領域は絶縁分離領域よりも低濃度であるので、この部分ではPN接合の不純物濃度差が小さくできる。つまり不純物濃度差の大きいPN接合面積が低減できるので、リーク電流を低減することができる。また、ソース、ドレイン領域を深く形成することにより内部抵抗を低減できる。これによりノイズ特性が向上する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は接合型FETおよびその製造方法に係り、特にノイズ特性を向上できる接合型FETおよびその製造方法に関する。
【0002】
【従来の技術】
従来の接合型FETは、例えばP型半導体基板にN型ウェル領域を設け、N型ウェル領域にN+型ソース領域およびドレイン領域を設け、ソース領域およびドレイン領域間にゲート電極を形成している(例えば特許文献1参照。)。
【0003】
図8(A)は従来の接合型FETを示す平面図であり、図8(B)は図8(A)のB−B線の断面図である。
【0004】
P型基板21上に膜厚3μm程度のP型エピタキシャル層22を成長させた後、N型エピタキシャル層を形成して、P型基板21に達するP+型絶縁分離領域23を形成して接合型FETを形成するN型ウェル領域24を区画し取り囲む。
【0005】
ウェル領域24の表面から内部にN+型ソース領域25およびN+型ドレイン領域26が形成され、ソース電極29およびドレイン電極30が絶縁膜40に設けられたコンタクト孔を通してソース領域25およびドレイン領域26にそれぞれ接続形成されている。また、ソース領域25とドレイン領域26の間にゲート電極31に接続するゲート領域27が表面から内部に形成されている。
【0006】
ソースおよびドレイン領域25、26はこの接合型FETの要求される耐圧(例えば10V)を満たすように、P+型絶縁絶縁分離領域23、P+型ゲート領域27およびP型基板21からのそれぞれの距離が決められている。
【0007】
ソース領域25とドレイン領域26とを分離するように両者間に形成されたゲート領域27の深さは、この接合型FETの性能を左右する重要なファクターであり、深くすればN型ウェル領域24に形成されるチャネル領域の幅が狭くなり、IDSS(ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流)は小さくなり、VGS(off)(接合型FETをオフするのに必要なゲート電圧)は小さくなる。
【0008】
図9を参照して、従来の接合型FETの製造方法を説明する。
【0009】
第1工程:まず、P型基板21にP型エピタキシャル層22とN型エピタキシャル層を積層し、P+型絶縁分離領域23によりN型ウェル領域4を分離形成する(図9(A))。
【0010】
第2工程:ゲート領域27形成のために酸化膜40の所定の位置を開口し、P+型不純物を注入・拡散する。この不純物濃度は1016オーダーであり、ゲート領域27深さによりVpをコントロールする(図9(B))。
【0011】
第3工程:ソース領域25およびドレイン領域26となる所定の位置の酸化膜40を開口して、N+型不純物(例えばP)を注入・拡散してソース領域25およびドレイン領域26を形成する(図9(C))。
【0012】
第4工程:ソース領域25およびドレイン領域26にコンタクトするソース電極29およびドレイン電極30を形成し、裏面にゲート領域27と接続するゲート電極31を形成する(図9(D))。
【0013】
【特許文献1】
特開平08−227900号公報 (第2頁 第6図)
【0014】
【発明が解決しようとする課題】
例えばセンサ用に採用される接合型FETでは、ノイズ特性が重要である。ノイズ特性の改善にはリーク電流の低減や、動作部の内部抵抗の低減が必要であるが、接合型FETでは、動作領域となるNウェル領域24と、周囲のP型領域で形成されるPN接合部分のリーク電流の発生が避けられない。特に、図8の構造においては、各ウェル領域24に設けられるゲート領域27は絶縁分離領域23を介して基板裏面のゲート電極31と接続する。つまり、装置の入力抵抗を低くするため、このP型基板21、P型エピタキシャル層22および絶縁分離領域23は不純物濃度が高濃度になっている。つまり、N型ウェル領域24との濃度差が大きいため、リーク電流も大きくなってしまう。例えばN型ウェル領域24の不純物濃度を高くするとリーク電流の低減は抑えられるが、電流経路となるウェル領域の特性が変動してしまう。
【0015】
このように従来では、リーク電流および動作部の内部抵抗により、特に、接合型FETをセンサにセットした場合、そのノイズ特性が劣化する問題があった。
【0016】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第1に、一導電型の半導体層と、該半導体層に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられた一導電型のゲート領域とを具備する接合型FETにおいて、前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることにより、解決するものである。
【0017】
第2に、一導電型の半導体基板と、該基板上に設けられた一導電型エエピタキシャル層と、該エピタキシャル層上に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられ一導電型のゲート領域と、前記ソース領域およびドレイン領域とコンタクトするソース電極およびドレイン電極と、前記半導体基板に設けられ前記ゲート領域と接続するゲート電極とを具備する接合型FETにおいて、前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることにより、解決するものである。
【0018】
また、前記ゲート領域と前記一導電型不純物拡散領域は、同一不純物濃度であり、ほぼ同一の深さに設けられることを特徴とするものである。
【0019】
また、前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低いことを特徴とするものである。
【0020】
また、前記ゲート領域と前記ウェル領域の不純物濃度は、同程度に設けることを特徴とするものである。
【0021】
また、前記ソースおよびドレイン領域を所定の耐圧が確保できる限界まで深く設けることを特徴とするものである。
【0022】
また、前記ソースおよびドレイン領域は、第1の逆導電型不純物を深く拡散した領域の表面に第2の逆導電型不純物を拡散してなることを特徴とするものである。
【0023】
第3に、一導電型半導体層に一導電型絶縁分離領域で分離された逆導電型のウェル領域を形成する工程と、前記ウェル領域に逆導電型のソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型のゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程とを具備することにより、解決するものである。
【0024】
第4に、一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とを具備することにより、解決するものである。
【0025】
また、前記ゲート領域および一導電型不純物拡散領域は、同一濃度の不純物を注入し、同一の拡散条件で形成されることを特徴とするものである。
【0026】
また、前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低く形成することを特徴とするものである。
【0027】
また、前記ソース領域及びドレイン領域は前記ゲート領域の形成工程より前に形成されることを特徴とするものである。
【0028】
また、前記ソース領域及びドレイン領域は、第1の逆導電型不純物を所定の耐圧が確保できる限界の深さまで拡散し、更に表面に第2の逆導電型不純物を拡散して形成することを特徴とするものである。
【0029】
【発明の実施の形態】
本発明による接合型FETを、図1から図7を用いて詳細に説明する。
【0030】
図1(A)は、接合型FETの平面図であり、図1(B)は図1(A)のA−A線断面図である。
【0031】
このように、本発明の接合型FETは、半導体基板1と、エピタキシャル層2と、絶縁分離領域3と、ウェル領域4と、ソース領域5と、ドレイン領域6と、ゲート領域7と、一導電型不純物拡散領域8と、ソース電極9と、ドレイン電極10と、ゲート電極11とから構成される。
【0032】
半導体基板1は、P型基板であり、その上にP型エピタキシャル層2が積層される。ウェル領域4は、P型エピタキシャル層に積層したN型エピタキシャル層を、絶縁分離領域3にて分離した領域であり、基板上に複数設けられる。
【0033】
絶縁分離領域3は、高濃度のP+型領域であり、N型エピタキシャル層を貫通しP型エピタキシャル層2まで到達させることにより、N型ウェル領域4を分離形成する。
【0034】
ソース領域5は、ウェル領域4にN+型不純物を注入・拡散して形成した領域である。ソース領域5は、この接合型FETの要求される耐圧(例えば10V)を満たすように、絶縁分離領域3、ゲート領域7からのそれぞれの距離が決められており、従来のソース領域25よりも深く設ける。この深さは、耐圧を確保できる限界の深さであり、例えば、2.0μm程度である。
【0035】
ドレイン領域6は、ウェル領域4にN+型不純物を注入・拡散して形成した領域である。ドレイン領域6は、この接合型FETの要求される耐圧(例えば10V)を満たすように、絶縁分離領域3、ゲート領域7からのそれぞれの距離が決められており、従来のドレイン領域26よりも深く設ける。この深さは、耐圧を確保できる限界の深さであり、例えば、2.0μm程度である。
【0036】
ソース領域5とドレイン領域6を深く設けることにより、ウェル層4(動作領域)の抵抗を低減できる。すなわち動作部の内部抵抗を低減できるので、ノイズ特性の向上に寄与できる。
【0037】
また、ソース領域5およびドレイン領域6を形成する不純物は例えば第1のN+型不純物であるP(リン)と第2のN+型不純物であるAs(ヒ素)である。第1のN+型不純物(P)の注入・拡散によりして所定の耐圧が確保できる限界の深さ(例えば2.0μm程度)に設け、第2のN+型不純物(As)をその表面から例えば0.1μm程度の深さにに注入・拡散して表面の不純物濃度を高くする。これにより、ソース電極9およびドレイン電極10となる金属層と、ソース領域5およびドレイン領域6とが形成するオーミック接合の抵抗を低減することができる。
【0038】
ゲート領域7は、ウェル領域4のソース領域5とドレイン領域6間に設けられたP+型不純物拡散領域である。ゲート領域7の不純物濃度は、従来より低濃度とし、ウェル領域4とほぼ同程度に設ける。具体的には、4×1014cm−3から1×1015cm―3程度が好適である。これにより後述するが、IGSSの電圧依存性を安定化することができる。すなわち、電圧が高い領域でもリーク電流を抑制でき、ノイズ特性が向上する。
【0039】
また、ゲート領域7の深さは、この接合型FETの性能を左右する重要なファクターであり、深くすればチャネル領域となるウェル領域4底部までの幅が狭くなり、IDSS(ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流)は小さくなり、VGS(off)(接合型FETをオフするのに必要なゲート電圧)は小さくなる。
【0040】
一導電型不純物拡散領域8は、絶縁分離領域3とウェル領域4の界面に設けられたP+型不純物拡散領域である。ゲート領域7と同濃度のP+型不純物領域であり、絶縁分離領域3よりも不純物濃度が1桁低い。不純物濃度差の大きいPN接合となるウェル領域4と絶縁分離領域3の界面に不純物濃度の低い一導電型不純物拡散領域8を設けることにより、濃度差の大きいPN接合面積がこの一導電型不純物拡散領域8の分だけ低減できるので、リーク電流が抑制できる。一導電型不純物拡散領域8の一部はウェル領域4と重畳するか当接するように形成する。
【0041】
ソース電極9およびドレイン電極10は、それぞれソース領域5およびドレイン領域6にコンタクトして基板表面に設けられ、ゲート電極11は基板裏面に設けられ、ゲート領域7と絶縁分離領域3を介して接続する。
【0042】
本発明の第1の特徴は、ゲート領域7の不純物濃度を低減することにある。これにより、図2の如く、リーク電流を低減できる。
【0043】
図2は、ゲート領域7の不純物ドーズ量と、IGSS(リーク電流)の関係を示す特性図である。
【0044】
まず、図2(A)は、ゲート領域7形成時の不純物ドーズ量によるIGSS−VGS依存性を示す図である。破線が従来構造の特性であり、ゲート領域27のドーズ量は1016オーダーである。一方、本発明の実施形態においては、ドーズ量が1×1014cm−3(丸)と4×1014cm−3(四角)について測定したものである。このように、破線で示す従来構造と比較して、ゲート領域7の不純物濃度の低い本実施形態の構造によればIGSS、すなわちリーク電流を低減することができる。特に、初期リーク電流は、不純物濃度によらず、従来と比較して低減している。
【0045】
また、図2(B)は、IGSS−ゲート領域7の不純物ドーズ量相関図であり、ゲート領域7形成の不純物濃度を変化させ、それぞれ複数回IGSSを測定した上限(四角)と下限(丸)をプロットしたものである。
【0046】
ゲート領域7の不純物濃度は、高すぎるとリーク電流の増加となる。また低濃度にしすぎてもウェル領域4との濃度差が大きくなってしまい、やはりリーク電流を大きくする原因となる。これは、図2(B)のドーズ量が低い場合にIGSSが増加していることからも明らかである。すなわち、ゲート領域7は、従来の不純物濃度よりも低く、かつ、Nウェル領域4との濃度差が大きくならない、4×1014cm−3から1×1015cm―3程度の濃度が好適である。
【0047】
このように、ゲート領域7の不純物濃度を低く、Nウェル領域4と同程度にすることにより、IGSSの電圧依存性を安定化し、従来と比較してリーク電流を低減することができる。
【0048】
ゲート領域7の不純物濃度を従来よりも低減すると、ゲート抵抗は従来より高くなるが、ノイズ特性の改善にはゲート抵抗はほとんど影響せず、問題はない。
【0049】
第2の特徴は、ウェル領域4と絶縁分離領域3の界面に設けた一導電型高濃度不純物拡散領域8にある。ゲート領域7と同濃度で、絶縁分離領域3よりも充分不純物濃度が低い一導電型高濃度不純物拡散領域8を界面に設けることにより、濃度差の大きいPN接合となる絶縁分離領域3とウェル領域4のPN接合面積がこの一導電型不純物拡散領域8の分だけ低減できるので、リーク電流が抑制できる。
【0050】
第3の特徴は、ソース領域5およびドレイン領域6をそれぞれ耐圧を確保できる限界まで深く設けることにある。これにより、動作部の内部抵抗が低減するので、この点からもノイズ特性が向上する。
【0051】
第4に、ソース領域5およびドレイン領域6は、第1のN+型不純物(P)による深い拡散領域の表面に第2のN+型不純物(As)の拡散領域を設けて、表面を高濃度化することにある。これにより、動作部の内部抵抗を低減し、且つ、ソース電極9およびドレイン電極10とのオーミック接合の抵抗を低減することができる。
【0052】
図3は、従来構造と本発明の実施形態によるノイズ特性の比較を示す。尚、この図は接合型FETをセンサ用としてセットした場合の特性であり、図3(A)はf=0〜100KHzのノイズを示し、図3(B)はf=0〜10KHzまでの拡大図である。また、破線が従来品の特性であり、実線が本発明のゲート領域7のドーズ量1×1015cm−3の場合の特性である。上記の如く、本発明の実施形態によれば、リーク電流の低減と、内部抵抗の低減を実現できるので、図3の如くノイズ特性を改善することができる。
【0053】
次に、図4から図7に、本発明の接合型FETの製造方法を説明する。
【0054】
本発明の接合型FETの製造方法は、一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とから構成される。
【0055】
本発明の第1の工程は、図4に示す如く、一導電型半導体基板1上に一導電型エピタキシャル層2と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層2まで達する一導電型絶縁分離領域3を形成して逆導電型のウェル領域4を形成することにある。
【0056】
P型半導体基板1にP型エピタキシャル層2と、N型エピタキシャル層を積層する。絶縁分離領域3を形成するため、全面に形成された酸化膜20の所定の位置を開口して、高濃度(程度)のP+型不純物を注入・拡散し、P型エピタキシャル層2まで達する高濃度P+型不純物領域からなる絶縁分離領域3を形成する。これによりN型エピタキシャル層は分離され、N型ウェル領域4が形成される。
【0057】
本発明の第2の工程は、図5に示す如く、前記ウェル領域4に高濃度の逆導電型不純物を拡散してソース領域5およびドレイン領域6を形成することにある。
【0058】
本工程は、本発明の第1の特徴となる工程である。まず、全面に再度酸化膜20を形成し、ソース領域5およびドレイン領域6を形成する所定の位置を開口して、P+型不純物をイオン注入する。次に熱処理により拡散し、従来より深く、耐圧を確保できる限界の深さ(例えば2.0μm程度)のソース領域5およびドレイン領域6を形成する。
【0059】
ソース領域5およびドレイン領域6を深くすることにより、ウェル領域4(動作領域)の抵抗を低減することができ、ノイズ特性を向上することができる。
【0060】
ここで、まず第1のN+型不純物(例えばP)を注入・拡散して所定の深さ、例えば2.0μm程度に形成し、さらにその表面から0.1μm程度の深さに第2のN+型不純物(例えばAs)を注入・拡散して表面の不純物濃度を高くする。これにより、後の工程でソース電極9およびドレイン電極10となる金属層と、ソース領域5およびドレイン領域6とのオーミック接合の抵抗を低減することができる。
【0061】
また、第1のN+型不純物としてPを、第2のN+型不純物としてAsを用いて、両不純物を注入後、同時に拡散しても良い。Asは原子サイズが大きくSi中の拡散が進まないため、同様に表面の高濃度化がはかれる。
【0062】
ゲート領域7はその深さがFETの特性を決める要因となるが、ゲート領域7形成前にソースおよびドレイン領域5、6を形成することでゲート深さを考慮せずに深いソース領域5およびドレイン領域6が形成できる。これにより、深いソース領域5およびドレイン領域6が電流経路の一部となるため、動作部の内部抵抗を低減し、リーク電流を抑制することができる。
【0063】
本発明の第3の工程は、図6に示す如く、前記ソース領域5およびドレイン領域6間の前記ウェル領域4に一導電型不純物を拡散してゲート領域7を形成し、同時に前記絶縁分離領域3と前記ウェル領域4界面に一導電型不純物拡散領域8を形成することにある。
【0064】
本工程は、本発明の第2の特徴となる工程である。再度全面に酸化膜20を形成し、ゲート領域7および一導電型不純物拡散領域8を形成する所定の位置の酸化膜20を開口する。ゲート領域7はソース領域5およびドレイン領域6の間で、両領域5、6から等距離に形成する。また、一導電型不純物拡散領域8は、絶縁分離領域3とウェル領域4の界面で、その一部がウェル領域4と重畳するか当接するように形成する。
【0065】
次に、ドーズ量が4×1014cm−3から1×1015cm―3程度のP+型不純物を注入・拡散してゲート領域7および一導電型不純物拡散領域8を同時に形成する。ゲート領域7を従来よりも低い不純物濃度で形成することにより、IGSSの電圧依存性を安定化することができる。すなわち、電圧が高い領域でもリーク電流を抑制でき、ノイズ特性が向上する。
【0066】
また、絶縁分離領域3の一部で、一導電型不純物拡散領域8がウェル領域4とPN接合を形成する。従来は高濃度のP型不純物領域である絶縁分離領域3とウェル領域4がPN接合を形成しており、不純物濃度の差が大きいためリーク電流も多くなっていたが、本発明によれば、一導電型不純物拡散領域8部分において、PN接合の不純物濃度差を従来より低減できる。つまり、不純物濃度差の大きいPN接合面積を低減できるので、リーク電流を抑制できる。
【0067】
ここで、ゲート領域7の深さにより、Vpをコントロールする。ゲート領域7を深くすればチャネル領域となるウェル領域4底部までの幅が狭くなり、IDSS(ドレイン電極−ソース電極間に一定電圧を印加したときにドレインに流れる電流)は小さくなり、VGS(off)(接合型FETをオフするのに必要なゲート電圧)は小さくなる。
【0068】
従来は、ゲート領域7形成後にソース領域5およびドレイン領域7を形成していたが、本実施形態ではゲート領域7形成後に拡散工程がない。つまり、深いソース領域5およびドレイン領域6を形成しても、その後のゲート領域7形成で所定のVpが得られるようにコントロールすればよく、特性が変動することはない。
【0069】
また、一導電型不純物拡散領域8は、ゲート領域7形成のパターンを変更するだけでよく、ゲート領域7と同時に形成できる。つまり、同一工程において、低濃度のゲート領域7と、PN接合の濃度差の小さくなる一導電型不純物拡散領域8を形成できるので、製造工程を増やさずに、リーク電流を低減することができる。
【0070】
本発明の第4の工程は、図7に示す如く、前記ソース領域5およびドレイン領域6にコンタクトするソース電極9及びドレイン電極10を形成し、前記基板裏面に前記ゲート領域7に接続するゲート電極11を形成することにある。
【0071】
基板表面の酸化膜20を開口して、ソース領域5およびドレイン領域6表面を露出し、Al等の金属を蒸着し、所定の電極構造にパターニングし、ソース電極9およびドレイン電極10を形成する。また、基板裏面には絶縁分離領域3を介してゲート領域7に接続するゲート電極11を形成する。
【0072】
【発明の効果】
本発明によれば、以下の効果が得られる。
【0073】
第1に、ゲート領域7の不純物濃度を低減することにより、リーク電流を低減し、ノイズ特性を向上させることができる。
【0074】
第2に、低濃度化したゲート領域7と同じ不純物濃度の一導電型不純物拡散領域8を、ウェル領域4と絶縁分離領域3の界面に設けることにより、その部分において、従来よりもPN接合の不純物濃度差を小さくできる。ウェル領域4と絶縁分離領域3とからなる不純物濃度差の大きいPN接合面積を低減できるため、リーク電流の抑制に寄与できる。
【0075】
第3に、ソース領域5およびドレイン領域6を耐圧を確保できる限界まで深くすることにより、動作部の内部抵抗を低減し、これによっても、リーク電流を低減することができる。
【0076】
第4に、ソース領域5およびドレイン領域6表面にAsの拡散領域を更に設け、表面の不純物濃度を高くすることにより、ソース電極9およびドレイン電極10となる金属層とソース領域5およびドレイン領域6とのオーミック接合の抵抗を低減することができる。
【0077】
第5に、一導電型不純物拡散領域8は、ゲート領域7形成のパターンを変更するだけでよく、ゲート領域7と同時に形成できるので、従来と比較して製造工程を増やさずに、リーク電流を低減する製造方法を提供できる。
【0078】
第6に、ゲート領域7形成前に、ソース領域5およびドレイン領域6を形成することで、ゲート領域7の深さを変動せずに深いソース領域5およびドレイン領域6が形成でき、Vp特性を変動させずに内部抵抗を低減できる。
【0079】
このように、リーク電流の低減と、動作部の内部抵抗を低減できるので、ノイズ特性を大幅に向上させることができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の(A)平面図、(B)断面図である。
【図2】本発明の半導体装置の特性図である。
【図3】本発明の半導体装置の特性図である。
【図4】本発明の半導体装置の製造方法を説明する断面図である。
【図5】本発明の半導体装置の製造方法を説明する断面図である。
【図6】本発明の半導体装置の製造方法を説明する断面図である。
【図7】本発明の半導体装置の製造方法を説明する断面図である。
【図8】従来の半導体装置の(A)平面図、(B)断面図である。
【図9】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
1 P+型半導体基板
2 P+型エピタキシャル層
3 絶縁分離領域
4 ウェル領域
5 ソース領域
6 ドレイン領域
7 ゲート領域
8 一導電型不純物拡散領域
9 ソース電極
10 ドレイン電極
11 ゲート電極
20 酸化膜
21 P+型半導体基板
22 P+型エピタキシャル層
23 絶縁分離領域
24 ウェル領域
25 ソース領域
26 ドレイン領域
27 ゲート領域
29 ソース電極
30 ドレイン電極
31 ゲート電極
40 酸化膜
Claims (13)
- 一導電型の半導体層と、該半導体層に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられた一導電型のゲート領域とを具備する接合型FETにおいて、
前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることを特徴とする接合型FET。 - 一導電型の半導体基板と、該基板上に設けられた一導電型エエピタキシャル層と、該エピタキシャル層上に設けられ一導電型絶縁分離領域で分離された逆導電型のウェル領域と、前記ウェル領域に設けられた逆導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域の間の前記ウェル領域に設けられ一導電型のゲート領域と、前記ソース領域およびドレイン領域とコンタクトするソース電極およびドレイン電極と、前記半導体基板に設けられ前記ゲート領域と接続するゲート電極とを具備する接合型FETにおいて、
前記絶縁分離領域および前記ウェル領域の界面に一導電型不純物拡散領域を設けることを特徴とする接合型FET。 - 前記ゲート領域と前記一導電型不純物拡散領域は、同一不純物濃度であり、ほぼ同一の深さに設けられることを特徴とする請求項1または請求項2に記載の接合型FET。
- 前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低いことを特徴とする請求項1または請求項2に記載の接合型FET。
- 前記ゲート領域と前記ウェル領域の不純物濃度は、同程度に設けることを特徴とする請求項1または請求項2に記載の接合型FET。
- 前記ソースおよびドレイン領域を所定の耐圧が確保できる限界まで深く設けることを特徴とする請求項1または請求項2に記載の接合型FET。
- 前記ソースおよびドレイン領域は、第1の逆導電型不純物を深く拡散した領域の表面に第2の逆導電型不純物を拡散してなることを特徴とする請求項1または請求項2に記載の接合型FET。
- 一導電型半導体層に一導電型絶縁分離領域で分離された逆導電型のウェル領域を形成する工程と、
前記ウェル領域に逆導電型のソース領域およびドレイン領域を形成する工程と、
前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型のゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程とを具備することを特徴とする接合型FETの製造方法。 - 一導電型半導体基板上に一導電型エピタキシャル層と逆導電型エピタキシャル層を積層し、前記一導電型エピタキシャル層まで達する一導電型絶縁分離領域を形成して逆導電型のウェル領域を形成する工程と、
前記ウェル領域に高濃度の逆導電型不純物を拡散してソース領域およびドレイン領域を形成する工程と、
前記ウェル領域の前記ソース領域およびドレイン領域の間に一導電型不純物を拡散してゲート領域を形成し、同時に前記絶縁分離領域と前記ウェル領域界面に一導電型不純物拡散領域を形成する工程と、
前記ソース領域およびドレイン領域にコンタクトするソース電極及びドレイン電極を形成し、前記基板裏面に前記ゲート領域に接続するゲート電極を形成する工程とを具備することを特徴とする接合型FETの製造方法。 - 前記ゲート領域および一導電型不純物拡散領域は、同一濃度の不純物を注入し、同一の拡散条件で形成されることを特徴とする請求項8または請求項9に記載の接合型FETの製造方法。
- 前記一導電型不純物拡散領域の不純物濃度は、前記絶縁分離領域の不純物濃度よりも低く形成することを特徴とする請求項8または請求項9に記載の接合型FETの製造方法。
- 前記ソース領域及びドレイン領域は前記ゲート領域の形成工程より前に形成されることを特徴とする請求項8または請求項9に記載の接合型FETの製造方法。
- 前記ソース領域及びドレイン領域は、第1の逆導電型不純物を所定の耐圧が確保できる限界の深さまで拡散し、更に表面に第2の逆導電型不純物を拡散して形成することを特徴とする請求項8または請求項9に記載の接合型FETの製造方法。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50161157A (ja) * | 1974-06-17 | 1975-12-26 | ||
JPS6484733A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Semiconductor device |
JPH0244335U (ja) * | 1988-09-21 | 1990-03-27 | ||
JPH05136121A (ja) * | 1991-11-11 | 1993-06-01 | Fuji Electric Co Ltd | 半導体集積回路装置 |
JPH07288278A (ja) * | 1994-04-18 | 1995-10-31 | Rohm Co Ltd | 半導体装置およびその製法 |
JPH08227900A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置 |
JPH09306925A (ja) * | 1996-05-16 | 1997-11-28 | Murata Mfg Co Ltd | 接合型電界効果トランジスタ |
-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50161157A (ja) * | 1974-06-17 | 1975-12-26 | ||
JPS6484733A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Semiconductor device |
JPH0244335U (ja) * | 1988-09-21 | 1990-03-27 | ||
JPH05136121A (ja) * | 1991-11-11 | 1993-06-01 | Fuji Electric Co Ltd | 半導体集積回路装置 |
JPH07288278A (ja) * | 1994-04-18 | 1995-10-31 | Rohm Co Ltd | 半導体装置およびその製法 |
JPH08227900A (ja) * | 1995-02-21 | 1996-09-03 | Nec Corp | 半導体装置 |
JPH09306925A (ja) * | 1996-05-16 | 1997-11-28 | Murata Mfg Co Ltd | 接合型電界効果トランジスタ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012174943A (ja) * | 2011-02-23 | 2012-09-10 | Sony Corp | 電界効果トランジスタ、半導体スイッチ回路、および通信機器 |
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