JP5261642B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、耐圧特性を維持しつつ、分離領域の形成領域及びデバイスサイズを縮小する半導体装置及びその製造方法に関する。

従来の半導体装置の一実施例として、下記のＮＰＮトランジスタ１４１の構造が知られている。図１５に示す如く、Ｐ型の半導体基板１４２上には、Ｎ型のエピタキシャル層１４３が形成される。エピタキシャル層１４３には、基板１４２表面から上下方向（深さ方向）に拡散するＰ型の埋込拡散層１４４、１４５とエピタキシャル層１４３表面から拡散するＰ型の拡散層１４６、１４７とが形成される。そして、エピタキシャル層１４３は、Ｐ型の埋込拡散層１４４、１４５とＰ型の拡散層１４６、１４７とが連結してなる分離領域１４８、１４９により、複数の素子形成領域に区分される。素子形成領域の１つには、例えば、ＮＰＮトランジスタ１４１が形成される。ＮＰＮトランジスタ１４１は、主に、コレクタ領域として用いられるＮ型の埋込拡散層１５０、ベース領域として用いられるＰ型の拡散層１５１及びエミッタ領域として用いられるＮ型の拡散層１５２から形成される。また、分離領域１４８、１４９を構成するＰ型の埋込拡散層１４４、１４５は、基板１４２を、例えば、１０５０（℃）の窒素雰囲気中に１時間程度置き、専用の熱処理を行うことで、拡散される。一方、分離領域１４８、１４９を構成するＰ型の拡散層１４６、１４７は、基板１４２を、例えば、１０００（℃）の窒素雰囲気中に２時間程度置き、専用の熱処理を行うことで、拡散される。この熱拡散工程により、Ｐ型の埋込拡散層１４４、１４５とＰ型の拡散層１４６、１４７とは連結し、分離領域１４８、１４９が形成される（例えば、特許文献１参照。）。
特開平９−２８３６４６号公報（第３−４、６頁、第１、５−７図）

上述したように、従来の半導体装置では、エピタキシャル層１４３の膜厚は、ＮＰＮトランジスタ１４１等の耐圧が考慮され決められる。例えば、パワー用の半導体素子と制御用の半導体素子とが、同一の半導体基板１４２にモノリシックに形成される場合には、パワー用半導体素子の耐圧特性に応じて、エピタキシャル層１４３の膜厚が決められる。そして、分離領域１４８、１４９を構成するＰ型の埋込拡散層１４４、１４５は、基板１４２表面からエピタキシャル層１４３へと這い上がっている。一方、分離領域１４８、１４９を構成するＰ型の拡散層１４６、１４７は、エピタキシャル層１４３表面から這い下がっている。この構造により、Ｐ型の埋込拡散層１４４、１４５は、その這い上がり幅に応じて、その横方向拡散幅Ｗ１５、Ｗ１６も広がってしまう。その結果、分離領域１４８、１４９の形成領域が縮小され難いという問題がある。

また、従来の半導体装置では、半導体基板１４２上にエピタキシャル層１４３が形成されている。分離領域１４８、１４９により区画されたエピタキシャル層１４３にはＮＰＮトランジスタ１４１が形成されている。そして、エピタキシャル層１４３はＮ型の低不純物濃度領域である。この構造により、Ｐ型の埋込拡散層１４４やＰ型の拡散層１５１の形成領域がずれることで、両拡散層１４４、１５１間の離間距離Ｌ５が短くなり、空乏層が広がる領域が狭くなる。そして、ＮＰＮトランジスタ１４１では、ベース領域−分離領域間がショートし易くなり、所望の耐圧特性が得難いという問題がある。また、離間距離Ｌ５のばらつきにより、ＮＰＮトランジスタ１４１の耐圧特性が安定しないという問題がある。

また、従来の半導体装置では、ＮＰＮトランジスタ１４１の所望の耐圧を実現するためには、Ｐ型の拡散層１５１と分離領域１４８のＰ型の埋込拡散層１４４との離間距離Ｌ５が一定の距離以上であることが必要となる。同様に、Ｐ型の拡散層１５１と分離領域１４８のＰ型の拡散層１４６との離間距離Ｌ６が一定の距離以上であることが必要となる。しかしながら、分離領域１４８を構成するＰ型の埋込拡散層１４４及びＰ型の拡散層１４６の横方向拡散幅Ｗ１５、Ｗ１７の広がりにより、ＮＰＮトランジスタ１４１のデバイスサイズを縮小し難いという問題がある。

また、従来の半導体装置の製造方法では、分離領域１４８、１４９を構成するＰ型の埋込拡散層１４４、１４５とＰ型の拡散層１４６、１４７とを連結させるために、上述した２回の熱拡散工程を行っている。この製造方法により、Ｐ型の埋込拡散層１４４、１４５は、その這い上がり幅に応じて、その横方向拡散幅Ｗ１５、Ｗ１６も広がってしまう。また、当該熱拡散工程により、Ｎ型の埋込拡散層１５０もエピタキシャル層１４３表面側へと這い上がる。その結果、エピタキシャル層１４３の膜厚も薄くし難く、分離領域１４８、１４９の形成領域及びＮＰＮトランジスタ１４１のデバイスサイズを縮小し難いという問題がある。

更に、図１６に示すように、ＮＰＮトランジスタ１６１、１６２が、分離領域１６３を介して隣り合う構造について説明する。ＮＰＮトランジスタ１６１のコレクタ領域にグランド電圧（ＧＮＤ）が印加され、ＮＰＮトランジスタ１６２のコレクタ領域に電源電圧（Ｖｃｃ）が印加される。この場合、ＮＰＮトランジスタ１６２では、Ｐ型の分離領域１６３及びＰ型の半導体基板１６４とＮ型のエピタキシャル層１６５及びＮ型の埋込拡散層１６６とのＰＮ接合領域には逆バイアスが印加される。そして、空乏層が、ＰＮ接合領域からＰ型の分離領域１６３及びＰ型の半導体基板１６４側へと広がる。

このとき、分離領域１６３では、Ｐ型の埋込拡散層１６７とＰ型の拡散層１６８との重畳領域の不純物濃度が低濃度となると、点線で示すように、空乏層がＮＰＮトランジスタ１６１側へと広がってしまう。そして、空乏層がＮ型の埋込拡散層１６９まで広がると、ＮＰＮトランジスタ１６１、１６２間のコレクタ領域がショートし、リーク電流が発生する問題がある。一方、このリーク電流を防止するためには、Ｐ型の埋込拡散層１６７及びＰ型の拡散層１６８をより広く拡散させ、重畳領域の不純物濃度を高める必要がある。この場合には、Ｐ型の埋込拡散層１６７の拡散幅Ｗ１８及びＰ型の拡散層１６８の拡散幅Ｗ１９が広くなり、ＮＰＮトランジスタ１６１、１６２のデバイスサイズを縮小し難いという問題がある。

上述した各事情に鑑みて成されたものであり、本願発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型のエピタキシャル層と、前記エピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域とを有し、前記分離領域は、前記半導体基板と前記エピタキシャル層とに渡り形成された一導電型の第１の埋込拡散層と、前記エピタキシャル層に形成された一導電型の第２の埋込拡散層と、前記エピタキシャル層に形成された一導電型の第１の拡散層とが連結して形成され、前記素子形成領域の１つの領域にはバイポーラトランジスタが形成され、前記バイポーラトランジスタのベース領域としての一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層が形成され、前記逆導電型の拡散層は前記一導電型の第２の拡散層を囲むように配置され、前記バイポーラトランジスタのコレクタ電極は前記逆導電型の拡散層と接続していることを特徴とする。従って、一導電型の第１及び第２の埋込拡散層及び一導電型の第１の拡散層の横方向拡散幅が低減され、分離領域の形成領域が狭められる。

また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備する工程と、前記半導体基板に一導電型の第１の埋込拡散層を形成する不純物をイオン注入した後、前記半導体基板上に逆導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の表面から一導電型の第２の埋込拡散層を形成する不純物をイオン注入した後、連続して一導電型の第１の拡散層を形成する不純物をイオン注入し、熱拡散することで前記一導電型の第１の埋込拡散層、前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層を連結させ分離領域を形成する工程とを有し、前記分離領域にて区分される素子形成領域の１つの領域にバイポーラトランジスタを形成し、前記バイポーラトランジスタのベース領域としての一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層を形成し、前記逆導電型の拡散層を前記一導電型の第２の拡散層を囲むように配置し、前記バイポーラトランジスタのコレクタ電極を前記逆導電型の拡散層と接続させることを特徴とする。従って、本発明では、分離領域を形成する一導電型の第１の埋込拡散層を形成する不純物をイオン注入した後の専用の熱拡散工程が省略される。この製造方法により、一導電型の第１の埋込拡散層の横方向拡散が低減され、分離領域の形成領域が狭められる。

本発明では、分離領域を構成する拡散層が深さ方向に複数形成され、個々の拡散層の這い上がり幅または這い下がり幅が低減される。この構造により、分離領域の形成領域が狭められる。

また、本発明では、ＮＰＮトランジスタのベース領域と分離領域との間にＮ型の拡散層が形成される。この構造により、ベース領域−分離領域間がショートし難い構造となり、ＮＰＮトランジスタの耐圧特性が向上される。

また、本発明では、ＮＰＮトランジスタのベース領域と分離領域との間に配置されたＮ型の拡散層が、二重拡散構造である。この構造により、ベース領域−分離領域間がよりショートし難い構造となる。

また、本発明では、エピタキシャル層表面から分離領域を構成する埋込拡散層及び拡散層のイオン注入工程を連続して行う。この製造方法により、当該埋込拡散層を拡散させる専用の熱拡散工程を削減でき、分離領域の形成領域の広がりを防止できる。

また、本発明では、エピタキシャル層表面から分離領域を構成する埋込拡散層及び拡散層のイオン注入工程を連続して行う。この製造方法により、マスク枚数が削減でき、製造コストを低減できる。

また、本発明では、ＬＯＣＯＳ酸化膜を形成した後、分離領域を構成する拡散層を形成する。この製造方法により、分離領域を構成する拡散層の形成領域表面及びその近傍領域に発生する結晶欠陥を低減できる。

また、本発明では、分離領域を構成する拡散層とＭＯＳトランジスタのバックゲート領域を構成する拡散層とを共用工程で形成する。この製造方法により、熱拡散工程が低減され、分離領域の形成領域の広がりを抑制できる。

以下に、本発明の第１の実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。

図１に示す如く、分離領域１、２、３で区画された１つの素子形成領域にはＮＰＮトランジスタ４が形成され、別の素子形成領域にはＮチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５が形成される。尚、図示していないが、その他の素子形成領域にはＰチャネル型ＭＯＳトランジスタ、ＰＮＰトランジスタ等が形成される。

先ず、図示したように、分離領域１、２、３は、Ｐ型の単結晶シリコン基板６及びＮ型のエピタキシャル層７を複数の素子形成領域に区分する。分離領域１は、Ｐ型の埋込拡散層８、９及びＰ型の拡散層１０から構成される。同様に、分離領域２は、Ｐ型の埋込拡散層１１、１２及びＰ型の拡散層１３から構成され、分離領域３は、Ｐ型の埋込拡散層１４、１５及びＰ型の拡散層１６から構成される。尚、図１に示す断面では、分離領域１、２、３は個別に図示されているが、分離領域１、２、３は素子形成領域を囲むように一体に形成される。

Ｎ型のエピタキシャル層７が、Ｐ型の単結晶シリコン基板６上に形成される。

Ｐ型の埋込拡散層８、１１、１４は、基板６とエピタキシャル層７とに渡り形成される。尚、詳細は半導体装置の製造方法において後述するが、Ｐ型の埋込拡散層８、１１、１４は、基板６にイオン注入されたＰ型の不純物が熱拡散されることで形成される。

Ｐ型の埋込拡散層９、１２、１５は、エピタキシャル層７にのみ形成される。Ｐ型の埋込拡散層９、１２、１５は、Ｐ型の埋込拡散層８、１１、１４と連結する。尚、詳細は半導体装置の製造方法において後述するが、Ｐ型の埋込拡散層９、１２、１５は、エピタキシャル層７表面からイオン注入されたＰ型の不純物が熱拡散されることで形成される。

Ｐ型の拡散層１０、１３、１６は、エピタキシャル層７に形成される。Ｐ型の拡散層１０、１３、１６は、Ｐ型の埋込拡散層９、１２、１５と連結する。尚、詳細は半導体装置の製造方法において後述するが、Ｐ型の拡散層１０、１３、１６は、エピタキシャル層７にイオン注入されたＰ型の不純物が熱拡散されることで形成される。

図示したように、分離領域１では、Ｐ型の埋込拡散層８とＰ型の拡散層１０との間にはＰ型の埋込拡散層９が配置される。そして、Ｐ型の埋込拡散層９は、基板６表面から這い上がるＰ型の埋込拡散層８とエピタキシャル層７表面から這い下がるＰ型の拡散層１０と連結する。この構造により、Ｐ型の埋込拡散層８の表面方向（深さ方向）への這い上がり幅が低減され、Ｐ型の埋込拡散層８の横方向への拡散幅Ｗ１も大幅に低減される。つまり、分離領域１の形成領域はＰ型の埋込拡散層８の横方向への拡散幅Ｗ１により決まるため、分離領域１の形成領域が大幅に低減される。同様に、分離領域２、３においても、Ｐ型の埋込拡散層１１、１４の拡散幅Ｗ２、Ｗ３が大幅に狭くなり、分離領域２、３の形成領域も大幅に低減される。また、分離領域１、２、３では、Ｐ型の埋込拡散層９、１２、１５により、Ｐ型の拡散層１０、１３、１６の這い下がり幅が低減され、Ｐ型の拡散層１０、１３、１６の横方向への拡散幅Ｗ４、Ｗ５、Ｗ６が低減される。

次に、ＮＰＮトランジスタ４は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型のエピタキシャル層７と、コレクタ領域として用いられるＮ型の埋込拡散層１７と、ベース領域として用いられるＰ型の拡散層１８と、エミッタ領域として用いられるＮ型の拡散層１９と、Ｎ型の拡散層２０、２１、２２、２３とから構成される。

Ｎ型の埋込拡散層１７は、基板６とエピタキシャル層７とに渡り形成される。

Ｎ型の拡散層２０、２１は、エピタキシャル層７に形成される。Ｎ型の拡散層２２は、Ｎ型の拡散層２０と重畳して形成される。Ｎ型の拡散層２３は、Ｎ型の拡散層２１と重畳して形成される。そして、Ｎ型の拡散層２０、２１は、ベース領域としてのＰ型の拡散層１８と分離領域１、２との間に配置される。図示していないが、例えば、Ｎ型の拡散層２０、２１は、Ｐ型の拡散層１８の周囲を囲むように一環状に配置される。

ＬＯＣＯＳ酸化膜２４、２５、２６が、エピタキシャル層７に形成される。ＬＯＣＯＳ酸化膜２４、２５、２６の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。ＬＯＣＯＳ酸化膜２４、２６の下方には、Ｐ型の分離領域１、２が形成される。

絶縁層２７が、エピタキシャル層７上面に形成される。絶縁層２７は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜及びＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成される。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層２７にコンタクトホール２８、２９、３０が形成される。

コンタクトホール２８、２９、３０には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、エミッタ電極３１、ベース電極３２及びコレクタ電極３３が形成される。このとき、コレクタ電極３３は、コンタクトホール３０を介してＮ型の拡散層２３と接続する。そして、Ｎ型の拡散層２１、２３を利用することで、コレクタ領域でのシート抵抗値が低減される。尚、前記エミッタ電極３１、ベース電極３２及びコレクタ電極３３は、前記コンタクトホール２８、２９、３０内にタングステン（Ｗ）等の金属プラグを埋め込み、その上にアルミ合金膜を形成する場合でもよい。

次に、Ｎチャネル型ＭＯＳトランジスタ５は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型のエピタキシャル層７と、Ｎ型の埋込拡散層３４と、バックゲート領域として用いられるＰ型の拡散層３５、３６と、ソース領域として用いられるＮ型の拡散層３７、３９と、ドレイン領域として用いられるＮ型の拡散層３８、４０と、ゲート電極４１とから構成される。

Ｎ型の埋込拡散層３４は、基板６とエピタキシャル層７とに渡り形成される。

Ｐ型の拡散層３５は、エピタキシャル層７に形成され、バックゲート領域として用いられる。Ｐ型の拡散層３６が、Ｐ型の拡散層３５と重畳して形成され、バックゲート引き出し領域として用いられる。

Ｎ型の拡散層３７、３８が、Ｐ型の拡散層３５に形成される。Ｎ型の拡散層３７は、ソース領域として用いられる。Ｎ型の拡散層３８は、ドレイン領域として用いられる。Ｎ型の拡散層３７にはＮ型の拡散層３９が形成され、Ｎ型の拡散層３８にはＮ型の拡散層４０が形成される。この構造により、ドレイン領域はＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造となる。そして、Ｎ型の拡散層３７、３８間に位置するＰ型の拡散層３５は、チャネル領域として用いられる。チャネル領域上方のエピタキシャル層７上面にはゲート酸化膜４２が形成される。

ゲート電極４１は、ゲート酸化膜４２上面に形成される。ゲート電極４１は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成される。図示していないが、タングステンシリサイド膜の上面にシリコン酸化膜が形成される。

ＬＯＣＯＳ酸化膜２６、４３、４４が、エピタキシャル層７に形成される。

絶縁層２７が、エピタキシャル層７上面に形成される。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層２７にコンタクトホール４５、４６、４７が形成される。

コンタクトホール４５、４６、４７には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、ソース電極４８、ドレイン電極４９及びバックゲート電極５０が形成される。尚、前記ソース電極４８、ドレイン電極４９及びバックゲート電極５０は、前記コンタクトホール４５、４６、４７内にタングステン（Ｗ）等の金属プラグを埋め込み、その上にアルミ合金膜を形成する場合でもよい。

詳細は半導体装置の製造方法において後述するが、Ｐ型の埋込拡散層８、９、１１、１２、１４、１５及びＰ型の拡散層１０、１３、１６のそれぞれを拡散するための専用の熱拡散工程を削減している。特に、Ｐ型の埋込拡散層８、１１、１４を拡散するための専用の熱拡散工程を省略することで、Ｎ型の埋込拡散層１７、３４の這い上がり幅が低減され、エピタキシャル層７の膜厚を薄くすることができる。具体的には、ＮＰＮトランジスタ４等の耐圧特性を維持しつつ、従来の構造では、エピタキシャル層１４３（図１５参照）の膜厚が、例えば、２．１μｍであったが、本実施の形態では、エピタキシャル層７の膜厚が、例えば、１．６μｍとなる。つまり、エピタキシャル層７の膜厚を薄くし、更に、Ｐ型の埋込拡散層８の横方向の拡散幅Ｗ１を狭めることで、Ｐ型の拡散層１８とＰ型の埋込拡散層８との離間距離Ｌ１を狭めることができる。また、上述したように、Ｐ型の拡散層１０の横方向の拡散幅Ｗ４を狭めることで、Ｐ型の拡散層１８とＰ型の拡散層１０との離間距離Ｌ２を狭めることができる。従来の構造では、Ｐ型の拡散層１５１（図１５参照）とＰ型の埋込拡散層１４４（図１５参照）との離間距離Ｌ５（図１５参照）は、例えば、１．７μｍであり、Ｐ型の拡散層１５１とＰ型の拡散層１４６（図１５参照）との離間距離Ｌ６（図１５参照）は、例えば、２．０μｍであった。しかしながら、本実施の形態では、離間距離Ｌ１は、例えば、０．８μｍとなり、離間距離Ｌ２は、例えば、１．０μｍとなる。その結果、ＮＰＮトランジスタ４の耐圧特性を維持しつつ、ベース領域−分離領域間が狭められ、ＮＰＮトランジスタ４のデバイスサイズが縮小される。

更に、上述したように、ベース領域として用いられるＰ型の拡散層１８とＰ型の分離領域１、２との間にＮ型の拡散層２０、２１、２２、２３が配置される。Ｎ型の拡散層２０、２１、２２、２３が配置されることで、Ｐ型の拡散層１８とＰ型の分離領域１、２との間のエピタキシャル層７の不純物濃度が高くなる。この構造により、Ｐ型の拡散層１８とＮ型のエピタキシャル層７とのＰＮ接合領域から広がる空乏層に関し、Ｎ型のエピタキシャル層７側に広がる空乏層が、Ｎ型の拡散層２０、２１、２２、２３により広がり難くなる。同様に、Ｐ型の分離領域１、２とＮ型のエピタキシャル層７とのＰＮ接合領域から広がる空乏層も、Ｎ型の拡散層２０、２１、２２、２３により広がり難くなる。そのことで、上記空乏層の広がりをＮ型の拡散層２０、２１、２２、２３により調整することで、ベース領域−分離領域間がショートし難くなり、ＮＰＮトランジスタ４の耐圧特性が向上される。

このとき、Ｎ型の拡散層２０とＮ型の拡散層２２が重畳して形成され、Ｎ型の拡散層２１とＮ型の拡散層２３が重畳して形成され、拡散幅の広がりを抑制しつつ、高不純物濃度のＮ型の拡散層が形成される。この構造により、ＮＰＮトランジスタ４の耐圧特性を向上させつつ、ベース領域−分離領域間が狭められ、ＮＰＮトランジスタ４のデバイスサイズが縮小される。

尚、本実施の形態では、分離領域１、２、３において、Ｐ型の埋込拡散層８、１１、１４とＰ型の拡散層１０、１３、１６との間にＰ型の埋込拡散層９、１２、１５のみが配置される場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の埋込拡散層８、１１、１４とＰ型の拡散層１０、１３、１６との間に複数段のＰ型の埋込拡散層が配置される場合でもよい。

また、本実施の形態では、Ｎ型の拡散層２０、２１、２２、２３の配置領域は、ＮＰＮトランジスタ４の耐圧特性に応じて種々の設計変更が可能である。例えば、Ｐ型の拡散層１８とＰ型の分離領域１、２との離間距離により、所望の耐圧特性が確保される領域には、Ｎ型の拡散層２０、２１、２２、２３は必ずしも配置される必要はない。つまり、Ｐ型の拡散層１８とＰ型の分離領域１、２との離間距離が短い領域には、少なくともＮ型の拡散層２０、２１、２２、２３が配置されればよい。

また、本実施の形態では、Ｎ型の拡散層２０とＮ型の拡散層２２とが重畳して形成され、Ｎ型の拡散層２１とＮ型の拡散層２３とが重畳して形成される場合について説明したが、この場合に限定するものではない。例えば、Ｎ型の拡散層２０、２１のみの場合でもよい。また、それぞれ三重拡散構造等の更なる多重拡散構造の場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第２の実施の形態である半導体装置の製造方法について、図２〜図９を参照し、詳細に説明する。図２〜図９は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板６を準備する。基板６上にシリコン酸化膜５１を形成し、Ｎ型の埋込拡散層５３、５４の形成領域上に開口部が形成されるように、シリコン酸化膜５１を選択的に除去する。そして、シリコン酸化膜５１をマスクとして用い、基板６の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース５２を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層５３、５４を形成した後、シリコン酸化膜５１及び液体ソース５２を除去する。

次に、図３に示す如く、基板６上にシリコン酸化膜５５を形成し、シリコン酸化膜５５上にフォトレジスト５６を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５７、５８、５９が形成される領域上のフォトレジスト５６に開口部を形成する。その後、基板６の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧７０〜９０ｋｅＶ、導入量３．０×１０^１２〜１．０×１０^１４／ｃｍ^２でイオン注入する。

次に、図４に示す如く、基板６を気相エピタキシャル成長装置のサセプタ上に配置し、基板６上にＮ型のエピタキシャル層７を形成する。このとき、膜厚が１．５〜１．７μｍ程度となるように、エピタキシャル層７を形成する。このエピタキシャル層７の形成工程における熱処理により、前記Ｎ型の埋込拡散層５３、５４（図３参照）及び前記Ｐ型の埋込拡散層５７、５８、５９（図３参照）が熱拡散され、Ｎ型の埋込拡散層１７、３４及びＰ型の埋込拡散層８、１１、１４が形成される。

その後、Ｐ型の埋込拡散層８、１１、１４を熱拡散するための専用の熱拡散工程を行うことなく、エピタキシャル層７上にシリコン酸化膜６０を形成した後、シリコン酸化膜６０上にフォトレジスト６１を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層６２、６３、６４、６５が形成される領域上のフォトレジスト６１に開口部を形成する。先ず、Ｎ型の拡散層６２、６３を形成するために、エピタキシャル層７の表面から、例えば、Ｎ型不純物のリン（Ｐ＋）を加速電圧３７０〜３９０ｋｅＶ、導入量１．０×１０^１１〜１．０×１０^１３／ｃｍ^２でイオン注入する。次に、Ｎ型の拡散層６４、６５を形成するために、エピタキシャル層７の表面から、例えば、Ｎ型不純物のリン（Ｐ＋）を加速電圧３７０〜３９０ｋｅＶ、導入量１．０×１０^１１〜１．０×１０^１３／ｃｍ^２で連続してイオン注入する。その後、フォトレジスト６１を除去し、熱拡散した後シリコン酸化膜６０を除去する。尚、当該熱拡散工程により、Ｎ型の拡散層６２、６３、６４、６５が熱拡散され、Ｎ型の拡散層２０、２１、２２、２３（図５参照）が形成される。

次に、図５に示す如く、エピタキシャル層７の所望の領域にＬＯＣＯＳ酸化膜２４、２５、２６、４３、４４を形成する。エピタキシャル層７上面にシリコン酸化膜６６を形成し、シリコン酸化膜６６上にフォトレジスト６７を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層６８、６９、７０、７１が形成される領域上のフォトレジスト６７に開口部を形成する。その後、エピタキシャル層７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋＋）を加速電圧２９０〜３１０ｋｅＶ、導入量２．５×１０^１２〜１．０×１０^１４／ｃｍ^２でイオン注入する。

次に、Ｐ型の埋込拡散層６８、６９、７０、７１が熱拡散されることなく、同一のフォトレジスト６７を用い２回目のイオン注入を行う。フォトレジスト６７上から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧１５０〜１７０ｋｅＶ、導入量１．０×１０^１２〜１．０×１０^１４／ｃｍ^２でイオン注入する。この２回目のイオン注入工程により、Ｐ型の拡散層７２、７３、７４、７５が形成される。その後、フォトレジスト６７を除去する。つまり、本実施の形態では、Ｐ型の埋込拡散層６８、６９、７０、７１及びＰ型の拡散層７２、７３、７４、７５を熱拡散するための専用の熱拡散工程が削減されている。

ここで、ＬＯＣＯＳ酸化膜２４、２６、４３、４４を形成した後に、ＬＯＣＯＳ酸化膜２４、２６、４３、４４上からホウ素（Ｂ＋＋、Ｂ＋）をイオン注入する。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ＋＋、Ｂ＋）をイオン注入することでダメージを受けたエピタキシャル層７表面から、ＬＯＣＯＳ酸化膜２４、２６、４３、４４形成時の熱により結晶欠陥が発生することを防ぐことができる。

次に、図６に示す如く、シリコン酸化膜６６上にフォトレジスト７６を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７７、７８が形成される領域上のフォトレジスト７６に開口部を形成する。そして、エピタキシャル層７の表面から、Ｎ型不純物、例えば、リン（Ｐ＋）を加速電圧７０〜９０ｋｅＶ、導入量１．０×１０^１１〜１．０×１０^１３／ｃｍ^２でイオン注入する。その後、フォトレジスト７６を除去し、熱拡散した後、シリコン酸化膜６６を除去する。

尚、当該熱拡散工程により、Ｐ型の埋込拡散層６８、６９、７０、７１、Ｐ型の拡散層７２、７３、７４、７５及びＮ型の拡散層７７、７８が熱拡散され、Ｐ型の埋込拡散層９、１２、１５（図７参照）、Ｐ型の拡散層１０、１３、１６、３５（図７参照）及びＮ型の拡散層７９、８０（図７参照）が形成される。以下の説明では、Ｐ型の埋込拡散層９、１２、１５、Ｐ型の拡散層１０、１３、１６、３５及びＮ型の拡散層７９、８０として説明する。また、Ｐ型の埋込拡散層７０とＰ型の拡散層７４とは熱拡散により連結し、Ｐ型の拡散層３５（図７参照）となるため、以下Ｐ型の拡散層３５として説明する。更に、図示していないが、Ｎ型の拡散層７９、８０は、Ｐチャネル型ＭＯＳトランジスタのバックゲート領域を構成するＮ型の拡散層と同一工程で形成される。しかしながら、Ｎ型の拡散層７９、８０は、形成される場合でも、形成されない場合でもよい。

図５及び図６を用いて上述したように、１回目のイオン注入工程の後に、熱拡散工程を行うことなく、連続して２回目のイオン注入工程を行う。更に、熱拡散工程を行うことなく、Ｎ型の拡散層７９、８０を形成するイオン注入工程を行い、その後、熱拡散工程を行う。この製造方法により、Ｐ型の埋込拡散層９、１２、１５、Ｐ型の拡散層１０、１３、１６、３５及びＮ型の拡散層７９、８０は１回の熱拡散工程により形成される。つまり、１回目及び２回目のイオン注入後の２回の熱拡散工程を省略することで、Ｐ型の埋込拡散層８、１１、１４の横方向拡散幅Ｗ１、Ｗ２、Ｗ３（図１参照）を抑制し、分離領域１、２、３（図１参照）の形成領域も狭めることができる。

更に、１回目のイオン注入工程では、２回目のイオン注入工程よりも高加速電圧によりイオン注入を行う。そして、Ｐ型の埋込拡散層９、１２、１５は、Ｐ型の埋込拡散層８、１１、１４の近傍に形成される。この製造方法より、Ｐ型の埋込拡散層８、１１、１４の這い上がり幅を低減させつつ、Ｐ型の埋込拡散層９、１２、１５とＰ型の埋込拡散層８、１１、１４とは確実に連結させることができる。

更に、Ｐ型の埋込拡散層９、１２、１５が、Ｐ型の埋込拡散層８、１１、１４の近傍に形成されることで、Ｐ型の埋込拡散層８、１１、１４の這い上がり幅を少なくすることができる。この製造方法により、Ｐ型の埋込拡散層８、１１、１４の不純物濃度を低濃度とすることができ、Ｐ型の埋込拡散層８、１１、１４の横方向拡散幅Ｗ１、Ｗ２、Ｗ３を抑制し、分離領域１、２、３の形成領域も狭めることができる。同様に、Ｐ型の拡散層１０、１３、１６の這い下がり幅を低減することで、Ｐ型の拡散層１０、１３、１６の横方向拡散幅Ｗ４、Ｗ５、Ｗ６（図１参照）を抑制することができる。

次に、図７に示す如く、エピタキシャル層７上にゲート酸化膜４２として用いるシリコン酸化膜を形成する。そして、ゲート酸化膜４２上に、例えば、ポリシリコン膜、タングステンシリサイド膜を順次形成し、公知のフォトリソグラフィ技術を用い、ゲート電極４１を形成する。その後、ゲート酸化膜４２として用いるシリコン酸化膜上にフォトレジスト８１を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８２、８３が形成される領域上のフォトレジスト８１に開口部を形成する。そして、エピタキシャル層７表面から、Ｎ型不純物、例えば、リン（Ｐ＋）を加速電圧７０〜９０ｋｅＶ、導入量１．０×１０^１１〜１．０×１０^１３／ｃｍ^２でイオン注入する。このとき、ＬＯＣＯＳ酸化膜２６、４３及びゲート電極４１をマスクとして利用することで、位置精度良くＮ型の拡散層８２、８３を形成することができる。その後、フォトレジスト８１を除去し、熱拡散する。尚、当該熱拡散工程により、Ｎ型の拡散層８２、８３が熱拡散され、Ｎ型の拡散層３７、３８（図８参照）が形成される。

次に、図８に示す如く、ゲート酸化膜４２として用いるシリコン酸化膜上にフォトレジスト８４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層８５が形成される領域上のフォトレジスト８４に開口部を形成する。そして、エピタキシャル層７表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧７０〜９０ｋｅＶ、導入量３．０×１０^１２〜１．０×１０^１４／ｃｍ^２でイオン注入する。その後、フォトレジスト８４を除去し、熱拡散する。尚、当該熱拡散工程により、Ｐ型の拡散層８５が熱拡散され、Ｐ型の拡散層１８（図９参照）が形成される。

最後に、図９に示す如く、公知のフォトリソグラフィ技術及び公知のイオン注入技術を用い、Ｎ型の拡散層１９、３９、４０を形成した後、Ｐ型の拡散層３６を形成する。その後、エピタキシャル層７上に絶縁層２７として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層２７にコンタクトホール２８、２９、３０、４５、４６、４７を形成する。コンタクトホール２８、２９、３０、４５、４６、４７には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、エミッタ電極３１、ベース電極３２、コレクタ電極３３、ソース電極４８、ドレイン電極４９及びバックゲート電極５０を形成する。

尚、本実施の形態では、分離領域を構成する拡散層を形成する際に、ＬＯＣＯＳ酸化膜２４、２５、２６、４３、４４上から同一レジストマスクを用いて、連続して２回のイオン注入工程を行う場合について説明したが、この場合に限定するものではない。例えば、ＬＯＣＯＳ酸化膜２４、２５、２６、４３、４４上から同一レジストマスクを用いて、連続して３回以上のイオン注入工程を行い、Ｐ型の埋込拡散層８、１１、１４とＰ型の拡散層１０、１３、１６との間に複数段のＰ型の埋込拡散層を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第３の実施の形態である半導体装置について、図１０〜図１１を参照し、詳細に説明する。図１０（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図１０（Ｂ）は、図１０（Ａ）に示すＮＰＮトランジスタを説明するための平面図である。図１１（Ａ）は、本実施の形態の分離領域を構成する拡散層の不純物濃度と拡散深さとを説明するための図である。図１１（Ｂ）は、本実施の形態の分離領域を説明するための断面図である。図１１（Ｃ）は、濃度分布により示される分離領域を説明するための図である。

尚、本実施の形態では、主に、分離領域９１、９２、９３の形状が、図１に示す分離領域１、２、３の形状と異なる。そして、分離領域９１、９２、９３により区画される素子形成領域に形成されるＮＰＮトランジスタ９４及びＮチャネル型ＭＯＳトランジスタ９５の形状は、図１に示すＮＰＮトランジスタ４及びＮチャネル型ＭＯＳトランジスタ５の形状と、実質、同一である。そのため、上述した図１の説明を、適宜、参照し、同一の構成要素には同じ符番を付す。

図１０（Ａ）に示す如く、Ｐ型の単結晶シリコン基板６上にはＮ型のエピタキシャル層７が形成される。エピタキシャル層７は、分離領域９１、９２、９３により複数の素子形成領域に区分される。そして、素子形成領域の一領域にはＮＰＮトランジスタ９４が形成され、他の領域にはＮチャネル型ＭＯＳトランジスタ９５が形成される。

分離領域９１は、Ｐ型の埋込拡散層９６、９７及びＰ型の拡散層９８から構成される。丸印９９で示すように、Ｐ型の埋込拡散層９６とＰ型の拡散層９８とはその一部領域が重畳する。Ｐ型の埋込拡散層９７は、丸印９９で示す上記重畳領域と、更に、重畳するように、エピタキシャル層７に形成される。そして、Ｐ型の埋込拡散層９７は、Ｎ型の拡散層２０、２２とＰＮ接合領域を形成する。尚、上述した分離領域９１と同様に、分離領域９２、９３は、Ｐ型の埋込拡散層１００、１０１、１０３、１０４及びＰ型の拡散層１０２、１０５により構成される。

図１０（Ｂ）に示す如く、実線１０６〜１１０に囲まれる領域は、分離領域９１、９２のＰ型の拡散層９８、１０２を示す。点線１１１、１１２に囲まれる領域は、ＮＰＮトランジスタ９４のコレクタ領域としてのＮ型の拡散層２０〜２３を示す。一点鎖線１１３に囲まれる領域は、ＮＰＮトランジスタ９４のベース領域としてのＰ型の拡散層１８を示す。実線１１４に囲まれる領域は、ＮＰＮトランジスタ９４のエミッタ領域としてのＮ型の拡散層１９を示す。図示したように、Ｎ型の拡散層２０〜２３は、分離領域９１、９２の内側に一環状に配置され、分離領域のＰ型の埋込拡散層９７、１０１とＰＮ接合領域を形成する。尚、図１０（Ａ）の断面では、Ｐ型の拡散層９８、１０２は別々の拡散層として図示されているが、実際には一環状の一つの拡散層として形成される。また、Ｐ型の埋込拡散層９７、１０１、Ｐ型の埋込拡散層９６、１００、Ｎ型の拡散層２０、２１及びＮ型の拡散層２２、２３も同様である。

図１１（Ａ）では、縦軸はＰ型の埋込拡散層９６、９７及びＰ型の拡散層９８の不純物濃度を示し、横軸はＰ型の埋込拡散層９６、９７及びＰ型の拡散層９８の拡散深さを示す。そして、実線は分離領域９１全体を示し、点線はＰ型の拡散層９８を示し、一点鎖線はＰ型の埋込拡散層９７を示し、二点鎖線はＰ型の埋込拡散層９６を示す。

点線が示すように、エピタキシャル層７表面から０．３μｍ程度の領域に不純物濃度のピークが位置するように、Ｐ型の拡散層９８が形成される。また、一点鎖線が示すように、エピタキシャル層７表面から０．５μｍ程度の領域に不純物濃度のピークが位置するように、Ｐ型の埋込拡散層９７が形成される。また、二点鎖線が示すように、エピタキシャル層７表面から１．７５μｍ程度の領域に不純物濃度のピークが位置するように、Ｐ型の埋込拡散層９６が形成される。また、実線が示すように、分離領域９１は、Ｐ型の埋込拡散層９７とＰ型の拡散層９８が重畳することで、エピタキシャル層７表面から０．３〜０．５μｍの範囲に高濃度に推移する領域を有する。そして、Ｐ型の拡散層９８とＰ型の埋込拡散層９６とは、エピタキシャル層７表面から１．０μｍ程度の領域で重畳するが、この重畳領域においても１．０×１０^１７／ｃｍ^２以上の不純物濃度を維持する。

この構造により、Ｐ型の分離領域９１及びＰ型の基板６とＮ型のエピタキシャル層７及びＮ型の埋込拡散層１７とのＰＮ接合領域から広がる空乏層が、分離領域９１を横断して、隣接する他の素子形成領域まで広がることを防止できる。そして、隣接する素子間でのリーク電流が防止される。

図１１（Ｂ）では、ｄ１はＰ型の拡散層９８の不純物濃度のピーク位置の深さを示し、ｄ２はＰ型の埋込拡散層９７の不純物濃度のピーク位置の深さを示し、ｄ３はＰ型の拡散層９８とＰ型の埋込拡散層９６との重畳領域までの深さを示し、ｄ４はエピタキシャル層の膜厚を示し、ｄ５はＰ型の埋込拡散層９６の不純物濃度のピーク位置の深さを示す。尚、図１１（Ａ）を用いて上述したように、それぞれ、ｄ１＝０．３μｍ程度、ｄ２＝０．５μｍ程度、ｄ３＝１．０μｍ程度、ｄ４＝１．６５μｍ程度、ｄ５＝１．７５μｍ程度である。また、図１１（Ｂ）では、分離領域９１について説明するが、分離領域９２についても同様である。

図示したように、Ｐ型の拡散層９８及びＰ型の埋込拡散層９７の不純物濃度のピークは、エピタキシャル層７の中央領域（０．８μｍ程度）よりもエピタキシャル層７表面側に位置する。その結果、分離領域９１の形状は、Ｐ型の埋込拡散層９６上に、横方向に扁平したＰ型の埋込拡散層９７及びＰ型の拡散層９８が配置された形状となる。そして、Ｐ型の拡散層９８とＰ型の埋込拡散層９７とが重畳し、エピタキシャル層７表面から０．３〜０．５μｍ程度の領域では、Ｐ型の埋込拡散層９７とＮ型の拡散層２０、２２とがＰＮ接合領域を形成する。このＰ型不純物が高濃度となる領域では、横方向拡散も広がり易いが、Ｎ型の拡散層２０、２２により、Ｐ型の埋込拡散層９７の拡散幅Ｗ７の広がりが抑えられる。そして、分離領域９１の横方向拡散幅を抑えることで、ＮＰＮトランジスタ９４のデバイスサイズが縮小される。尚、図１０（Ａ）、（Ｂ）に示すように、Ｎ型の拡散層２０〜２３は、分離領域９１、９２の内側に一環状に配置されることで、Ｐ型の埋込拡散層９７、１０１の拡散幅Ｗ７の広がりも全周において抑えられる。

同様に、エピタキシャル層７表面から１．６〜２．０μｍ程度の領域では、Ｐ型の埋込拡散層９６とＮ型の埋込拡散層１７とがＰＮ接合領域を形成する。そして、Ｐ型の埋込拡散層９６は、エピタキシャル層７が堆積される前工程にてイオン注入されるため、熱処理が加わる時間が長く、横方向拡散も広がり易い。しかしながら、Ｐ型の埋込拡散層９６は、Ｎ型の埋込拡散層１７により横方向の拡散幅Ｗ８の広がりが抑えられる。そして、分離領域９１の横方向拡散を抑えることで、ＮＰＮトランジスタ９４のデバイスサイズが縮小される。

更に、Ｐ型の埋込拡散層９７が、丸印９９が示す重畳領域と、更に、重畳するように形成される。この構造により、３つの拡散層９６、９７、９８により、丸印９９で示す重畳領域の不純物濃度が、所望の濃度以上になるように設計される。そのため、Ｐ型の埋込拡散層９６の這い上がり幅及びＰ型の拡散層９８の這い下がり幅を狭めることができる。そして、Ｐ型の拡散層９８の拡散幅Ｗ７及びＰ型の埋込拡散層９６の拡散幅Ｗ８を狭め、分離領域９１の横方向拡散を抑えることで、ＮＰＮトランジスタ９４のデバイスサイズが縮小される。

図１１（Ｃ）に示す如く、太線１１４が、分離領域９１の外形形状を示す。尚、図１１（Ｃ）では、ＬＯＣＯＳ酸化膜２４は省略されている。また、色が濃く表示される領域程、高濃度領域となる。

先ず、分離領域９１がエピタキシャル層７とＰＮ接合領域を形成する側（紙面左側）について説明する。エピタキシャル層７表面側から深さｄ３へと緩やかに横方向拡散幅が広がる。そして、深さｄ３からｄ４への間では、緩やかに横方向拡散幅が狭まった後、再び、横方向拡散幅が広がる。つまり、エピタキシャル層７の中央領域から上方では、３つの拡散層９６、９７、９８が重畳し、その横方向拡散幅も広がる。

次に、分離領域９１がＮ型の拡散層２０、２２やＮ型の埋込拡散層１７とＰＮ接合領域を形成する側（紙面右側）について説明する。深さｄ２から深さｄ３の領域では、３つの拡散層９６、９７、９８が重畳し、その横方向拡散の広がり易い。しかしながら、Ｎ型の拡散層２０、２２により、その重畳領域での横方向拡散の広がりが抑えられている。同様に、深さｄ４からｄ５領域では、その横方向拡散の広がりが、Ｎ型の埋込拡散層１７により抑えられている。上述したように、Ｎ型の拡散層２０、２２、Ｎ型の埋込拡散層１７により分離領域９１の横方向拡散幅が抑えられる。つまり、紙面右側の分離領域９１の外形形状は、紙面左側の分離領域９１の外形形状よりもその曲面が変化している。

尚、本実施の形態においても、図１０（Ａ）に示すＰ型の拡散層１８とＰ型の埋込拡散層９７との離間距離Ｌ３及びＰ型の拡散層１８とＰ型の埋込拡散層９６との離間距離Ｌ４を狭めることができる。この構造により、図１を用いて説明した実施の形態と同様に、ＮＰＮトランジスタ９４の耐圧特性が維持され、ＮＰＮトランジスタ９４のデバイスサイズが縮小される。

また、基板６上に１層のエピタキシャル層７が積層され、エピタキシャル層７に分離領域９１、９２、９３が形成される構造について説明したが、この場合に限定されるものではない。例えば、基板上に２層以上のエピタキシャル層が積層され、その複数層のエピタキシャル層に上記構造の分離領域が形成される場合でも良い。この場合においても、最上層のエピタキシャル層において、上記構造の分離領域を配置することで、分離領域の横方向拡散を抑えながら、その不純物濃度を調整することが可能となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第４の実施の形態である半導体装置の製造方法について、図１２〜図１４を参照し、詳細に説明する。図１２〜図１４は、本実施の形態における半導体装置の製造方法を説明するための断面図である。そして、上述したように、ＮＰＮトランジスタ９４及びＮチャネル型ＭＯＳトランジスタ９５の形状は、図１に示すＮＰＮトランジスタ４及びＮチャネル型ＭＯＳトランジスタ５の形状と、実質、同一である。そのため、上述した図２、図４、図５、図７〜図９の説明を、適宜、参照し、同一の構成要素には同じ符番を付す。

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板６を準備し、基板６にＮ型の埋込拡散層５３、５４を形成する。尚、詳細の製造方法は、図２の説明を参照する。

次に、図１２に示す如く、基板６上にシリコン酸化膜１２１を形成し、シリコン酸化膜１２１上にフォトレジスト１２２を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層１２３、１２４、１２５が形成される領域上のフォトレジスト１２２に開口部を形成する。その後、基板６の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧８０ｋｅＶ、導入量３．０×１０^１３／ｃｍ^２でイオン注入する。

このとき、フォトレジスト１２２の厚みｔ１は、例えば、１．８μｍであり、Ｐ型の埋込拡散層１２３、１２４、１２５の形成領域上の線幅Ｗ９、Ｗ１０、Ｗ１１は、例えば、１．２μｍである。これは、フォトレジストの膜厚を厚くし、イオン注入用の開口部を形成する場合、以下の問題が起こるからである。フォトレジストを開口する際、フォトレジストの膜厚が厚い場合にはエッチング時間も長くなり、開口部のフォトレジスト側面がだれ易くなる。つまり、フォトレジストは上端部に近い程エッチング時間が長くなり、開口部の上端部に近づく程、その開口面積が大きくなる。その結果、フォトレジストのだれた領域の膜厚は、その他の領域の膜厚よりも薄くなる。フォトレジストの厚い部分に合わせた加速電圧により不純物をイオン注入すると、フォトレジストのだれた領域では不純物がフォトレジストを通過してしまう。そして、設計した線幅よりも広い領域に不純物が注入され、熱拡散されることで、微細加工が難しくなる。

そこで、上述したように、フォトレジスト１２２の膜厚ｔ１を薄くすることで、エッチング時間が短くなり、開口部のだれが防止される。そして、フォトレジスト１２２の配線幅Ｗ９、Ｗ１０、Ｗ１１の微細加工が可能となる。更に、フォトレジスト１２２の膜厚ｔ１を薄くすることに対応し、イオン注入時の加速電圧を低くする。その結果、Ｐ型の埋込拡散層１２３、１２４、１２５の不純物濃度のピークが基板６表面側に近くなり、Ｐ型の埋込拡散層１２３、１２４、１２５はエピタキシャル層７へと這い上がり易くなる。そして、Ｐ型の埋込拡散層１２３、１２４、１２５を拡散させる熱処理時間を短くできることで、その横方向拡散幅も狭めることができる。

次に、図４〜図５に示す如く、基板６上にＮ型のエピタキシャル層７を形成する。エピタキシャル層７にＮ型の拡散層２０〜２３を形成した後、ＬＯＣＯＳ酸化膜２４〜２６、４３、４４を形成する。そして、本実施の形態においても、Ｐ型の埋込拡散層１２３、１２４、１２５を熱拡散するための専用の熱拡散工程を行っていない。尚、詳細の製造方法は、図４〜図５の説明を参照する。

次に、図１３に示す如く、エピタキシャル層７上面にシリコン酸化膜１２６を形成し、シリコン酸化膜１２６上にフォトレジスト１２７を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層１２８、１２９、１３０、１３１が形成される領域上のフォトレジスト１２７に開口部を形成する。その後、エピタキシャル層７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋＋）を加速電圧３００ｋｅＶ、導入量２．５×１０^１３／ｃｍ^２でイオン注入する。

このとき、フォトレジスト１２７の厚みｔ２は、例えば、１．８μｍであり、Ｐ型の埋込拡散層１２８、１２９、１３１の形成領域上の線幅Ｗ１２、Ｗ１３、Ｗ１４は、例えば、１．２μｍである。上述したように、フォトレジスト１２７の厚みｔ２を薄くすることで、線幅Ｗ１２、Ｗ１３、Ｗ１４の微細加工が可能となる。そして、不純物をイオン注入する際の加速電圧を低くすることで、Ｐ型の埋込拡散層１２８、１２９、１３１の不純物濃度のピークがエピタキシャル層７表面側に近くなる。

次に、Ｐ型の埋込拡散層１２８〜１３１が熱拡散されることなく、同一のフォトレジスト１２７を用い２回目のイオン注入を行う。フォトレジスト１２７上から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧１９０ｋｅＶ、導入量８．０×１０^１２／ｃｍ^２でイオン注入する。この２回目のイオン注入工程により、Ｐ型の拡散層１３２、１３３、１３４、１３５が形成される。その後、フォトレジスト１２７を除去する。尚、図示していないが、Ｎ型の拡散層２２、２３の形成領域に、Ｎ型不純物、例えば、リン（Ｐ＋）をイオン注入した後に、そのＮ型不純物と同一工程により、Ｐ型の埋込拡散層１２８〜１３１及びＰ型の拡散層１３２〜１３５を熱拡散する。つまり、本実施の形態では、Ｐ型の埋込拡散層１２８〜１３１及びＰ型の拡散層１３２〜１３５を熱拡散するための専用の熱拡散工程が削減されている。

そして、フォトレジスト１２７の厚みｔ２に対応し、不純物をイオン注入する際の加速電圧を低くすることで、Ｐ型の拡散層１３２、１３３、１３５の不純物濃度のピークがエピタキシャル層７表面側に近くなる。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ＋＋、Ｂ＋）をイオン注入するが、ホウ素によりエピタキシャル層７がダメージを受ける領域が低減される。尚、全てのイオン注入工程が終わった後に、上記ダメージを回復するため、窒素雰囲気中でアニーリングが行われる。

次に、図７〜図９に示す如く、エピタキシャル層７上にゲート酸化膜４２、ゲート電極４１を形成する。その後、Ｎ型の拡散層１９、３７〜４０及びＰ型の拡散層１８、３６を形成する。尚、詳細の製造方法は、図７〜図９の説明を参照する。

最後に、図１４に示す如く、エピタキシャル層７上に絶縁層２７として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層２７にコンタクトホール２８〜３０、４５〜４７を形成する。コンタクトホール２８〜３０、４５〜４７には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、エミッタ電極３１、ベース電極３２、コレクタ電極３３、ソース電極４８、ドレイン電極４９及びバックゲート電極５０を形成する。

尚、本実施の形態では、分離領域を形成する際に、エピタキシャル層７表面からＰ型の埋込拡散層９７、１０１、１０４及びＰ型の拡散層９８、１０２、１０５を形成する場合について説明したが、この場合に限定するものではない。更に、フォトレジスト１２７（図１３参照）を同一マスクとして用い、例えば、ホウ素（Ｂ＋）を加速電圧４０ｋｅＶ、導入量４．０×１０^１２／ｃｍ^２でイオン注入する場合でもよい。この場合には、Ｐ型の拡散層９８、１０２、１０５の形成領域における不純物濃度が、更に、高濃度となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。 本発明の実施の形態における（Ａ）分離領域の不純物濃度と拡散深さとを説明する図、（Ｂ）分離領域を説明する断面図、（Ｃ）濃度分布により示される分離領域を説明する図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 従来の実施の形態における半導体装置を説明する断面図である。 従来の実施の形態における半導体装置を説明する断面図である。

符号の説明

１ 分離領域
２ 分離領域
３ 分離領域
４ ＮＰＮトランジスタ
５ Ｎチャネル型ＭＯＳトランジスタ
６ Ｐ型の単結晶シリコン基板
７ Ｎ型のエピタキシャル層
９ Ｐ型の埋込拡散層
１２ Ｐ型の埋込拡散層
１５ Ｐ型の埋込拡散層
１８ Ｐ型の拡散層
２０ Ｎ型の拡散層
２２ Ｎ型の拡散層

Claims (10)

1. 一導電型の半導体基板と、
   前記半導体基板上に形成された逆導電型のエピタキシャル層と、
   前記エピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域とを有し、
   前記分離領域は、前記半導体基板と前記エピタキシャル層とに渡り形成された一導電型の第１の埋込拡散層と、前記エピタキシャル層に形成された一導電型の第２の埋込拡散層と、前記エピタキシャル層に形成された一導電型の第１の拡散層とが連結して形成され、
   前記素子形成領域の１つの領域にはバイポーラトランジスタが形成され、前記バイポーラトランジスタのベース領域としての一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層が形成され、
   前記逆導電型の拡散層は前記一導電型の第２の拡散層を囲むように配置され、前記バイポーラトランジスタのコレクタ電極は前記逆導電型の拡散層と接続していることを特徴とする半導体装置。
2. 前記一導電型の第１の埋込拡散層と前記一導電型の第１の拡散層とは、前記エピタキシャル層にてその一部領域が重畳し、
   前記一導電型の第１の埋込拡散層の不純物濃度のピークは、前記エピタキシャル層の中央よりも前記基板側に位置し、且つ、前記一導電型の第２の埋込拡散層の不純物濃度のピーク及び前記一導電型の第１の拡散層の不純物濃度のピークは、前記エピタキシャル層の中央よりも前記エピタキシャル層の表面側に位置していることを特徴とする請求項１に記載の半導体装置。
3. 前記一導電型の第２の埋込拡散層は、前記重畳領域よりも前記エピタキシャル層の表面側に不純物濃度のピークを有し、且つ、前記一導電型の第２の埋込拡散層は、前記重畳領域を含むように前記一導電型の第１の埋込拡散層及び前記一導電型の第１の拡散層と重畳するように形成されることを特徴とする請求項２に記載の半導体装置。
4. 前記素子形成領域の１つの領域にはバイポーラトランジスタが形成され、前記バイポーラトランジスタのベース領域としての一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層が形成され、
   前記一導電型の第２の埋込拡散層は、前記逆導電型の拡散層と接合領域を形成することを特徴とする請求項２または請求項３に記載の半導体装置。
5. 前記逆導電型の拡散層は、前記一導電型の第２の拡散層を囲むように配置され、前記接合領域は、前記逆導電型の拡散層の形成領域に渡り形成されることを特徴とする請求項４に記載の半導体装置。
6. 一導電型の半導体基板を準備する工程と、
   前記半導体基板に一導電型の第１の埋込拡散層を形成する不純物をイオン注入した後、前記半導体基板上に逆導電型のエピタキシャル層を形成する工程と、
   前記エピタキシャル層の表面から一導電型の第２の埋込拡散層を形成する不純物をイオン注入した後、連続して一導電型の第１の拡散層を形成する不純物をイオン注入し、熱拡散することで前記一導電型の第１の埋込拡散層、前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層を連結させ分離領域を形成する工程とを有し、
   前記分離領域にて区分される素子形成領域の１つの領域にバイポーラトランジスタを形成し、前記バイポーラトランジスタのベース領域としての一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層を形成し、
   前記逆導電型の拡散層を前記一導電型の第２の拡散層を囲むように配置し、前記バイポーラトランジスタのコレクタ電極を前記逆導電型の拡散層と接続させることを特徴とする半導体装置の製造方法。
7. 同一のレジストマスクを用いて前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層を形成する不純物をイオン注入することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記エピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層を形成する不純物をイオン注入することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
9. 前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層を形成する不純物をイオン注入する工程では、前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層の不純物濃度のピークが前記エピタキシャル層の中央よりも前記エピタキシャル層の表面側に位置するように、前記不純物をイオン注入することを特徴とする請求項６に記載の半導体装置の製造方法。
10. 同一のレジストマスクを用いて前記一導電型の第２の埋込拡散層及び前記一導電型の第１の拡散層を形成する不純物をイオン注入することを特徴とする請求項９に記載の半導体装置の製造方法。