KR100854571B1 - 이미저용 이중 커패시터 구조 및 형성 방법 - Google Patents
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Abstract
다른 인-픽셀 커패시터들과 주변 커패시터들을 포함하는 CMOS 및 CCD 촬상 장치들 및 형성 방법들이 개시된다. 주변 회로들에서 사용된 커패시터들은 픽셀 자체에서 사용되는 커패시터들과는 다른 필요점을 갖는다. 낮은 누설과 높은 용량을 얻기 위해, 2개의 유전층을 갖는 이중 스택 커패시터들이 제공될 수 있다. 하나의 영역이 이중 유전체 커패시터를 갖고, 2번째 영역이 단일 유전체 커패시터를 갖도록 단일 마스킹 스텝이 제공될 수 있다. 또한, 인터-전극 절연체가 양쪽 영역에서 단일 유전체를 갖는 것에 비해, 다른 유전체가 하나의 영역에 제공될 수 있다.
Description
본 발명은 CMOS 및 CCD 촬상 장치를 포함하는 고체 촬상장치의 커패시터 구조에 관한 것이다.
CCD(Charge Coupled Devices; 전하접합소자), 포토 다이오드 어레이, 전하 주입 장치 및 하이브리드 초점면 어레이를 포함하여, 많은 다른 유형의 반도체기반 이미저가 있다. 소규모 촬상 응용기기들에서 영상 획득을 위해 CCD가 자주 사용된다. 그러나, CCD 이미저는 많은 단점을 갖고 있다. 예를 들면, 방사선 손상을 받기 쉽고, 시간이 경과하면서 파괴성 판독을 나타내고, 이미지 스미어(smear)를 방지하기 위해 양호한 광 차폐를 요구하고, 대규모 어레이에 대해서 고전력 소산(dissipation)을 갖는다.
CCD 기술의 고유의 한계 때문에, 저가의 촬상 장치로서 사용이 가능하도록, CMOS 이미저에 대해서 관심이 존재한다. 예를 들면 저전압 동작 및 저전력 소비를 포함하여 CMOS 이미저는 많은 장점들을 가진다. CMOS 이미저는 또한 집적된 온칩 전자기기(제어 로직 및 타이밍, 이미지 공정, 및 A/D 변환과 같은 신호 조절)와 호환가능하다. CMOS 이미저는 이미지 데이터에 랜덤 억세스를 가능하게 하고, 표준 CMOS 공정 기술이 사용될 수 있기 때문에, 종래의 CCD와 비교하여 더 낮은 조립 비용을 갖는다. 관련된 공정 회로를 갖는 이미지 어레이의 고레벨의 집적을 가능하게 하는 완전히 호환가능한 CMOS 센서 기술이 많은 디지털 응용기기에 이익이 된다.
CMOS 이미저 회로는 픽셀 셀 들의 초점면 어레이를 포함하고, 각각의 셀은 기판의 아래 부분에 광-발생된 전하를 축적하기 위해, 기판의 도핑 영역 위에 있는 포토 다이오드, 포토게이트 또는 포토 컨덕터를 포함한다.
종래의 CMOS 이미저에서, 픽셀 셀의 능동 소자는, (1) 광자의 전하로의 변환, (2) 이미지 전하의 축적, (3) 전하 증폭이 수반된 플로팅 확산 노드로의 전하의 전이, (4) 전하의 전이 전에, 주지의 상태로의 플로팅 확산 노드의 리셋팅, (5) 독출용 픽셀의 선택, 및 (6) 픽셀 전하를 나타내는 신호의 출력 및 증폭의 필요한 기능 들을 실행한다. 플로팅 확산 노드에서 전하는 소스 플로워 출력 트랜지스터에 의해 전형적으로 픽셀 출력 전압으로 변환된다. CMOS 이미저 픽셀의 감광 소자는 전형적으로 공핍된 p-n 접합 포토다이오드이거나, 또는 포토게이트 아래의 필드 유도된 공핍 영역이다. 포토 다이오드에 대해서, 독출시 포토 다이오드를 완전히 공핍함으로써, 이미지 래그가 제거될 수 있다.
CCD, CMOS 및 다른 유형의 이미저에서, 커패시터들이 전하 저장에 대한 다른 장치 부품들 및/또는 아날로그 신호 공정 회로와 접합하여 사용된다. 감광 영역에 의해 수집된 전기 전하를 완전히 수집하여 저장하기 위한 커패시터의 불능의 결과로서, 종래의 이미저는 전형적으로 낮은 신호대 잡음비와 낮은 동작 범위를 갖는다. 또한, 종래의 이미저는 커패시터 기능에 영향을 줄 수 있는 다른 요인 들로 인 해 낮은 동작성능을 가질 수 있다. 예를 들면, 주변 영역에서 P채널 장치들이, 픽셀 셀의 활동 영역에서 N채널 장치들과 다른 요구사항들을 가지기 때문에, 활동 영역 커패시터는 주변 영역에 형성된 커패시터의 커패시턴스와 다른 커패시턴스(예를 들면, 더 높은 커패시턴스)를 요구할 수 있다. 그러나, 현재의 기술적인 공정들은, 다른 구조적인 특징들을 갖는 능동 및 주변 영역 커패시터들을 형성하기 위한 최적의 공정을 제공하지 못하고, 결국, 커패시터들의 다른 성능 특성들을 수반한다.
따라서, 개선된 인픽셀 커패시터와 주변 아날로그 커패시터들을 제공하는, 개선된 이미저 및 촬상 장치가 필요하다. 커패시터의 기능에 이들 개선점들을 나타내는 픽셀 어레이를 조립하는 최적화된 방법이 또한 필요하다.
본 발명은 인-픽셀 및 주변 커패시터들을 포함하는 촬상 장치들을 제공한다. 주변 회로들에서 사용되는 커패시터들은 인-픽셀 또는 능동 커패시터들과는 다른 필요 사항들을 갖는다. 일 실시예에서, 낮은 누설 및 높은 커패시턴스를 획득하도록, 2개의 유전층을 포함하는 이중 스택 커패시터들이 능동 픽셀 영역 및 주변 영역에 모두 설치될 수 있다. 다른 실시예에서, 이중 유전체 커패시터는 능동 또는 주변 영역 중 하나에 설치될 수 있고, 단일 유전체 커패시터는 능동 또는 주변 영역 중 다른 하나에 설치될 수 있다. 다른 실시예에서, 단일 유전체 커패시터는 능동 및 주변 영역에 모두 설치되지만, 능동 영역의 유전체는 주변 영역의 유전체와 다르다. 본 발명은 또한 이러한 커패시터 구조를 형성하는 방법을 제공한다.
본 발명의 이들 및 다른 특징들과 장점 들은 첨부된 도면과 함께 제공되고, 본 발명의 실시예들을 나타내는 다음의 상세한 설명으로부터 더 분명해진다.
도 1은 본 발명의 제1 실시예에 따르는 CMOS 이미저 집적회로의 부분 평면도이다.
도 2는 공정의 초기 단계에서, A-A선을 따라 취한 도 1의 구조의 개략적인 단면도이다.
도 3은 도 2에 나타낸 공정에 뒤이은 공정의 단계에서, 도 1의 구조의 개략적인 단면도이다.
도 4는 도 3에 나타낸 공정에 뒤이은 공정의 단계에서, 도 1의 구조의 개략적인 단면도이다.
도 5는 도 4에 나타낸 공정에 뒤이은 공정의 단계에서, 도 1의 구조의 개략적인 단면도이다.
도 6은 본 발명의 제2 실시예에 따르는 CMOS 이미저 집적회로의 개략적인 단면도이다.
도 7은 도 6에 나타낸 공정에 뒤이은 공정의 단계에서, 도 6의 구조의 개략적인 단면도이다.
도 8은 도 7에 나타낸 공정에 뒤이은 공정의 단계에서, 도 6의 구조의 개략적인 단면도이다.
도 9는 도 8에 나타낸 공정에 뒤이은 공정의 단계에서, 도 6의 구조의 개략적인 단면도이다.
도 10은 본 발명의 제3 실시예에 따르는 CMOS 이미저 집적회로의 개략적인 단면도이다.
도 11은 도 10에 나타낸 공정에 뒤이은 공정의 단계에서, 도 10의 구조의 개략적인 단면도이다.
도 12a는 도 11에 나타낸 공정에 뒤이은 공정의 단계에서, 도 10의 구조의 개략적인 단면도이다.
도 12b는 도 12a에 나타낸 공정에 뒤이은 공정의 단계에서, 도 10의 구조의 개략적인 단면도이다.
도 13은 도 12b에 나타낸 공정에 뒤이은 공정의 단계에서, 도 10의 구조의 개략적인 단면도이다.
도 14는 도 13에 나타낸 공정에 뒤이은 공정의 단계에서, 도 10의 구조의 개략적인 단면도이다.
도 15는 본 발명에 따라서 조립된 단일 집적회로에서 촬상 장치가 프로세서와 접합될 수 있는, 픽셀 어레이를 갖는 CMOS 이미저 장치의 블록도를 나타낸다.
도 16은 촬상 장치, 예를 들면, 본 발명의 일 실시예에 따라서 구성된 CMOS 촬상 장치를 활용할 수 있는 컴퓨터 프로세서 시스템의 개략 다이어그램을 나타낸다.
다음의 상세한 설명에서, 본 발명이 실현될 수 있는 각종 특정 실시예들을 참조한다. 본 기술에서 숙련된 자가 본 발명을 실현할 수 있도록 이들 실시예들을 충분히 상세하게 설명하고, 다른 실시예들이 활용될 수 있고, 본 발명의 진의 또는 범위를 벗어나지 않으면 논리적인 변화들이 만들어질 수 있는 것으로 이해되어야 한다.
용어 "기판" 및 "웨이퍼"는 다음의 설명에서 서로 바꿔서 사용될 수 있고, 임의의 반도체-기반 구조를 포함할 수 있다. 그 구조는 실리콘, SOI(silicon-on insulator), SOS(silicon-on-sapphire), 도핑 및 언도핑된 반도체, 베이스 반도체 기반에 의해 지지된 실리콘의 애피택셜층, 및 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 반도체는 실리콘 기반일 필요는 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨 비소가 가능하다 다음의 설명에서 기판을 참조하면, 베이스 반도체 또는 기반에서 또는 기반위에 영역들 또는 접합들을 형성하기 위해, 이전 공정 단계들이 활용될 수 있다.
용어 "픽셀"은 전자기 방사를 전기 신호로 변환하는 포토 컨덕터 및 트랜지스터를 포함하는 개별 화상 소자 유닛 셀을 의미한다. 설명을 위해, 본 발명의 일 실시예에 따르는 대표 픽셀을 도면과 설명에 나타낸다. 픽셀들의 어레이 또는 접합은 CMOS 또는 CCD 이미저 장치에서 사용하기 위한 포토 컨덕터 어레이를 포함할 수 있다. 전형적으로, 포토 컨덕터 어레이의 모든 픽셀들의 조립은 유사한 방식으로 동시에 진행된다.
도면에 있어서, 동일한 요소는 동일한 도면 부호로 나타내고, 도 1-16은 본 발명의 실시예들에 따라서 행해진, CMOS 및 CCD 촬상 장치의 커패시터의 성능을 개선하기 위한 방법을 도시한다. 도 2-14에서 브레이크 심볼(≪)은 N채널 트랜지스터 를 갖고 있는 픽셀 어레이 영역(58)과 주변 영역(59)에서 P채널 장치 사이의 공간적인 분리를 나타낸다.
도 1-5는 커패시터(84, 93)(도 1, 5)가 반도체 기판(70)의 활성 영역과 주변 영역에 각각 형성되어 있는, 본 발명의 제1 실시예를 나타낸다. 픽셀 영역(58) 및 주변 영역(59)의 부들은 반도체 기판(70)에서 CMOS 이미저 집적 회로가 조립될 수 있는 표면에 형성되어 있다. CMOS 조립 공정은 예를 들면 약하게 도핑된 P형 또는 N형 실리콘 기판, 또는 강하게 도핑된 기판 위의 약하게 도핑된 애피택셜 실리콘으로 시작한다. 기판(70)의 픽셀 영역(58)은 픽셀의 어레이내에 픽셀 셀 회로의 부품을 포함하고, 주변 영역(59)는 어레이의 주변에 형성되고, 픽셀 셀로부터의 타이밍 및 제어, 또는 신호의 독출에 대해서 사용되는 각 부품들을 포함한다. 소스/드레인 영역(미도시)은 이온 주입을 포함하여 다른 적절한 방법을 사용하여 기판(70)에 주입되어, 약하게 도핑되거나 강하게 도핑된 소스/드레인 영역을 형성할 수 있다.
도 1은 또한 활성 픽셀 영역(58) 및 주변 영역(59)에 형성되어 있는 트랜지스터(76, 94) 및 커패시터(84, 93)를 도시한다. 트랜지스터(76, 94) 및 커패시터(84, 93)는 각각 절연재료층(88)을 포함한다. 절연재료(88)는 종래의 증착 공정, 예를 들면 열산화 또는 화학기상증착(CVD)에 의해 형성된 TEOS(tetraethyl orthosilicate)층일 수 있다. 절연 재료(88)는 질화물, 산화물, ON(oxide-nitride), NO(nitride-oxide), ONO(oxide-nitride-oxide), 또는 다른 절연 재료로서 선택적으로 형성될 수 있다.
도 1은 또한 픽셀 영역(58)의 포토센서(90)를 도시한다. 포토 센서(90)는 도 1-9에 나타낸 것같이, 기판의 아래 부분에서 광발생된 전하를 축적하는 포토 다이오드로서 형성될 수 있다. 포토 센서(90)는 종래의 기술에 의해 기판(70)의 상면에 또는 그 아래에 형성된 예를 들면 감광성 p-n-p 접합 영역을 포함할 수 있다. 본 발명의 이미저는, 광발생된 전하를 초기에 축적하는 것으로서, 포토 다이오드 대신에 포토게이트, 포토컨덕터 또는 다른 이미지-전하 변환장치를 포함할 수 있다. 포토센서(90)는 기판(70)의 상면에 또는 그 아래에 형성될 수 있고, 반도체 장치의 다른 부품들과 집적되는 어떠한 배치, 방향, 형상 및 구조로 구성될 수 있다.
도 1에 도시하지는 않았지만, 픽셀 영역(58)은 다른 N채널 장치(미도시)를 포함할 수 있고, 주변 영역(59)은 다른 P채널 장치(미도시)를 포함할 수 있다. 예를 들면, 픽셀 영역(58)은 트랜스퍼 게이트 및 리셋 게이트(미도시)에 의해 제어되고, 폴리실리콘 스택을 증착 및 패터닝하여 각각 형성된 N채널 트랜지스터를 포함한다. 폴리 실리콘 스택은 예를 들면 산화 게이트 층, 도핑된 폴리실리콘층 및 산화물 또는 질화물 층을 증착 및 패터닝하여 형성될 수 있다.
도 2를 참조하면, 도 1의 CMOS 이미지 센서를 A-A 선을 따라 취한 단면도를 나타내는 것으로, 초기 공정 후이지만, 픽셀 영역(58) 및 주변 영역(59)에 트랜지스터(76, 94) 및 커패시터(84, 93)를 형성하기 전을 나타낸다. 예를 들기 위해, 기판(70)은 실리콘 기판일 수 있고, 하나의 표면의 일부로서 처리되는, 표면 산화층을 포함할 수 있다. 그러나, 상기 기술한 것같이, 본 발명은 다른 반도체 기판들에 동일하게 응용할 수 있다.
도 2는 종래의 공정에 의해 기판(70)에 형성된 트렌치 아이솔레이션 영역 (128)을 또한 도시한다. 예를 들면, 트렌치 아이솔레이션 영역(128)은, RIE(Reactive Ion Etching) 등의 방향성 에칭 공정을 통해, 도핑된 활성층 또는 기판(70)에 트렌치가 우선 에칭되는, STI 공정에 의해 형성되거나, 또는 일반적으로 대략 1000Å∼5000Å의 충분한 깊이로 기판(70)을 에칭하기 위해 사용된 바람직한 이방성 에천트로 형성된다. 트랜치는 예를 들면 이산화규소, 질화규소, ON(oxide-nitride), NO(nitride-oxide), 또는 ONO(oxide-nitride-oxide)의 절연 재료로 충진된다. 절연재료는 저압 화학적 기상증착(LPCVD), 고밀도 플라즈마(HDP) 증착 또는 트렌치내에 절연 재료를 증착하는 다른 적절한 방법 등의 각종 화학적 기상증착(CVD) 기술에 의해 형성될 수 있다. 트렌치 아이솔레이션 영역(128)이 STI 공정에 의해 형성되지만, 대신에 아이솔레이션 영역(128)은 LOCOS(Local Oxidation of Silicon) 공정을 사용하여 형성될 수 있는 것으로 이해되어야 한다.
또한, 기판(70)에 형성되어 감지 노드로서 동작하는 플로팅 확산 영역(125)이 도 2에 도시되어 있다. 트랜스퍼 게이트(미도시)는 포토센서(90)에서 발생된 광전하를 플로팅 확산 영역(125)에 전이한다. 트렌치 아이솔레이션 영역(128) 및 확산 영역(125)은 각종 조립 단계후에 마스크 이온 주입을 통해 도핑된다.
계속해서 도 2를 참조하면, 게이트 산화층(81)은 기판(70)의 표면위에 형성된다. 제1 전극층(210)은 게이트 산화층(81) 및 트렌치 아이솔레이션 영역(128) 위에 실질적으로 형성된다. 전극층(210)은 이것에 한정되는 것은 아니지만, 폴리, 폴리/WSi, 폴리/WN/W 및 폴리/실리사이드을 포함하여 임의의 적절한 전극 재료로 형성될 수 있다. 전극층(210)은 형성된 후, 임의의 적절한 평탄화 기술을 이용하여 선택적으로 평탄화될 수 있다.
그 후, 유전층(214, 218)은 도 2에 나타낸 것같이 전측층(210) 위에 연속적으로 형성된다. 유전층(214, 218)은 산화물, 금속 산화물, HfOx, 질화물, Al2O3, Ta2O5 또는 BST 재료 또는 임의의 다른 직류의 부도체로 형성될 수 있다. 그러면, 전극층(220)은 유전층(218)에 대해서 형성된다. 전극층(220)은 이것에 한정되는 것은 아니지만, 폴리 실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 및 폴리/MoSi2를 포함하여 임의의 적절한 전극재료로 형성될 수 있다. 전극층(210, 220)은 예를 들면, 대략 50Å∼1000Å의 임의의 적합한 두께로 각각 형성된다. 층(210, 214, 218, 220)은 저압 화학 기상증착(LPCVD) 또는 고밀도 플라즈마(HDP) 증착과 같은 화학 기상 증착(CVD) 기술을 포함하여 임의의 적절한 기술로 각각 증착될 수 있다. 본 발명에서 사용된 유전체들은 예를 들면, 대략 10Å∼500Å의 임의의 적절한 두께로, 원하는 형상과 구조를 가지고 형성될 수 있다.
도 3은 도 2에 나타낸 것에 뒤이은 공정의 단계, 특히 전극층(220)의 패터닝을 나타낸다. 전극층(220)은 도 3에 도시되어 있는 것같이, 층(210, 214, 218) 및 트렌치 아이솔레이션 영역(128) 위의 직선 측벽으로 일반적으로 패터닝되지만, 전극층(220)은 다른 적절한 형상 및 구조로 선택적으로 패터닝될 수 있다.
도 4를 참조하면, 절연층(88)은 유전층(218) 뿐 아니라 패턴닝된 전극(220)을 덮도록 형성되어 있다. 절연층(88)은 예를 들면 열산화 또는 화학 기상증착(CVD)의 종래의 증착 공정에 의해 형성된 TEOS(tetraethyl orthosilicate)의 층일 수 있다. 절연층(88)은 질화물, 산화물, ON(oxide-nitride), NO(nitride-oxide), ONO(oxide-nitride-oxide) 또는 다른 절연 재료로 선택적으로 형성될 수 있다. 절연층(88)은 원하는 두께를 가지고 형성될 수 있고, 형성 후에 선택적으로 평탄화될 수 있다.
도 4의 절연층(88)의 형성에 이어서, 픽셀 트랜지스터(76), 픽셀 커패시터(84), 주변 트랜지스터(94) 및 주변 커패시터(93)가 도 5에 나타낸 것같이, 층(210, 214, 218)의 일부 및 절연층(88)을 패터닝하고 에칭하여 형성된다. 트랜지스터 및 커패시터 형성에 대한 공정 단계들의 순서는 특정 공정 흐름에 대한 필요 또는 편리성에 따라서 변경될 수 있다. 예를 들면, 게이트 스택은 커패시터의 형성 단계의 전, 후 또는 그 사이에서 형성될 수 있다. 도 5에 나타낸 유전체(214, 218)로 이루어진 이중 스택 커패시터(84, 93)는 낮은 누설과 높은 용량을 제공한다.
도 5에 나타낸 N채널 및 P채널 소자가 완전히 형성된 후에, 상승된 온도 구동 단계가 또한 실행될 수 있다. 또한, 도 5에 나타낸 구조는 촬상 소자위에 형성된 많은 반투명 또는 투명의 절연 및 패시베이션(passivation) 층(미도시)으로 덮혀질 수 있다. 이러한 절연 및 패시베이션 층은 평탄화가능한 SiO2, TEOS, BPSG, 질화물, PSG, BSG, 또는 SOG를 포함할 수 있다. 주입된 소스/드레인 영역과 전기적으로 연결하도록 예를 들면 절연층에 접촉점을 형성하고, 픽셀에서 다른 연결점들과 게이트선을 연결하기 위해 다른 배선을 형성하기 위해 종래의 공정 단계들이 실행될 수 있다. 다른 종래의 공정 단계들은 예를 들면 필터 및 렌즈의 부가적인 부품들의 형성을 완료하가 위해 또한 실행될 수 있다. 공정 단계들의 순서는 특별한 공정 흐름에 대한 필요 또는 편의에 따라서 변화할 수 있다.
도 6-9는 본 발명에 따른 인-픽셀 커패시터(184)(도 9) 및 주변 커패시터(193)(도 9)의 형성에 대한 제2 실시예를 나타낸다. 도 6은 도 9의 픽셀 영역(58) 및 주변 영역(59)에서 초기 공정 후이지만, 트랜지스터(176, 194) 및 커패시터(184, 193)가 형성되기 전의 IC 소자를 표시한다. 도 6의 구조는, 2개의 구조가 제1 전극층(20) 및 2개의 유전층(214, 218)을 포함할 정도로 도 2의 구조와 부분적으로 유사하지만, 도 6의 구조는 포토레지스트층(230)(도 6)이 전극층(220)(도 2) 대신에 형성되어 있는 것이 도 2의 구조와 다르다.
포토레지스트층(230)은 유전층(218) 위에 접촉하여 형성되어, 도 6에 도시한 것같이, 주변 영역(59)에서 유전층(218)이 패터닝되도록 한다. 주변 영역(59)에서 유전층(218)의 노출부의 선택적인 에칭과 제거, 및 포토레지스트층(230)이 벗겨진 후에, 결과의 구조를 도 7에 나타낸다. 이러한 방식으로, 도 7의 픽셀 영역(58)은 2개의 유전층(214, 218)을 포함하는 반면, 오직 단일의 유전층(214)이 주변 영역(59)에 남겨진다. 이전의 실시예에서와 같이, 전극층(210)은 이것에 한정되는 것은 아니지만, 폴리, 폴리/WSi, 폴리/WN/W, 폴리/실리사이드를 포함하여 임의의 적절한 전극재료로 형성될 수 있다. 유전층(214, 218)은 산화물, 금속 산화물, HfOx, 질화물, Al2O3, Ta2O5 또는 BST 재료, 또는 임의의 다른 직류의 부도체로 각각 형성될 수 있다. 층(210, 214, 218)은 화학 기상 증착(CVD), 저압 화학 기상증착(LPCVD) 또는 고밀도 플라즈마(HDP) 증착을 포함하여 임의의 적절한 기술로 증착될 수 있다.
도 8은 도 7에 나타낸 것의 후속 공정의 단계를 도시한다. 유전층(218)의 패터닝에 이어서, 도 8의 전극층(220)이 픽셀 영역(58)의 절연층(218) 및 주변 영역(59)의 유전층(214) 위에 증착되고 패터닝된다. 이전에 기술된 실시예에서와 같이, 전극층(220)은 이것에 한정되는 것은 아니지만, 폴리실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2를 포함하여 임의의 적절한 전극재료로 형성될 수 있다. 층(210, 214, 218,220)은 저압 화학 기상증착(LPCVD) 또는 고밀도 플라즈마(HDP) 증착 등의 화학 기상 증착(CVD)을 포함하여 임의의 적절한 기술로 증착될 수 있다. 전극층(220)은 도시한 것같이 층(214, 218) 위의 직선 측벽으로 일반적으로 패터닝되지만, 전극층(220)은 다른 적절한 형상 및 구조로 패터닝될 수 있다.
도 9는 도 8에 나타낸 것에 뒤이은 공정의 단계를 나타낸다. 절연층(88), 예를 들면 TEOS(tetraethyl orthosilicate)는, 유전층(214, 218)뿐 아니라 패터닝된 전극(220)을 덮도록 형성되어 있다. 층(210, 214, 218) 및 절연층(88)의 선택적인 에칭 및 패터닝후에, 결과의 픽셀 트랜지스터(176), 픽셀 커패시터(184), 주변 트랜지스터(194) 및 주변 커패시터(193)가 도 9에 나타낸 것같이 형성된다. 주변 커패시터(193)는 단일 유전체(214)를 포함하는 반면에, 인-픽셀 커패시터(184)는 2개의 유전체(214, 218)를 포함한다. 한편, 주변 커패시터는 2개 이상의 유전체를 포함하여 형성될 수 있고, 픽셀 커패시터는 단일 유전체를 포함할 수 있다.
도 9에 나타낸 N채널 및 P채널 장치가 완전히 형성된 후에, 상승된 온도 구 동 단계가 실행될 수 있다. 도 9에 나타낸 구조들은 촬상 소자 위에 형성된 많은 반투명 또는 투명의 절연 및 패시베이션 층(미도시)으로 덮혀질 수 있다. 이러한 절연 및 패시베이션 층은 평탄화가능한 SiO2, TEOS, BPSG, 질화물, PSG, BSG, 또는 SOG를 포함할 수 있다. 주입된 소스/드레인 영역과 전기적으로 연결하도록 예를 들면 절연층에 접촉점을 형성하고, 픽셀에서 다른 연결점들과 게이트선을 연결하도록 다른 배선을 형성하기 위해 종래의 공정 단계들이 실행될 수 있다.
도 10-14는 픽셀 영역(58) 및 주변 영역(59)에서 인-픽셀 커패시터(284)(도 14)와 주변 커패시터(293)(도 14)의 구조에 대해서 본 발명의 제3 실시예를 도시한다. 도 10은 도 14의 초기 공정 후이지만, 트랜지스터(276, 294) 및 커패시터(284, 293)의 형성 전의 IC 소자를 표시한다. 도 10의 구조는, 2개의 구조가 제1 전극층(210) 및 제1 전극층(210) 위에 형성되고 접촉하는 제 1유전층(214)을 포함하는 정도로 도 6의 구조와 부분적으로 유사하지만, 도 10의 구조는, 오직 한개의 유전층이 도 10에서 사용되고, 그래서 포토레지스트층(230)(도 10)이 제1 유전층(214) 바로 위에 접촉하여 형성되어 있는 것에서 도 6의 구조와 다르다.
이전에 서술된 실시예에서, 트렌치 아이솔레이션 영역(128) 및 플로팅 확산 영역(125)이 도 10에 나타낸 것같이 기판(70)에 형성되어 있다. 게이트 산화층(81)은 기판(70)의 표면 위에 형성되어 있고, 그리고 제1 전극층(210)은 게이트 산화층(81) 및 트렌치 아이솔레이션영역(128) 위에 형성되어 있다. 전극층(210)은 이것에 한정되는 것은 아니지만, 폴리, 폴리/WSi, 폴리/WN/W, 폴리/실리사이드를 포함하여 임의의 적절한 전극재료로 형성될 수 있다. 이어서, 유전층(214)은 CVD, LPCVD 또 는 HDP 증착을 포함하여 임의의 적절한 기술에 의해 전극층(210) 위에 형성된다. 유전층(214)은 산화물, 금속 산화물, HfOx, 질화물, Al2O3, Ta2O5 또는 BST 재료, 또는 임의의 다른 직류의 부도체로 형성될 수 있다. 그 다음 포토레지스트층(230)은 도 10에 나타낸 것같이 주변 영역(59)에서 유전층(214)의 패터닝을 위해서 증착된다. 주변 영역(59)에서 유전층(214)의 노출된 부분의 선택적인 에칭과 제거 후에, 결과의 구조를 도 11에 나타낸다. 레지스트 층(230)은 산소 포함 플라즈마를 이용하여 벗겨진다.
도 12a에 나타낸 것같이, 제2 유전층(215)은 주변부 및 어레이에 증착된다. 유전층(215)은 산화물, 질화물, 금속 산화물, Al2O3, Ta2O5 또는 BST, HfOx, 또는 임의의 다른 절연체로 형성될 수 있다. 유전층은 CVD, LDVCD, HDP 등의 임의의 적절한 기술로 증착될 수 있지만, 이들 증착법에 한정되지 않는다. 유전체(215)는 유전체(214)와 다르다. 또한, 도 12a에 나타낸 것같이, 적어도 하나의 주변 커패시터 영역을 덮는 다른 포토 레지스트층(330)이 있다.
한편, 픽셀 영역(58)에서 다른 유전체의 증착이 뒤에 오는 적절한 마스킹 단계들로, 유전체가 주변 영역(59)에서 우선 적용되도록 공정 단계들이 변경될 수 있다.
도 12b를 참조한다. 도 12b에서, 유전층(215)은 픽셀 영역으로부터, 웨트 또는 드라이 에칭일 수 있는 선택적인 에칭에 의해 제거된다. 주변 영역에서 유전체(215)는 포토레지스트층(330)에 의해 보호되고, 제거되지 않는다. 선택적인 에칭 후, 포토레지스트층(330)은 산소함유 플라즈마를 이용하여 제거된다.
도 13을 참조한다. 전극층(220)은 픽셀 영역(58)에서의 유전층(214)과 주변 영역(59)에서의 유전층(215) 위에 증착되고 패터닝된다. 전극층(220)은 폴리실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2를 포함하여 임의의 적절한 전극재료로 형성될 수 있지만, 여기에 한정되지는 않는다. 이전에 서술된 실시예 들에서와 같이, 절연층(88)은 도 14에 나타낸 것같이, 유전층(214, 215) 뿐아니라 패터닝된 전극(220)을 덮도록 이어서 형성된다.
층(210, 214, 215) 및 절연층(88)의 선택적인 에칭 및 패터닝 후에, 결과의 픽셀 트랜지스터(276), 픽셀 커패시터(284), 주변 트랜지스터(294), 및 주변 커패시터(293)가 도 14에 나타낸 것같이 형성된다. 주변 커패시터(293)는 단일 유전체(215)를 포함하고, 픽셀 커패시터(284)는 유전체(215)와는 다른 단일 유전체(214)를 포함한다. 한편, 주변 커패시터(293)는 2개 이상의 유전체로 형성될 수 있고, 픽셀 커패시터(284)는 2개 이상의 다른 유전체로 형성될 수 있다.
도 14에 나타낸 N채널 및 P채널 장치가 완전히 형성된 후에, 상승된 온도구동 단계도 또한 실행될 수 있다. 또한, 도 14에 나타낸 구조는 촬상 소자 위에 형성된 많은 반투명 또는 투명의 절연 및 패시베이션 층(미도시)으로 덮혀질 수 있다. 주입된 소스/드레인 영역과 전기적으로 연결하도록 예를 들면 절연층에 접촉점을 형성하고, 픽셀에서 다른 연결점들과 게이트선을 연결하도록 다른 배선을 형성하기 위해 종래의 공정 단계들이 실행될 수 있다.
도 15는 로우와 칼럼으로 배열된 복수의 픽셀들을 포함하는 픽셀 어레이(800)를 갖는 CMOS 이미저 장치(808)의 블록도를 나타낸다. 어레이(800)에서 각 로우의 픽셀들은 모두 로우 선택선에 의해 동시에 턴온되고, 각 칼럼의 픽셀들은 각 칼럼 선택선에 의해 선택적으로 출력된다. 로우 어드레스 디코더(820)에 따라서 로우 드라이버(810)에 의해 로우선들은 선택적으로 구동된다. 칼럼 선택선들은 칼럼 어드레스 디코더(870)에 따라서 칼럼 선택기(860)에 의해 선택적으로 구동된다. 픽셀 어레이는 타이밍 및 제어회로(850)에 의해 동작되어, 픽셀 신호 독출에 대하여 적절한 로우 및 칼럼 선을 선택하도록 어드레스 디코더(820, 870)를 제어한다. 픽셀 리셋신호(Vrst)와 픽셀 영상신호(Vsig)를 전형적으로 포함하는 픽셀 칼럼 신호는, 칼럼 선택기(860)와 관련된 샘플 홀드 회로(881)에 의해 독출된다. 아날로그 디지털 변환기(875)(ADC)에 의해 증폭되고 디지털화된 각 픽셀에 대해서, 차동 신호(Vrst-Vsig)는 차동 증폭기(862)에 의해 생성된다. 아날로그 디지털 컨버터(875)는 디지털화된 픽셀 신호를, 디지털 이미지를 형성하는 이미지 프로세서(880)에 공급한다. 이미지 프로세서(880)는 신호 증폭, 로우 어드레싱, 칼럼 어드레싱, 화이트 밸런스, 칼러 보정, 이미지 보정 및 결함 보정을 위한 회로를 포함할 수 있다.
원하면, 도 15에 대해서 상기 서술된 촬상 장치(808)는 단일 집적 회로에서 프로세서와 접합될 수 있다. 도 16은 촬상 장치를 활용할 수 있는 일 예의 처리 시스템(900), 예를 들면, 도 2-14에 도시된 본 발명의 실시예들에 따라서 구성된 촬상 장치와 접합하는 CMOS 이미저(808)를 도시한다. CPU(901)를 포함하여, 도 16에 나타낸 전자 부품들 중 임의의 하나는, 본 발명의 방법들 및 이미저에 따라서 형성 된 이미지를 처리하는데 사용하기 위한 집적 회로로서 조립될 수 있다.
도 16에 도시된 것같이, 처리 시스템(900)은 로컬 버스(904)와 접합된 하나 이상의 프로세서(901)를 포함한다. 메모리 컨트롤러(902)와 1차 버스 브리지(903)는 또한 로컬 버스에 연결된다. 처리 시스템(900)은 다중 메모리 컨트롤러(902) 및/또는 다중 1차 버스 브리지(903)를 포함할 수 있다. 메모리 컨트롤러(902)와 1차 버스 브리지(903)는 단일 장치(906)로서 집적될 수 있다.
또한, 메모리 컨트롤러(902)는 하나 이상의 메모리 버스들(907)에 접합된다. 각 메모리 버스는 적어도 하나의 메모리 장치(100)를 포함하는 메모리 부품(908)을 수용한다. 메모리 부품들(908)은 메모리 카드 또는 메모리 모듈일 수 있다. 메모리 모듈들의 예들은 단일 인라인 메모리 모듈(SIMM)과 이중 인라인 메모리 모듈(DIMM)을 포함한다. 메모리 부품(908)은 하나 이상의 부가 장치들(909)를 포함할 수 있다. 예를 들면, SIMM 또는 DIMM에서, 부가 장치(909)는 SPD(serial presence detect) 메모리 등의 구성 메모리일 수 있다. 메모리 컨트롤러(902)는 캐시 메모리(905)에 접합될 수 있다. 캐시 메모리(905)는 처리 시스템에서 오직 캐시메모리일 수 있다. 한편, 다른 장치들, 예를 들면 프로세서(901)는 또한 캐시 메모리(905)와 함께 캐시 계층을 형성할 수 있는 캐시 메모리들을 포함할 수 있다. 프로세싱 시스템(900)은 버스 마스터이거나 또는 DMA(direct memory access)를 지원하는 주변기기들 또는 컨트롤러들을 포함하고, 메모리 컨트롤러(902)는 캐시 코히어런시 프로토콜을 실행할 수 있다. 메모리 컨트롤러(902)가 복수의 메모리 버스들(907)에 연결되면, 각 메모리 버스(907)는 병렬로 동작될 수 있거나, 다른 어드레스 범위들은 다른 메모리 버스들(907)에 매핑될 수 있다.
1차버스 브리지(903)는 적어도 하나의 주변 버스(910)와 연결되어 있다. 주변 기기 또는 부가 버스 브리지와 같은 각종 장치 들은 주변 버스(910)에 연결될 수 있다. 이들 장치들은 저장 컨트롤러(911), 다방면의 I/O장치(914), 2차버스 브리지(915), 멀티 미디어 프로세서(918), 및 레거시 장치 인터페이스(920)를 포함한다. 1차 버스 브리지(903)는 또한 하나 이상의 특수 목적 고속 포트(922)에 연결된다. 개인용 컴퓨터에서, 예를 들면 특수 목적 포트는, 고성능의 비디오 카드를 처리 시스템(900)에 연결하기 위해 사용된 AGP(Accelerated Graphics Port)일 수 있다.
저장 컨트롤러(911)는 하나 이상의 저장 장치(913)를 저장 버스(912)를 통해 주변 버스(910)에 연결한다. 예를 들면, 저장 컨트롤러(911)는 SCSI 컨트롤러가 가능하고, 저장 장치(913)는 SCSI 디스크가 가능하다. I/O 장치(914)는 어떠한 종류의 주변 장치일 수 있다. 예를 들면, I/O장치(914)는 이더넷 카드와 같은, 로컬 영역 네트워크 인터페이스일 수 있다. 2차 버스 브리지는 다른 버스를 통해 처리 시스템에 부가 장치를 인터페이스하기 위해 사용될 수 있다. 예를 들면, 2차 버스 브리지는 처리 시스템(900)에 USB 장치(917)를 연결하기 위해 사용된 USB(Universal Serial Bus) 컨트롤러일 수 있다. 멀티미디어 프로세서(918)는 사운드 카드, 비디오 캡쳐 카드, 또는 스피커(919)와 같은 하나의 부가적인 장치에 또한 연결될 수 있는 다른 어떤 유형의 미디어 인터페이스일 수 있다. 레거시 장치 인터페이스(920)는 레거시 장치, 예를 들면 더 오래된 스타일의 키보드 및 마우스를 처리 시 스템(900)에 연결하기 위해 사용된다.
도 16에 나타낸 처리 시스템(900)은 본 발명이 사용될 수 있는 일 예의 처리 시스템이다. 도 16은 워크 스테이션과 같은 범용 컴퓨터용에 특히 적절한 처리 구조를 나타내므로, 각종 기기에서 사용하기에 보다 적합하게 되도록 처리 시스템(900)을 구성하도록 주지의 변형이 행해질 수 있는 것으로 인식되어야 한다. 예를 들면, 처리를 요하는 많은 전자 장치들은, 메모리 부품(908) 및/또는 메모리 장치(100)에 연결된 CPU(901)에 의존하는 보다 간단한 구조를 사용하여 실현될 수 있다. 이들 전자 장치들은 오디오/비디오 프로세서 및 레코더, 디지털 카메라 및/또는 레코더를 포함할 수 있지만, 이것에 한정되지 않는다. 본 발명의 CMOS 이미저 장치들은, 픽셀 프로세서와 연결될 때, 예를 들면 디지털 카메라 및 비디오 프로세서 및 레코더에서 실현될 수 있다. 변형은 예를 들면 불필요한 부품들의 제거, 특수 장치들 또는 회로들의 추가, 및/또는 복수의 장치들의 집적을 포함할 수 있다.
본 발명은 별개의 픽셀 커패시터와 주변 커패시터, 및 이러한 픽셀 커패시터 및 주변 커패시터를 조립한 구조를 갖는 이미저 장치를 형성하는 방법에 관한 것이지만, 본 기술에서 숙련된 자는, 본 발명이, 반도체 장치에서 하나 이상의 처리 부품을 집적하기 위한 임의의 유형의 이미저 장치를 형성하기 위해 사용될 수 있는 것으로 인식할 수 있다. 예를 들면, 본 발명은 CMOS 이미지 센서에서 사용하는 것으로 상기에 서술되었지만, 본 발명은 여기에 한정되지 않고, 임의의 적절한 이미지 센서, 예를 들면 CCD 이미지 센서에서 사용될 수 있다.
CCD 이미지 센서의 최종(출력)단은 출력 신호로서 순차적인 픽셀 신호들을 제공하고, 플로팅 확산 노드, 소스 플로워 트랜지스터, 및 리셋 게이트를, 이들 요소들이 CMOS 이미저의 픽셀에서 사용되는 것과 유사한 방식으로 사용한다. 따라서, 본 발명의 커패시터들을 사용하여 형성된 픽셀들은 CMOS 이미지 센서뿐 아니라 CCD 이미지 센서에서 사용될 수 있다. 본 발명의 이미저 장치들은 다른 크기의 메가픽셀 이미저, 예를 들면 대략 0.1 메가픽셀 ∼대략 20 메가픽셀의 범위의 어레이를 갖는 이미저로서 형성될 수 있다.
본 발명은 별개의 픽셀 커패시터들과 주변 커패시터들을 포함하는 촬상 장치들을 특별히 참조하여 서술되었지만, 본 발명은 보다 넓은 응용성을 가지고 임의의 촬상 장치들에서 사용될 수 있다. 유사하게, 상기 서술된 처리들은 사용될 수 있는 많은 것 중의 소수일 뿐이다. 상기 설명 및 도면들은, 본 발명의 목적, 특징 및 장점들을 달성하기 위한 바람직한 실시예들을 설명한다. 특정 장점들 및 바람직한 실시예들이 상기 서술되어 있지만, 본 기술에서 숙련된 자는, 본 발명의 진의 또는 범위를 벗어나지 않으면, 대체, 부가, 삭제, 변경 및/또는 다른 변화들이 만들어질 수 있는 것으로 인식할 수 있다. 따라서, 본 발명은 상기 설명에 한정되지 않고, 첨부된 청구항 들의 범위에 의해서 제한될 뿐이다.
Claims (49)
- CMOS 촬상 장치를 형성하는 방법에 있어서,적어도 하나의 인-픽셀 포토센서를 형성하는 단계; 및상기 포토센서를 포함하고 있는 픽셀 영역에 인-픽셀 커패시터를 형성하고, 상기 픽셀 영역 바깥의 주변 영역에 적어도 하나의 주변 캐패시터를 형성하는 단계로서, 상기 인-픽셀 커패시터와 상기 주변 커패시터는 동일한 공정 단계들을 이용하여 동시에 형성되는, 단계를 포함하고, 상기 공정 단계들은:상기 픽셀 영역과 주변 영역에서 기판 위에 제1 전극층을 형성하는 단계;상기 제1 전극층 위에 제1 유전층을 형성하는 단계;상기 제1 유전층 위에 제2 유전층을 형성하는 단계; 및상기 제2 유전층 위에 제2 전극층을 형성하는 단계를 포함하는, CMOS 촬상 장치를 형성하는 방법.
- 청구항 1에 있어서,상기 제1 전극층은 폴리, 폴리/WSi, 폴리/WN/W, 폴리/실리사이드, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되어 있는, CMOS 촬상 장치를 형성하는 방법.
- 청구항 1에 있어서,상기 제1 유전층 및 상기 제2 유전층은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 각각 선택된 어느 하나의 재료로 형성되어 있는, CMOS 촬상 장치를 형성하는 방법.
- 청구항 1에 있어서,상기 제2 전극층은 폴리 실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, CMOS 촬상 장치를 형성하는 방법.
- 청구항 1에 있어서,상기 포토센서는 포토다이오드, 포토게이트 또는 포토컨덕터 중 하나인, CMOS 촬상 장치를 형성하는 방법.
- 청구항 5에 있어서,상기 포토 다이오드는 p-n-p 포토다이오드인, CMOS 촬상 장치를 형성하는 방법.
- 단일 유전체 커패시터와 이중 유전체 커패시터를 모두 갖는 촬상 장치를 형성하는 방법에 있어서,적어도 하나의 포토센서를 형성하는 단계;픽셀 영역과 주변 영역에서 기판 위에 제1 전극층을 형성하는 단계;상기 제1 전극층 위에 제1 유전층을 형성하는 단계;상기 제1 유전층 위에 제2 유전층을 형성하는 단계;상기 픽셀 영역과 상기 주변 영역 중 하나에서 상기 제2 유전층을 제거하는 단계;상기 픽셀 영역과 상기 주변 영역 중 하나는 상기 제1 유전층을 포함하고, 상기 픽셀 영역과 상기 주변 영역 중 나머지는 상기 제1 유전층과 상기 제2 유전층을 모두 포함하도록, 상기 픽셀 영역과 상기 주변 영역에서 제2 전극층을 패터닝하는 단계를 포함하는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제1 유전층은 상기 제2 유전층과 다른 유전층인, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제1 전극층은 폴리, 폴리/WSi, 폴리/WN/W 및 폴리/실리사이드, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되어 있는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제1 유전층 및 상기 제2 유전층은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 각각 선택된 어느 하나의 재료로 형성되어 있는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제2 전극층은 폴리 실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 포토센서는 포토다이오드, 포토게이트 또는 포토컨덕터 중 하나인, 촬상 장치를 형성하는 방법.
- 청구항 12에 있어서,상기 포토 다이오드는 p-n-p 포토다이오드인, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제2 유전층을 제거하는 단계는 포토레지스트 마스킹 공정을 포함하는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제2 유전층을 제거하는 단계는 습식 또는 건식 식각(etch) 공정을 포함하는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제2 유전층을 제거하는 단계는 상기 픽셀 영역에서 상기 제2 유전체를 제거하는 것을 포함하는, 촬상 장치를 형성하는 방법.
- 청구항 7에 있어서,상기 제2 유전층을 제거하는 단계는 상기 주변 영역에서 상기 제2 유전체를 제거하는 것을 포함하는, 촬상 장치를 형성하는 방법.
- 촬상 장치로서,반도체 기판;픽셀 영역의 적어도 하나의 포토센서;상기 포토센서를 포함하고 있는 상기 픽셀 영역의 인-픽셀 커패시터와 상기 픽셀 영역 바깥의 주변 영역의 적어도 하나의 주변 커패시터를 포함하고,상기 인-픽셀 커패시터와 상기 적어도 하나의 주변 커패시터는:상기 반도체 기판 위의 제1 전극층으로서, 상기 제1 전극층은 상기 촬상 장치의 상기 주변 영역과 상기 픽셀 영역에 있는 것인, 제1 전극층;상기 제1 전극층 위의 제1 유전층;상기 제1 유전층 위의 제2 유전층;및상기 제2 유전층 위의 제2 전극층을 포함하는, 촬상 장치.
- 청구항 18에 있어서,상기 제1 전극층은 폴리, 폴리/WSi, 폴리/WN/W, 폴리/실리사이드, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, 촬상 장치.
- 청구항 18에 있어서,상기 포토센서는 포토다이오드, 포토게이트 또는 포토컨덕터 중 하나인, 촬상 장치.
- 청구항 18에 있어서,상기 제1 유전층은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 선택된 어느 하나의 재료를 포함하는, 촬상 장치.
- 청구항 18에 있어서,상기 제2 유전층은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 선택된 어느 하나의 재료를 포함하는, 촬상 장치.
- 청구항 18에 있어서,상기 제2 전극층은 폴리 실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, 촬상 장치.
- 기판;적어도 하나의 포토센서;상기 기판의 픽셀 어레이 영역에 형성되고, 제1 전극, 제1 복수의 유전층들 및 제 2전극을 포함하는 적어도 하나의 인-픽셀 커패시터; 및상기 픽셀 어레이 영역에 인접하는, 상기 기판의 주변 영역에 형성되고, 상기 제1 전극, 제2 복수의 유전층들 및 상기 제 2전극을 포함하는, 적어도 하나의 주변 커패시터를 포함하는, 촬상 장치.
- 청구항 24에 있어서,상기 적어도 하나의 인-픽셀 커패시터의 커패시턴스는 상기 적어도 하나의 주변 커패시터의 커패시턴스와 다른, 촬상 장치.
- 청구항 24에 있어서,상기 적어도 하나의 인-픽셀 커패시터의 커패시턴스는 적어도 하나의 주변 커패시터의 커패시턴스보다 큰, 촬상 장치.
- 청구항 24에 있어서,상기 적어도 하나의 주변 커패시터의 커패시턴스는 상기 적어도 하나의 인-픽셀 커패시터의 커패시턴스보다 큰, 촬상 장치.
- 청구항 24에 있어서,상기 제1 전극은 폴리, 폴리/WSi, 폴리/WN/W, 폴리/실리사이드, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, 촬상 장치.
- 청구항 24에 있어서,상기 제1 복수의 유전층들 및 상기 제2 복수의 유전층들은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 각각 선택된 어느 하나의 재료로 형성되는, 촬상 장치.
- 청구항 24에 있어서,상기 제2 전극층은 폴리 실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, 촬상 장치.
- 청구항 24에 있어서,상기 포토센서는 포토다이오드, 포토게이트 또는 포토컨덕터 중 하나인, 촬상 장치.
- 청구항 31에 있어서,상기 포토 다이오드는 p-n-p 포토다이오드인, 촬상 장치.
- 청구항 24에 있어서,상기 제1 복수의 유전층들은 상기 제2 복수의 유전층들과 다른 유전층인, 촬상 장치.
- 청구항 24에 있어서,상기 제1 복수의 유전층들중 적어도 하나는 상기 제2 복수의 유전층들 중의 하나와 다른 유전층인, 촬상 장치.
- 청구항 24에 있어서,상기 제1 복수의 유전층들은 상기 제2 복수의 유전층들과 재료 및 형상 중 하나 이상이 동일한, 촬상 장치.
- 청구항 24에 있어서,상기 촬상 장치는 CMOS 이미저인, 촬상 장치.
- CMOS 이미저 시스템으로서,(i) 프로세서; 및(ii) 상기 프로세서에 연결된 CMOS 촬상 장치를 포함하고,상기 CMOS 촬상 장치는,반도체 기판;픽셀 영역의 적어도 하나의 포토센서;상기 포토센서를 포함하고 있는 상기 픽셀 영역의 인-픽셀 커패시터와 상기 픽셀 영역 바깥의 주변 영역의 적어도 하나의 주변 커패시터를 포함하고,상기 인-픽셀 커패시터와 상기 적어도 하나의 주변 커패시터는:상기 반도체 기판 위의 제1 전극층으로서, 상기 제1 전극층은 상기 촬상 장치의 상기 주변 영역과 상기 픽셀 영역에 있는 것인, 제1 전극층;상기 제1 전극층 위의 제1 유전층;상기 제1 유전층 위의 제2 유전층;및상기 제2 유전층 위의 제2 전극층을 포함하는, CMOS 이미저 시스템.
- 청구항 37에 있어서,상기 프로세서는 신호 증폭, 로우(row) 어드레싱, 칼럼 어드레싱, 화이트 밸런스, 칼라 보정, 이미지 보정, 및 결함 보정용 회로를 포함하는, CMOS 이미저 시스템.
- CCD 촬상 장치로서,반도체 기판;적어도 하나의 포토센서;상기 촬상 장치의 픽셀 영역과 주변 영역의 상기 기판 위의 제1 전극층;상기 제1 전극층 위의 제1 유전층;상기 제1 유전층 위의 제2 유전층;및상기 제2 유전층 위의 제2 전극층을 포함하는, CCD 촬상 장치.
- 청구항 39에 있어서,상기 제1 전극층은 폴리, 폴리/WSi, 폴리/WN/W, 폴리/실리사이드, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, CCD 촬상 장치.
- 청구항 39에 있어서,상기 제1 유전층은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, CCD 촬상 장치.
- 청구항 39에 있어서,상기 제2 유전층은 산화물, 질화물, Al2O3, Ta2O5, BST, 금속 산화물 및 HfOx로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, CCD 촬상 장치.
- 청구항 39에 있어서,상기 제2 전극층은 폴리실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2, 폴리/MoSi2, 폴리/메탈 및 메탈로 이루어진 군에서 선택된 어느 하나의 재료로 형성되는, CCD 촬상 장치.
- CCD 이미저 시스템으로서,(i) 프로세서; 및(ii) 상기 프로세서에 연결된 CCD 촬상 장치를 포함하고,상기 CCD 촬상 장치는,반도체 기판;적어도 하나의 포토센서;상기 촬상 장치의 픽셀 영역과 주변 영역내의 상기 기판 위의 제1 전극층;상기 제1 전극층 위의 제1 유전층;상기 제1 유전층 위의 제2 유전층;및상기 제2 유전층 위의 제2 전극층을 포함하고,인-픽셀 커패시터들과, 상기 인-픽셀 커패시터들과는 다른 커패시터 특성을 갖는 주변 커패시터들을 형성하기 위해, 상기 제1 유전층 및 제2 유전층 중 적어도 하나는, 상기 픽셀 영역과 상기 주변 영역 사이에서 재료, 형상, 및 특성 중 하나 이상이 다른, CCD 이미저 시스템.
- 청구항 44에 있어서,상기 프로세서는 신호 증폭, 로우 어드레싱, 칼럼 어드레싱, 화이트 밸런스, 칼라 보정, 이미지 보정, 및 결함 보정용 회로를 포함하는, CCD 이미저 시스템.
- 촬상 장치로서,픽셀 어레이 및 상기 픽셀 어레이 바깥의 주변 영역을 포함하고, 상기 픽셀 어레이의 적어도 하나의 이미저 픽셀은:기판;적어도 하나의 포토센서;상기 픽셀 어레이의 제1 유형의 커패시터는 상기 주변 영역의 제1 유형의 커패시터와 동일하고, 상기 제1 유형의 커패시터는 제1 전극, 제1 복수의 유전층 및 제2 전극을 포함하는, 상기 픽셀 어레이와 상기 주변 영역의 제1 유형의 커패시터;및제2 유형의 커패시터는 상기 제1 전극, 제2 복수의 유전층 및 상기 제2 전극을 포함하는, 상기 픽셀 어레이에서의 제2 유형의 커패시터를 포함하는, 촬상 장치.
- 촬상 장치로서,픽셀 어레이 및 상기 픽셀 어레이 바깥의 주변 영역을 포함하고, 상기 픽셀 어레이의 적어도 하나의 이미저 픽셀은:기판;적어도 하나의 포토센서;상기 픽셀 어레이의 제1 유형의 커패시터는 상기 주변 영역의 제1 유형의 커패시터와 동일하고, 상기 제1 유형의 커패시터는 제1 전극, 제1 복수의 유전층 및 제2 전극을 포함하는, 상기 픽셀 어레이와 상기 주변 영역의 제1 유형의 커패시터;및상기 픽셀 어레이의 제2 유형의 커패시터는 상기 주변 영역의 제2 유형의 커패시터와 동일하고, 상기 제2 유형의 커패시터는 상기 제1 전극, 제2 복수의 유전층 및 상기 제2 전극을 포함하는, 상기 픽셀 어레이와 상기 주변 영역에서의 제2 유형의 커패시터를 포함하는, 촬상 장치.
- 촬상 장치로서,픽셀 어레이 및 상기 픽셀 어레이 바깥의 주변 영역을 포함하고, 상기 픽셀 어레이의 적어도 하나의 이미저 픽셀은:기판;적어도 하나의 포토센서;상기 픽셀 어레이의 제1 유형의 커패시터는 상기 주변 영역의 제1 유형의 커패시터와 동일하고, 상기 제1 유형의 커패시터는 제1 전극, 제1 복수의 유전층 및 제2 전극을 포함하는, 상기 픽셀 어레이와 상기 주변 영역의 제1 유형의 커패시터;및제2 유형의 커패시터는 상기 제1 전극, 제2 복수의 유전층 및 상기 제2 전극을 포함하는, 상기 주변 영역에서의 제2 유형의 커패시터를 포함하는, 촬상 장치.
- CCD 이미저 시스템으로서,(i) 프로세서; 및(ii) 상기 프로세서에 연결된 CCD 촬상 장치를 포함하고,상기 CCD 촬상 장치는,픽셀 어레이 및 상기 픽셀 어레이 바깥의 주변 영역을 포함하고, 상기 픽셀 어레이의 적어도 하나의 이미저 픽셀은:반도체 기판;적어도 하나의 포토센서;상기 픽셀 어레이의 제1 유형의 커패시터는 상기 주변 영역의 제1 유형의 커패시터와 동일하고, 상기 제1 유형의 커패시터는 제1 전극, 제1 복수의 유전층 및 제2 전극을 포함하는, 상기 픽셀 어레이와 상기 주변 영역의 제1 유형의 커패시터;및제2 유형의 커패시터는 상기 제1 전극, 제2 복수의 유전층 및 상기 제2 전극을 포함하는, 상기 주변 영역에서의 제2 유형의 커패시터를 포함하는, CCD 이미저 시스템.
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