KR100870424B1

KR100870424B1 - 내부 전압 생성 회로

Info

Publication number: KR100870424B1
Application number: KR1020070102990A
Authority: KR
Inventors: 구자승
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-12
Filing date: 2007-10-12
Publication date: 2008-11-26
Also published as: US20090097333A1; US7733709B2

Abstract

본 발명은 반도체 메모리 장치 내 내부적으로 전원 전압을 승압하여 고전압을 생성할 때, 뱅크가 활성화된 후 그에 따른 승압 동작에 지체가 일어나거나 동작 마진이 충분치 않더라도 안정적인 고전압 레벨을 유지시킬 수 있는 장치와 방법을 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 고전압 감지부, 승압 결정 신호 및 액티브 신호에 대응하여 승압 동작을 수행하는 승압 회로, 및 승압 결정 신호 및 뱅크 액티브 펄스에 대응하여 승압 동작을 수행하는 보조 승압 회로를 포함하는 것을 특징으로 한다. 따라서, 본 발명은 전원 전압을 승압하여 고전압을 생성하는 고전압 생성 회로에 있어서 뱅크가 활성화된 후 그에 따른 승압 동작에 지체가 일어나거나 동작 마진이 충분치 않은 경우에도 고전압 레벨을 유지할 수 있도록 하여 동작에 신뢰성을 높일 수 있다.

반도체, 고전압, 내부 전압, 고전압 감지기, 메모리 장치

Description

내부 전압 생성 회로{INTERNAL VOLTAGE GENERATING CIRCUIT}

본 발명은 반도체 메모리 장치 내 내부 전압 발생 회로에 관한 것으로, 특히 공급된 전원 전압을 승압시켜 반도체 내부에서 사용할 고전압을 생성하는 장치에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.

특히, 반도체 메모리 장치의 고집적화 추세에 따라 회로를 설계함에 있어서 서브-마이크론(sub-micron)급 이하의 디자인 규칙(design-rule)이 적용되고 있어,반도체 메모리 장치 내 회로를 구성하는 각 소자들의 크기는 극미세화되어 가고 있다. 한편, 반도체 메모리 장치가 채용되는 시스템은 중앙 처리 장치(CPU)의 동작 주파수가 더욱 높아짐에 따라, 반도체 메모리 장치 역시 고 주파수 동작 환경에서 동작할 수 있도록 설계된다. 이와 같이 각 소자들의 크기가 극미세화되면서 고주파수 동작이 이루어지도록 하기 위해서는, 기본적으로 전원 전압이 점차 낮아질 수밖에 없다. 예를 들면, 현재 및 차세대 메모리로 각광을 받고 있는 DDR3(Double Data Rate, version 3) 이상의 성능을 가진 동기식(synchronous) 반도체 메모리 장치에서는 1.5V(Volt) 이하의 전원 전압이 적용된다.

이와 같이, 차세대 반도체 메모리 장치의 전원 전압이 점차 낮아지고 전자 장치 및 반도체 메모리 장치 내에는 다양한 동작을 지원하기 위한 서로 다른 전압 레벨을 가지는 내부 전압들이 필요해 짐에 따라, 이를 모두 외부로부터 입력받기 힘들 뿐 아니라 비효율적이기 때문에 반도체 메모리 장치는 공급되는 전원 전압을 생성하는 내부 전원 발생기를 포함한다. 이러한 내부 전압 발생기는 외부로부터 입력된 전원 전압의 레벨에 대응하여 내부 전압을 생성하게 되는데, 입력된 전원 전압과 동일한 레벨의 내부 전압을 생성하는 경우와, 입력된 전원 전압의 레벨과 다른 레벨(예를 들면, 1/2, 1/4, 혹은 2 배 등)을 가지는 내부 전압을 생성하는 경우가 있다.

내부 전압 발생기 중 특히 온-칩(on-chip)상에 탑재되는 고전압 발생 회로의 중요성이 더욱 크게 부각되고 있다. 고전압 발생 회로는 전원 전압 이상의 고전압(high voltage)을 발생시키는 회로로서, 주로 반도체 메모리 장치 내 단위 셀에 연결된 워드 라인(WL; word line)을 구동하기 위해 채용되고 있고, 또한 데이터 출력 버퍼의 구동 전원(driving power)으로 사용하기 위해 채용된다.

반도체 메모리 장치의 고집적화로 인해 내부는 4, 8, 16 뱅크 등과 같이 뱅크의 수가 늘어가고 있으며 고속 동작으로 인해 클록의 주파수는 점점 높아지고 있다. 또한, 반도체 메모리 장치의 저장 용량은 점점 더 커지고 있어 고집적화에도 불구하고 칩의 크기는 점점 커지고 있다. 고전압(VPP)의 레벨을 감지하여 감지 결과에 따라 승압 회로를 활성화하여 고전압(VPP)의 레벨을 일정 수준 이상으로 유지하는 데 있어서, 칩의 크기가 커짐에 따라 칩 내부 곳곳에 위치한 승압 회로로 전달하는 데 소요되는 지연 시간과 높은 주파수를 가진 클록 신호로 인해 승압을 통해 고전압(VPP)을 생성할 수 있는 동작 마진이 짧아지고 넷다이(net-die) 증가를 위한 승압 회로 내 캐패시터의 크기 감소 등의 원인에 의해 고전압(VPP)의 레벨이 안정화되기 어렵다.

도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 고전압 감지부(120), 액티브 승압부(140), 및 스탠바이 승압부(160)를 포함한다. 고전압 감지부(120)는 반도체 메모리 장치 내 고전압(VPP) 레벨을 감지하여 일정 기준에 미치지 못할 경우 승압부를 활성화하기 위한 논리 하이 레벨(H)의 승압 결정 신호(VPP_DET)를 출력하고, 고전압(VPP) 레벨이 일정 기준보다 높을 경우 논리 로우 레벨(L)의 승압 결정 신호(VPP_DET)를 출력한다. 승압 결정 신호(VPP_DET)는 액티브 승압부(140) 및 스탠바이 승압부(160)로 전달되는데, 반도체 메모리 장치의 동작 상태를 나타내는 액티브 신호(ACTIVE)에 따라 액티브 승압부(140) 혹은 스탠바이 승압부(160)가 활성화하여 고전압(VPP)을 생성한다. 여기서, 액티브 신호(ACTIVE)는 반도체 메모리 장 치 내 뱅크가 활성화되어 있음을 의미한다.

도 2는 도 1에 도시된 액티브 승압부(140) 및 스탠바이 승압부(160) 내 제어 회로(142, 162)를 설명하기 위한 회로도이다.

도시된 바와 같이, 액티브 승압부(140)는 반도체 메모리 장치 내 뱅크가 활성화되어 있는 경우에만 동작하는 것으로 액티브 신호(ACTIVE)와 승압 결정 신호(VPP_DET)가 모두 활성화되었을 때만 승압 동작을 인에이블 시키기 위한 제 1 제어부(142)를 포함하고 있다. 즉, 제 1 제어부(142)의 출력 신호인 액티브 승압 인에이블 신호(ACTIVE_PUMP_ENABLE)가 논리 하이 레벨(H)로 활성화될 때만 액티브 승압부(140)는 승압 동작을 진행한다.

액티브 승압부(140)와 달리, 스탠바이 승압부(160)는 반도체 메모리 장치 내 뱅크의 활성화 여부와 상관없이 승압 결정 신호(VPP_DET)에 대응하여 고전압(VPP)의 레벨이 일정 기준에 미치지 못하면 승압 동작을 수행한다. 스탠바이 승압부(160) 내 제 2 제어부(162)는 승압 결정 신호(VPP_DET)를 버퍼링하여 스탠바이 승압 인에이블 신호(STANDBY_PUMP_ENABLE)로 출력한다. 이를 위해, 도 2에 도시된 바와 같이 두 개의 인버터로 구성될 수 있다.

도 3은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

도시된 바와 같이, 반도체 메모리 장치는 뱅크가 활성화되었는지를 가리키는 액티브 신호(ACTIVE)와 고전압(VPP)의 레벨이 일정 기준에 미치지 못했는지를 가리키는 승압 결정 신호(VPP_DET)에 의해 액티브 승압부(140)와 스탠바이 승압부(160) 를 활성화한다. 반도체 메모리 장치 내 뱅크가 활성화되면, 워드 라인을 비롯하여 더 많은 곳에 고전압(VPP)이 필요하게 되므로 액티브 승압부(140)의 활성화가 추가적으로 요구된다.

전술한 바와 같이 고전압 승압부를 구동하는 데 있어서, 반도체 메모리 장치의 동작 속도가 증가하여 뱅크가 액티브되는 간격이 짧아지게 되면 뱅크가 액티브되는 동안 고전압(VPP)의 소모가 갑자기 늘어나고 액티브 승압부(140)는 갑작스런 고전압(VPP)의 소모에 대처하지 못할 수 있다. 더욱이, 칩의 면적이 커지고 승압 결정 신호(VPP_DET)가 칩의 각 영역에 존재하는 액티브 승압부에 전달되는 데 지연 시간이 발생하는데 이 지연 시간은 반도체 메모리 장치의 동작 속도가 빨라지면서 무시할 수 없는 수준에 다다를 수 있다. 이로 인해 승압 회로의 활성화 동작이 뱅크에서 고전압(VPP)이 소모되는 시점과 어긋나 고전압(VPP)의 레벨이 불안정해지는 단점이 발생하게 된다.

본 발명은 반도체 메모리 장치 내 내부적으로 전원 전압을 승압하여 고전압을 생성할 때, 뱅크가 활성화된 후 그에 따른 승압 동작에 지체가 일어나거나 동작 마진이 충분치 않더라도 뱅크가 활성화될 수 있는 시점에 고전압이 일정기준에 미치지 못하면 승압 동작을 수행하는 보조 승압 회로를 이용하여 안정적인 고전압 레벨을 유지시킬 수 있는 장치와 방법을 제공하는 데 그 목적이 있다.

본 발명은 고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 고전압 감지부, 승압 결정 신호 및 액티브 신호에 대응하여 승압 동작을 수행하는 승압 회로, 및 승압 결정 신호 및 뱅크 액티브 펄스에 대응하여 승압 동작을 수행하는 보조 승압 회로를 포함하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 고전압을 사용하는 다수개의 뱅크, 고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 고전압 감지부, 및 뱅크가 활성화되는 구간 동안 활성화되는 액티브 신호의 활성화 기준이 되는 뱅크 액티브 펄스가 입력되는 시점에 상기 승압 결정 신호에 따라 승압동작을 수행하는 승압 회로를 포함하는 반도체 메모리 장치를 제공한다.

더 나아가, 본 발명은 고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 단계, 뱅크가 활성화되는 구간 동안 활성화되는 액티브 신호의 활성화 기준이 되는 뱅크 액티브 펄스가 입력되는 시점에 상기 승압 결정 신호에 따라 승압 동작을 수행하는 단계, 및 고전압을 사용하여 읽기 및 쓰기 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.

전원 전압을 입력받아 승압시켜 내부 동작에 필요한 고전압을 생성하는 전자 장치 및 반도체 메모리 장치 내에 포함된 내부 전압 발생 회로에서 전원 전압의 인가 후 고전압을 생성하는데 있어서, 뱅크가 활성화된 후 그에 따른 승압 동작에 지체가 일어나거나 동작 마진이 충분치 않더라도 뱅크가 활성화될 수 있는 시점에 고전압이 일정기준에 미치지 못하면 순간적으로 소모되는 고전압이 증가하는 것에 대비하지 못해 고전압 레벨이 불안정해질 수 있고, 이는 곧 고전압 레벨의 불안정은 곧 반도체 메모리 장치의 동작 안정성 및 신뢰성을 해칠 수 있다. 이를 극복하기 위해 본 발명에서는 뱅크가 활성화될 수 있는 시점에 고전압이 일정기준에 미치지 못하면 승압 동작을 수행하는 보조 승압 회로를 이용하여 안정적인 고전압 레벨을 유지시킬 수 있도록 하였다. 구체적으로, 본 발명은 뱅크가 활성화된 구간을 의미하는 액티브 신호 외에 뱅크가 활성화될 수 있는 시점을 가리키는 뱅크 액티브 펄스를 사용하여 승압 동작을 수행한다.

본 발명에 따른 반도체 메모리 장치는 전원 전압을 승압하여 고전압을 생성하는 고전압 생성 회로에 있어서 뱅크가 활성화된 후 그에 따른 승압 동작에 지체가 일어나거나 동작 마진이 충분치 않은 경우에도 고전압 레벨을 유지할 수 있도록 하여 동작에 신뢰성을 높일 수 있는 장점이 있다.

또한, 본 발명에 따른 반도체 메모리 장치는 내부에 필요한 고전압을 미리 생성하거나 준비할 수 있어 활성화 명령의 간격이 짧아져 순간적으로 많은 고전압의 소모가 일어나더라도 보조 승압 회로를 통해 대응이 가능해 지는 장점이 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 고전압(VPP)의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호(VPP_DET)를 활성화하는 고전압 감지부(420), 승압 결정 신호(VPP_DET) 및 액티브 신호(ACTIVE)에 대응하여 승압 동작을 수행하는 승압 회로, 및 승압 결정 신호(VPP_DET) 및 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)에 대응하여 승압 동작을 수행하는 보조 승압 회로를 포함한다. 여기서, 승압 회로는 승압 결정 신호(VPP_DET) 및 액티브 신호(ACTIVE)가 활성화되면 승압 동작을 수행하는 액티브 승압부(440) 및 승압 결정 신호(VPP_DET)가 활성화되면 승압 동작을 수행하는 스탠바이 승압부(460)를 포함한다. 또한, 보조 승압 회로는 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 입력 때 승압 결정 신호(VPP_DET)의 활성화 여부에 따라 일정 시간의 활성화 구간을 가지는 보조 승압 인에이블 신 호(KICKER_PUMP_ENABLE)를 출력하는 보조 승압 제어부(470) 및 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)에 대응하여 승압 동작을 수행하는 보조 승압부(480)를 포함한다.

액티브 승압부(440)와 스탠바이 승압부(460)의 동작은 종래의 방식과 유사하므로 여기서는 구체적 설명을 생략하기로 한다. 그러나, 본 발명은 종래 기술과 달리 보조 승압 제어부(470)와 보조 승압부(480)를 가지고 있다. 여기서, 보조 승압부(480)는 스탠바이 승압부(460)와 같이 입력되는 제어 신호가 논리 하이 레벨(H)로 활성화되면 승압 동작을 수행하는 회로이므로 구체적 설명은 생략하고 보조 승압 제어부(470)의 동작을 설명한다.

보조 승압 제어부(470)는 액티브 승압부(440) 및 스탠바이 승압부(460)와는 달리 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)를 입력받는다. 액티브 승압부(440)로 입력되는 액티브 신호(ACTIVE)가 뱅크가 활성화되는 구간 동안 활성화되는 신호를 의미한다면, 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)는 액티브 신호(ACTIVE)가 활성화되는 기준이 되는 펄스 신호를 의미한다. 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)는 액티브 신호(ACTIVE)와 달리 반도체 메모리 장치 내 뱅크가 실제로 활성화되어 있는지를 알려주는 신호가 아니고 단지 반도체 메모리 장치 내 뱅크가 읽기 혹은 쓰기 동작 등을 수행하기 위해 활성화될 수 있는 시점을 가리킬 뿐이다. 따라서, 보조 승압 제어부(470)는 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 입력시, 즉 뱅크가 활성화될 가능성이 있는 시점에 고전압(VPP)의 레벨이 일정 기준보다 낮아 승압 결정 신호(VPP_DET)가 활성화된 상태라면 보조 승압부(480)에게 승압 동작을 수행 하도록 지시한다.

결과적으로, 반도체 메모리 장치 내 뱅크의 활성화 간격이 짧아져 고전압이 짧은 시간 내 많은 양이 사용되면서 고전압(VPP) 레벨이 저하될 수 있는 상황에서 액티브 승압부(440) 및 스탠바이 승압부(460) 외에 보조 승압부(480)를 가동시킴으로써 고전압(VPP) 레벨을 유지할 수 있도록 한다. 고전압 감지부(420)의 감지 결과인 승압 결정 신호(VPP_DET)에 대응하여 고전압(VPP)을 생성하는 데 있어 액티브 신호(ACTIVE)의 활성화 구간이 너무 짧아 승압 동작을 위한 동작 마진이 충분하지 않거나 승압 결정 신호(VPP_DET)의 전달이 지연되더라도, 보조 승압부(480)는 고전압(VPP)의 사용이 증가에 대응이 가능하다.

도 5는 도 4에 도시된 보조 승압 제어부(470)를 설명하기 위한 회로도이다.

도시된 바와 같이, 보조 승압 제어부(470)는 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 입력 때 활성화된 승압 결정 신호(VPP_DET)를 전달하기 위한 에지 트리거부(472), 전원 전압의 인가 후 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)가 비활성화되었을 때 에지 트리거부(472)의 출력을 래치하기 위한 상태 래치부(474), 및 상태 래치부(474)의 출력을 입력받아 일정 시간의 활성화 구간을 가지는 보조 승압 인에이블 신호를 생성하기 위한 펄스 생성부를 포함한다. 여기서 펄스 생성부는 상태 래치부(474)의 출력을 상기 일정 시간 동안 지연하기 위한 지연부(476) 및 상태 래치부(474)의 출력과 지연부(476)의 출력을 논리 연산하여 펄스를 생성하는 논리 게이트(478)를 포함한다.

에지 트리거부(472)는 승압 결정 신호(VPP_DET) 및 승압 결정 신호(VPP_DET) 의 반전 값을 입력받아 반전하여 출력하기 위한 크로스 커플드 래치 및 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 입력 때 크로스 커플드 래치를 활성화하는 바이어스부를 포함한다. 구체적으로 살펴보면, 승압 결정 신호(VPP_DET)가 논리 로우 레벨(L)일 때 뱅크 액티브 펄스(BANK_ENABLE_PULSE)가 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 천이하게 되면 바이어스부(N4)가 활성화되고, 크로스 커플드 래치 내제 3 피모스(PMOS) 트랜지스터(P2), 제 5 피모스 트랜지스터(P4), 및 제 1 피모스 트랜지스터(P0)가 턴오프되고, 승압 결정 신호(VPP_DET)가 논리 로우 레벨(L)이므로 제 4 앤모스(NMOS) 트랜지스터(N3)는 턴오프, 제 3 앤모스 트랜지스터(N2)는 턴온되어 제 2 앤모스 트랜지스터(N1)의 소스 영역의 전류(Ids)가 증가한다. 또한, 승압 결정 신호(VPP_DET)에 의해, 제 4 앤모스 트랜지스터(N3)는 턴오프, 제 3 앤모스 트랜지스터(N2)는 턴온 상태에 되어 제 2 앤모스 트랜지스터(N1)의 소스 영역의 전압 레벨이 떨어지면서 제 2 앤모스 트랜지스터(N1)의 전류(Ids)가 증가하게 되고, 제 1 앤모스 트랜지스터(N0) 및 제 4 피모스 트랜지스터(P3)의 게이트 전압의 레벨을 낮추게 되어 제 1 앤모스 트랜지스터(N0)는 턴오프되고 제 4 피모스 트랜지스터(P3)는 턴온 상태로 만들어 제 1 인버터(I0)의 입력을 논리 하이 레벨(H)로 만들고 에지 트리거부(472)의 출력을 논리 로우 레벨(L)로 만들게 된다.

반대로 승압 결정 신호(VPP_DET)가 논리 하이 레벨(H)인 경우에는 제 3 앤모스 트랜지스터(N2)가 턴오프되고, 제 4 앤모스 트랜지스터(N3)가 턴온이 되어 제 1 앤모스 트랜지스터(N0)의 소스 영역의 레벨을 낮추어 제 2 피모스 트랜지스터(P1) 및 제 2 앤모스 트랜지스터(N1)의 게이트 전압 레벨을 낮춘다. 따라서, 제 1 인버 터(I0)의 입력을 논리 로우 레벨(L)로 만들고 에지 트리거부(472)의 출력을 논리 하이 레벨(H)로 만든다.

만약 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)가 논리 로우 레벨(L)이면 바이어스부(N4)가 턴오프가 되고, 제 3 피모스(PMOS) 트랜지스터(P2), 제 5 피모스 트랜지스터(P4), 및 제 1 피모스 트랜지스터(P0)가 턴온되어 제 1 인버터(I0)의 입력을 논리 하이 레벨(H)로 만들고 에지 트리거부(472)의 출력을 항상 논리 로우 레벨(L)로 만든다.

상태 래치부(474)는 전원 전압의 인가를 가리키는 전원 구동 신호(PWRUP)에 대응하여 코어 전압(VCC)을 전달하는 전원 구동부, 에지 트리거부(472)의 출력을 펄스 생성부의 출력에 대응하여 반전하기 위한 반전부, 및 반전부 및 전원 구동부의 출력을 래치하기 위한 래치부(I13, I14)를 포함한다. 구체적으로 살펴보면, 반도체 메모리 장치에 전원 전압이 공급되면 초기 상태에서 전원 구동 신호(PWRUP)가 논리 로우 레벨인 구간 래치부를 초기화시켜 상태 래치부(474)의 출력이 논리 로우 레벨(L)이 되도록 한다. 또한, 에지 트리거부(472)의 출력이 논리 로우 레벨(L)이면(즉, 반도체 메모리 장치의 동작이 스탠바이 상태이거나 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 입력시 승압 결정 신호(VPP_DET)가 비활성화되어 있는 경우), 제 6 피모스 트랜지스터(P5)는 턴온되고, 제 6 앤모스 트랜지스터(N5)는 턴오프되어 상태 래치부(474)의 출력은 계속 논리 로우 레벨(L)을 유지한다.

반대로, 에지 트리거부(472)의 출력이 논리 하이 레벨(H)이 되면 상태 래치부(474)의 출력도 논리 하이 레벨(H)로 바뀐다. 상태 래치부(474)의 출력이 논리 하이 레벨(H)이면 펄스 생성부에 의해 펄스 형태의 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)가 생성되고, 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)의 활성화 구간은 지연부(476)의 신호 지연 시간이 된다. 또한 펄스 생성부는 일정시간 지연된 신호를 다시 상태 래치부(474)로 보내어 상태 래치부(474)를 초기화시키고 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)를 비활성화한다.

도 6는 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

도시된 바와 같이, 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)는 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)가 입력될 때 승압 결정 신호(VPP_DET)의 상태에 따라 결정됨을 알 수 있다.

반도체 메모리 장치 내 뱅크가 활성화되어 있음을 알리는 액티브 신호(ACTIVE)의 첫 번째 활성화 구간의 시작 시점에서는 승압 결정 신호(VPP_DET)가 논리 로우 레벨(L)이고 이는 뱅크가 활성화되는 시점에 고전압(VPP)의 레벨이 일정 수준 이상으로 유지되고 있음을 가리키므로 보조 승압부(480)를 통한 승압 동작이 불필요하다. 그러나, 액티브 신호(ACTIVE)의 두 번째 활성화 구간의 시작 시점에서 승압 결정 신호(VPP_DET)는 논리 하이 레벨(H)이고 이는 고전압(VPP)의 레벨이 일정 수준 이하임을 나타내므로 액티브 승압부(440)의 동작이 늦어지면 반도체 메모리 장치의 동작이 불안정해질 수 있다. 이때, 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)가 활성화되어 액티브 승압부(440)의 승압 동작과 별개로 보조 승압부(480)가 승압 동작을 수행함으로써 고전압(VPP)의 레벨이 불안정해지는 것을 예방할 수 있다.

도 7은 도 4에 도시된 보조 승압 제어부(470)의 다른 실시예를 설명하기 위한 회로도이다.

도시된 바와 같이, 보조 승압 제어부(470)는 도 5에 도시된 구성 요소에 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 활성화 구간을 조정하기 위한 펄스 조정부(480A)를 더 포함할 수 있다. 펄스 조정부(480A)는 입력 신호인 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)를 반전하기 위한 인버터, 인버터의 출력을 지연하기 위한 복수의 인버터, 및 인버터와 복수의 인버터의 출력을 부정논리곱하기 위한 낸드(NAND) 게이트를 포함한다. 이 경우, 보조 승압 제어부(470)는 입력되는 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 펄스 폭(활성화 구간)을 변경하여 에지 트리거부(472)의 동작을 제어할 수 있다.

도 8은 도 7에 도시된 보조 승압 제어부(470)의 다른 실시예의 지연부(476_0)를 설명하기 위한 회로도이다.

도시된 바와 같이, 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)의 활성화 구간을 결정하는 지연부(476_0)는 직렬 연결된 다수의 짝수개 인버터, 다수의 짝수개 인버터의 입력과 출력을 부정논리곱하기 위한 낸드(NAND) 게이트, 및 낸드 게이트의 출력을 반전하기 위한 인버터를 포함한다. 여기서, 지연부(476_0)는 입력 신호를 논리 레벨의 변화 없이 일정 시간 동안 지연하기 위한 것으로 변형된 예가 더 있을 수 있다. 또한, 보조 승압 인에이블 신호(KICKER_PUMP_ENABLE)의 활성화 구간 을 결정하는 지연부(476_0)의 총 지연 시간은 뱅크 액티브 펄스(BANK_ACTIVE_PULSE)의 주기보다 길게 설계하지만, 발명의 실시예에 따라 총 지연 시간을 줄일 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 2는 도 1에 도시된 액티브 승압부 및 스탠바이 승압부 내 제어 회로를 설명하기 위한 회로도이다.

도 5는 도 4에 도시된 보조 승압 제어부를 설명하기 위한 회로도이다.

도 7은 도 4에 도시된 보조 승압 제어부의 다른 실시예를 설명하기 위한 회로도이다.

도 8은 도 5에 도시된 지연부의 다른 실시예를 설명하기 위한 회로도이다.

Claims

고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 고전압 감지부;

상기 승압 결정 신호 및 액티브 신호에 대응하여 승압 동작을 수행하는 승압 회로;

상기 승압 결정 신호 및 뱅크 액티브 펄스에 대응하여 승압 동작을 수행하는 보조 승압 회로를 포함하는 반도체 메모리 장치.
제 1항에 있어서,

상기 액티브 신호는 뱅크가 활성화되는 구간 동안 활성화되는 신호이며, 상기 뱅크 액티브 펄스는 액티브 신호가 활성화되는 기준이 되는 펄스 신호인 것을 특징으로 하는 반도체 메모리 장치.
제 1항에 있어서,

상기 승압 회로는

상기 승압 결정 신호 및 상기 액티브 신호가 활성화되면 승압 동작을 수행하는 액티브 승압부; 및

상기 승압 결정 신호가 활성화되면 승압 동작을 수행하는 스탠바이 승압부를 포함하는 반도체 메모리 장치.
제 1항에 있어서,

상기 보조 승압 회로는

상기 뱅크 액티브 펄스의 입력 때 상기 승압 결정 신호의 활성화 여부에 따라 일정 시간의 활성화 구간을 가지는 보조 승압 인에이블 신호를 출력하는 보조 승압 제어부; 및

상기 보조 승압 인에이블 신호에 대응하여 승압 동작을 수행하는 보조 승압부를 포함하는 반도체 메모리 장치.
제 4항에 있어서,

상기 보조 승압 제어부는

상기 뱅크 액티브 펄스의 입력 때 상기 승압 결정 신호의 활성화된 상태를 전달하기 위한 에지 트리거부;

전원 전압의 인가 후 보조 승압 인에이블 신호가 비활성화되었을 때 상기 에지 트리거부의 출력을 래치하기 위한 상태 래치부; 및

상기 상태 래치부의 출력을 입력받아 상기 일정 시간의 활성화 구간을 가지 는 상기 보조 승압 인에이블 신호를 생성하기 위한 펄스 생성부를 포함하는 반도체 메모리 장치.
제 5항에 있어서,

상기 에지 트리거부는

상기 승압 결정 신호 및 상기 승압 결정 신호의 반전 값을 입력받아 반전하여 출력하기 위한 크로스 커플드 래치; 및

상기 뱅크 액티브 펄스의 입력 때 상기 크로스 커플드 래치를 활성화하는 바이어스부를 포함하는 반도체 메모리 장치.
제 5항에 있어서,

상기 상태 래치부는

전원 전압의 인가를 가리키는 전원 구동 신호에 대응하여 전원 전압을 전달하는 전원 구동부;

상기 에지 트리거부의 출력을 상기 펄스 생성부의 출력에 대응하여 반전하기 위한 반전부; 및

상기 반전부 및 상기 전원 구동부의 출력을 래치하기 위한 래치부를 포함하는 반도체 메모리 장치.
제 5항에 있어서,

상기 펄스 생성부는

상기 상태 래치부의 출력을 상기 일정 시간 동안 지연하기 위한 지연부; 및

상기 상태 래치부의 출력과 상기 지연부의 출력을 논리 연산하여 펄스를 생성하는 논리 게이트를 포함하는 반도체 메모리 장치.
제 8항에 있어서,

상기 지연부는 직렬 연결된 다수의 짝수개 인버터를 포함하는 반도체 메모리 장치.
제 8항에 있어서,

상기 지연부는

직렬 연결된 다수의 짝수개 인버터;

상기 다수의 짝수개 인버터의 입력과 출력을 부정논리곱하기 위한 낸드(NAND) 게이트; 및

상기 낸드 게이트의 출력을 반전하기 위한 인버터를 포함하는 반도체 메모리 장치.
제 4항에 있어서,

상기 보조 승압 제어부는

상기 뱅크 액티브 펄스의 활성화 구간을 조정하기 위한 펄스 조정부;

상기 펄스 조정부의 출력에 대응하여 상기 승압 결정 신호의 활성화 상태를 전달하기 위한 에지 트리거부;

전원 전압의 인가 후 보조 승압 인에이블 신호가 비활성화되었을 때 상기 에지 트리거부의 출력을 래치하기 위한 상태 래치부; 및

상기 상태 래치부의 출력을 입력받아 상기 일정 시간의 활성화 구간을 가지는 상기 보조 승압 인에이블 신호를 생성하기 위한 펄스 생성부를 포함하는 반도체 메모리 장치.
제 11항에 있어서,

상기 펄스 조정부는

상기 뱅크 액티브 펄스를 반전하기 위한 인버터;

상기 인버터의 출력을 지연하기 위한 복수의 인버터; 및

상기 인버터와 상기 복수의 인버터의 출력을 부정논리곱하기 위한 낸드(NAND) 게이트를 포함하는 반도체 메모리 장치.
제 4항에 있어서,

상기 일정 시간은 상기 뱅크 액티브 펄스의 주기보다 긴 것을 특징으로 하는 반도체 메모리 장치.
고전압을 사용하는 다수개의 뱅크;

상기 고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 고전압 감지부; 및

상기 뱅크가 활성화되는 구간 동안 활성화되는 액티브 신호의 활성화 기준이 되는 뱅크 액티브 펄스가 입력되는 시점에 상기 승압 결정 신호에 따라 승압동작을 수행하는 승압 회로를 포함하는 반도체 메모리 장치.
제 14항에 있어서,

상기 승압 결정 신호에 대응하여 승압 동작을 수행하는 스탠바이 승압부; 및

상기 승압 결정 신호 및 액티브 신호에 대응하여 승압 동작을 수행하는 액티브 승압부를 더 포함하는 반도체 메모리 장치.
제 14항에 있어서,

상기 승압 회로는

상기 뱅크 액티브 펄스의 입력 때 상기 승압 결정 신호의 활성화 여부에 따라 일정 시간의 활성화 구간을 가지는 보조 승압 인에이블 신호를 출력하는 보조 승압 제어부; 및

상기 보조 승압 인에이블 신호에 대응하여 승압 동작을 수행하는 보조 승압부를 포함하는 반도체 메모리 장치.
제 16항에 있어서,

제 4항에 있어서,

상기 보조 승압 제어부는

상기 뱅크 액티브 펄스의 입력 때 상기 승압 결정 신호의 활성화 상태를 전달하기 위한 에지 트리거부;

전원 전압의 인가 후 보조 승압 인에이블 신호가 비활성화되었을 때 상기 에지 트리거부의 출력을 래치하기 위한 상태 래치부; 및

상기 상태 래치부의 출력을 입력받아 상기 일정 시간의 활성화 구간을 가지는 상기 보조 승압 인에이블 신호를 생성하기 위한 펄스 생성부를 포함하는 반도체 메모리 장치.
고전압의 레벨을 감지하여 일정 기준 이하이면 승압 결정 신호를 활성화하는 단계;

뱅크가 활성화되는 구간 동안 활성화되는 액티브 신호의 활성화 기준이 되는 뱅크 액티브 펄스가 입력되는 시점에 상기 승압 결정 신호에 따라 승압 동작을 수행하는 단계; 및

상기 고전압을 사용하여 읽기 및 쓰기 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 18항에 있어서,

상기 승압 결정 신호에 대응하여 승압 동작을 수행하는 단계; 및

상기 승압 결정 신호 및 액티브 신호에 대응하여 승압 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
제 18항에 있어서,

상기 승압 동작을 수행하는 단계는

상기 뱅크 액티브 펄스의 입력 때 상기 승압 결정 신호의 활성화 여부에 따라 일정 시간의 활성화 구간을 가지는 보조 승압 인에이블 신호를 출력하는 단계; 및

상기 보조 승압 인에이블 신호에 대응하여 승압 동작을 수행하는 단계를 포 함하는 반도체 메모리 장치의 동작 방법.