KR100284296B1 - 내부전원 발생회로 - Google Patents
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Abstract
본 발명은 반도체 소자의 동작상태 뿐만 아니라 다른 전류 소모 변수(예를 들어, 클럭 사이클 시간(tCK), 칼럼 어드레스 스트로브(CAS) 레이턴시(latency) 등)를 고려하여 선택적으로 내부전원 발생회로를 구동시켜 전류 소모를 줄일 수 있도록, 반도체 소자의 동작 상태를 알리는 상태신호를 출력하는 상태 디코더와, 클럭 사이클 시간을 검출하여 출력하는 클럭 사이클 시간 검출부와 동작 모드를 디코딩하여 칼럼 어드레스 스트로브 레이턴시를 출력하는 모드 디코더와, 상기 상태 디코더, 클럭 사이클 시간 검출부와 모드 디코더의 출력을 이용하여 내부전원을 발생하는 회로를 제어하기 위한 복수의 제어신호를 생성하는 제어부와, 그 제어부의 복수의 제어신호에 의해 내부전원을 발생시키는 내부전원 발생부를 포함하여 구성된 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 내부전원 발생회로에 관한 것으로, 특히 반도체 소자의 동작 상태 및 동작 파라미터에 따라 내부전원 발생회로의 동작을 제어하여 반도체 소자의 전력 소모를 감소시킬 수 있는 내부전원 발생회로에 관한 것이다.
도 1은 종래 내부전원 발생회로를 보인 블록도로써, 이에 도시된 바와 같이, 반도체 소자의 동작상태를 나타내는 상태신호(STB,ACT,SUS)를 발생시키는 상태 디코더(10)와, 그 상태 디코더(10)의 상태신호(STB,ACT,SUS)를 이용하여 구동신호(VINTA,VINTS)를 생성하는 제어부(20)와, 그 제어부(20)의 출력과 외부 전원전압(Vext)을 사용하여 내부전원(Vint,Vpp,Vbb)을 발생시키는 내부전원 발생부(30)를 포함하여 구성된다.
상기 내부전원 발생부(30)는 외부 전원전압(Vext)으로부터 내부회로의 구동에 사용되는 감압전압(Vint)을 생성하는 감압전압 발생부(31)와, 외부 전원전압(Vext)으로부터 내부회로 구동에 사용되는 승압전압(Vpp)을 생성하는 승압전압 발생부(32)와, 외부 전원전압(Vext)으로부터 내부회로의 기판 바이어스(substrate bias)에 사용되는 부전원(Vbb)을 생성하는 부전원 발생부(33)로 구성된다.
상기 내부전원 발생부(30)의 각 발생부(31,32,33)는 각각 구동능력이 작은 스탠바이용 구동부와 구동능력이 큰 액티브용 구동부로 구성된다.
도 2는 상기 감압전압 발생부(31)의 상세 회로도로써, 이에 도시된 바와 같이, 기준전압(VREF)을 발생하는 기준전압 발생부(REFC)와, 액티브 모드에서 동작하는 액티브용 구동부(31A)와, 스탠바이 모드 및 클럭 보류(suspend) 모드에서 동작하는 스탠바이용 구동부(31S)를 포함하여 구성되는데, 여기서, 상기 액티브용 구동부(31A)는 직렬 연결된 액티브용 제1, 제2 저항(RA1,RA2)으로 구성된 액티브용 전압 분배기(DIVA)와, 상태 디코더(10) 및 제어부(20)의 출력에 의해 발생된 액티브 감압전압 구동신호(VINTA)에 의해 구동되어 상기 기준전압(VREF)과 상기 전압 분배기(DIVA)에 의해 분배된 전압을 비교하는 액티브용 차동증폭기(AMPA)와, 소오스에 외부전압(Vext)이 인가되고, 드레인이 상기 전압분배기(DIVA)에 연결되며, 게이트에 상기 차동증폭기(AMPA)의 출력이 인가되는 액티브용 피모스 트랜지스터(PMA)를 포함하여 구성되어 상기 전압분배기(DIVA)와 액티브용 피모스 트랜지스터(PMA)의 드레인이 공통 연결된 노드에서 감압전압(Vint)이 출력된다.
또한, 상기 스탠바이용 구동부(31S)는 직렬 연결된 스탠바이용 제1, 제2 저항(RS1,RS2)으로 구성된 스탠바이용 전압분배기(DIVS)와, 상태 디코더(10) 및 제어부(20)의 출력에 의해 스탠바이 갑입전압 구동신호(VINTS)에 의해 구동되어 상기 기준전압(VREF)과 상기 전압 분배기(DIVS)에 의해 분배된 전압을 비교하는 스탠바이용 차동증폭기(AMPS)와 소오스에 외부전압(Vext)이 인가되고, 드레인이 상기 전압분배기(DIVS)에 연결되며, 게이트에 상기 차동증폭기(AMPS)의 출력이 인가되는 스탠바이용 피모스 트랜지스터(PMS)를 포함하여 구성되어 상기 전압분배기(DIVS)와 스탠바이용 트랜지스터(PMS)의 드레인이 공통 연결된 노드에서 감압전압(Vint)이 출력된다.
이와 같이 구성된 종래 내부전원 발생회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 상태 디코더(10)는 동작상태를 검출하여 스탠바이, 액티브, 클럭 보류 모드의 상태신호(STB,ACT,SUS)를 출력한다. 이렇게 소자의 동작 상태에 따라 내부전원 발생회로의 동작을 제어하기 위해 통상적으로 스탠바이용 발생부와 액티브용 발생부로 내부전원 발생부(30)를 구분하여 구성함으로써 내부전원 발생회로에서 소모되는 전류를 효율적으로 제어할 수 있도록 한다.
즉, 반도체 소자의 상태가 스탠바이나 클럭 보류 모드 시에는 내부전원을 사용하는 회로의 전류 소모가 적어 내부전원 발생회로의 구동 능력 및 레벨 감지 감도가 낮아도 문제가 발생하지 않으므로 전류 소모가 작은 스탠바이용 발생부를 사용하고, 액티브 모드 시에는 내부전원 발생회로의 구동능력 및 레벨 센싱 감도가 큰 액트브용 발생부를 사용하도록 제어한다.
그러나, 종래 내부전원 발생회로는 반도체 소자의 상태(액티브, 스탠바이, 클럭 보류 모드 등)만을 이용하여 내부전원 발생회로를 제어하므로 상태 이외의 전류 소모 변수를 고려하지 않기 때문에 효율적으로 전류 소모를 줄일 수 없는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자의 동작 상태뿐만 아니라 다른 전류 소모 변수, 예를 들어, 클럭 사이클 시간(tCK), 칼럼 어드레스 스트로브 레이턴시 등을 고려하여 선택적으로 내부전원 발생회로를 구동시켜 효율적으로 전류 소모를 줄일 수 있는 내부전원 발생회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 내부전원 발생회로는 반도체 소자의 동작 상태를 나타내는 상태 신호를 발생하는 상태 디코더와, 그 상태 디코더의 출력을 이용하여 내부전원 발생 제어신호를 생성하는 제어부와, 그 제어부의 출력과 외부 전원전압을 사용하여 내부전원을 발생시키는 내부전원 발생부를 포함하여 구성된 내부 전원 발생회로에 있어서,
클럭 사이클 시간을 검출하여 이를 출력하는 클럭 사이클 시간 디코더와,
칼럼 어드레스 스트로브 레이턴시를 출력하는 모드 디코더를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 내부전원 발생회로의 블록도.
도 2는 도 1의 블록도에서, 감압전압 발생부의 블록도.
도 3은 본 발명 내부전원 발생회로의 블록도.
도 4는 도 3의 블록도에서, 클럭 사이클 시간 검출부의 상세 회로도.
도 5는 도 4의 클럭 사이클 시간 검출부의 동작 타이밍도.
도 6은 도 3의 블록도에서, 감압전압 발생부의 상세 회로도.
도 7은 도 6의 회로도에서, 액티브용 차동 증폭기의 상세 회로도.
도 8은 도 3의 블록도에서, 클럭 사이클 시간과 구동전류와의 관계를 보인 그래프.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 상태 디코더 200: 클럭 사이클 시간 검출부
300: 모드 디코더 400: 제어부
500: 내부전원 발생부 510: 감압전압 발생부
511: 기준전압 발생부 520: 승압전압 발생부
530: 부전원 발생부
BF: 버퍼
ASD1~ASD3: 제1~제3 동기 지연부
RSFF: 알에스(RS) 플립플롭
DFF1~DFF3: 제1~제3 디(D) 플립플롭
INV1~INV3: 제1~제3 인버터
AND1~AND3: 제1~제3 앤드게이트
LAT1~LAT3: 제1~제3 래치
AMPA: 액티브용 차동증폭기
AMPS: 스탠바이용 차동증폭기
PMA: 액티브용 피모스 트랜지스터
PMS: 스탠바이용 피모스 트랜지스터
DIVA: 액티브용 전압 분배기
DIVS: 스탠바이용 전압 분배기
RA1,RA2: 액티브용 제1, 제2 저항
RS1,RS2: 스탠바이용 제1, 제2 저항
PM1,PM2: 제1, 제2 피모스 트랜지스터
NM1~NM6: 제1~제6 엔모스 트랜지스터
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명 내부전원 발생회로의 블로도로써, 여기서는 3개의 클럭 사이클 시간만을 검출하는 내부전원 발생회로를 예를 들어 설명한다. 이에 도시된 바와 같이, 반도체 소자의 동작상태를 나타내는 상태신호(STB,ACT,SUS)를 출력하는 상태 디코더(100)와, 클럭 사이클 시간(tCK)을 검출하여 출력하는 클럭 사이클 시간 검출부(200)와, 동작 모드를 디코딩하여 칼럼 어드레스 스트로브 레이턴시(CASL)를 출력하는 디코더(300)와, 상기 상태 디코더(100), 클럭 사이클 시간 검출부(200) 및 모드 디코더(300)의 출력을 이용하여 내부전원(Vint,Vpp,Vbb)을 발생하는 회로를 제어하기 위한 제어신호(VINTA,VINTS,SCNTL1~SCNTL3)를 생성하는 제어부(400)와, 그 제어부(400)의 제어신호(VINTA,VINTS,SCNTL1~SCNTL3)에 의해 내부전원(Vint,Vpp,Vbb)을 발생하는 내부전원 발생부(500)를 포함하여 구성된다.
상기 클럭 사이클 시간 검출부(200)는 도 4에 도시된 바와 같이, 외부클럭(CLK)이 버퍼링된 내부클럭(ICLK)과 클럭 사이클 시간 검출부(200)를 인에이블시키는 플래그 신호(ENCLK)가 입력되어 클럭 주기만큼의 단일 펄스(DUIN)를 발생시키는 알에스 플립플롭(RSFF)과, 상기 플래그신호(ENCLK)를 버퍼링하는 버퍼(BF)와, 그 버퍼(BF)의 출력이 입력되어 순차적으로 디지털화하는 제1~제3 동기지연부(ASD1~ASD3)와, 상기 알에스 플립플롭(RSFF)의 출력(DUIN)이 데이터 입력단자에, 상기 제1~제3 동기 지연부(ASD1~ASD3)의 출력(DU1~DU3)이 클럭 입력단자에 각각 입력되어 클럭 사이클 시간(tCK)을 검출하는 제1~제3 디(D) 플립플롭(DFF1~DFF3)과, 상기 제1~제3 디 플립플롭(DFF1~DFF3)의 출력을 각각 반전시키는 제1~제3 인버터(INV1~INV3)와, 클럭 사이클 시간 검출신호를 인에이블 시키는 펄스신호(DETEN), 상기 제1 인버터(INV1)의 출력 및 접지전원전압(VSS)을 논리곱 하는 제1 앤드게이트(AND1)와, 상기 클럭 사이클 시간 검출신호를 인에이블시키는 펄스신호(DETEN), 상기 제2 인버터(INV2)의 출력 및 상기 제1 디 플립플롭(DFF1)의 출력을 논리곱 하는 제2 앤드게이트(AND2)와, 상기 클럭 사이클 시간 검출신호를 인에이블시키는 펄스신호(DETEN),상기 제3 인버터(INV3)의 출력 및 상기 제2 디 플립플롭(DFF2)의 출력을 논리곱 하는 제3 앤드게이트(AND3)와, 상기 제1~제3 앤드게이트(AND1~AND3)의 출력을 래치하여 제1~제3 클럭 사이클 검출신호(tCK1~tCK3)를 각각 출력하는 제1~제3 래치(LAT1~LAT3)를 포함하여 구성된다.
상기 내부전원 발생부(500)는 외부 전원전압(Vext)으로부터 내부회로를 구동하기 위해 사용되는 감압전압(Vint)을 생성하는 감압전압 발생부(510)와, 외부 전원전압(Vext)으로부터 내부회로 구동에 사용되는 승압전압(Vpp)을 생성하는 승압전압 발생부(520)와, 외부 전원전압(Vext)으로부터 내부회로의 기판 바이어스에 사용되는 부전원(Vbb)을 생성하는 부전원 발생부(530)로 구성된다. 여기서, 상기 내부전원 발생부(500)의 각 발생부(510~530)는 전력소모를 줄이기 위해 구동능력이 작은 스탠바이용 발생부와 구동능력이 큰 액티브용 발생부를 각각 포함하여 구성된다.
도 6은 상기 감압전압 발생부(510)의 상세 회로도로써, 이에 도시된 바와 같이, 기준전압(VREF)을 발생하는 기준전압 발생부(511)와, 액티브 모드에서 동작하는 액티브용 구동부(510A)와, 스탠바이 모드 및 클럭 보류 모드에서 동작하는 스탠바이용 구동부(510S)를 포함하여 구성되는데, 여기서, 상기 액티브용 구동부(510A)는 직렬 연결된 액티브용 제1, 제2 저항(RA1,RA2)으로 구성된 액티브용 전압 분배기(DIVA)와, 상태 디코더(100) 및 내부전원 발생회로 제어부(200)를 통해 발생된 액티브 감압전압 구동신호(VINTA)에 의해 구동되고, 제어신호(SCNTL)에 의해 제어되어 상기 기준전압(VREF)과 상기 전압 분배기(DIVA)에 의해 분배된 전압을 비교하는 액티브용 차동 증폭기(AMPA)와, 소오스에 외부전압(Vext)이 인가되고, 드레인이 상기 전압분배기(DIVA)에 연결되며, 게이트에 상기 차동증폭기(AMPA)의 출력이 인가되는 액티브용 피모스 트랜지스터(PMA)를 포함하여 구성되어 상기 전압분배기(DIVA)와 피모스 트랜지스터(PMA)의 드레인이 공통 연결된 노드에서 감압전압(Vint)이 출력된다.
또한, 상기 스탠바이용 구동부(510S)는 직렬 연결된 스탠바이용 제1, 제2 저항(RS1,RS2)으로 구성된 스탠바이용 전압 분배기(DIVS)와, 상태 디코더(100) 및 내부전원 발생회로 제어부(200)를 통해 발생된 스탠바이 감압전압 구동신호(VINTS)에 의해 구동되고, 제어신호(SCNTL)에 의해 제어되어 상기 기준전압(VREF)과 상기 전압 분배기(DIVS)에 의해 분배된 전압을 각각 비교하는 스탠바이용 차동증폭기(AMPS)와, 소오스에 외부전압(Vext)이 인가되고, 드레인이 상기 전압분배기(DIVS)에 연결되며, 게이트에 상기 차동증폭기(AMPS)의 출력이 인가되는 스탠바이용 피모스 트랜지스터(PMS)를 포함하여 구성되어 상기 전압분배기(DIVS)와 피모스 트랜지스터(PMS)의 드레인이 공통 연결된 노드에서 감압전압(Vint)이 출력된다.
도 7은 상기 감압전압 발생부(510)의 액티브용 차동증폭기(AMPA)를 보인 회로도로써, 이에 도시된 바와 같이, 소오스에 외부전압(Vext)이 인가되는 제1 피모스 트랜지스터(PM1)와, 소오스에 외부전압(Vext)이 인가되고, 게이트와 드레인이 공통 연결되어 상기 제1 피모스 트랜지스터(PM1)의 게이트에 연결된 제2 피모스 트랜지스터(PM2)와, 게이트에 상기 기준전압(VREF)이 인가되고, 드레인이 상기 제1 피모스 트랜지스터(PM1)의 드레인에 연결된 제1 엔모스 트랜지스터(NM1)와, 게이트에 상기 액티브용 전압분배기(DIVA)의 출력(Vda)이 인가되고, 드레인이 상기 제2 피모스 트랜지스터(PM2)의 드레인에 연결된 제2 엔모스 트랜지스터(NM2)와, 소오스가 상기 제1, 제2 엔모스 트랜지스터(NM1,NM2)의 공통 연결된 드레인에 공통으로 연결되고, 게이트에 상기 제1~제3 제어신호(SCNTL1~SCNTL3)가 각각 인가되는 제3~제5 엔모스 트랜지스터(NM3~NM5)와, 그 제3~제5 엔모스 트랜지스터(NM3~NM5)의 공통 연결된 드레인에 소오스가 연결되고, 드레인이 접지전원전압(VSS)에 연결되고, 게이트에 액티브 구동신호(VINTA)가 인가되는 제6 엔모스 트랜지스터(NM6)를 포함하여 구성되어 상기 제1 피모스 트랜지스터(PM1)와 제1 엔모스 트랜지스터(NM1)의 드레인이 공통 연결된 노드에서 출력신호(Vamp)가 출력된다. 또한, 스탠바이용 차동증폭기(AMPS)는 상기 액티브용 차동증폭기(AMPA)와 동일하게 구성된다.
이와 같이 구성된 본 발명의 내부전원 발생회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 본 발명의 내부전원 발생회로는 상태 디코더(100)에서 발생되는 상태 신호(STB,ACT,SUS)와 클럭 사이클 시간 검출부(200)에 의해 검출된 클럭 사이클 시간 검출신호(tCK1~tCK3) 및 모드 디코더(300)에서 발생된 칼럼 어드레스 스트로브 레이턴시(CASL)를 내부전원 발생 제어부(400)에 출력하여 내부전원 발생부(500)를 제어한다.
내부전원 발생부(500)는 기존의 기술과 같이 스탠바이 및 액티브용 내부전원 발생기로 구분하여 설치하여 각 상태에 따라 별도로 제어되도록 한다. 즉, 반도체 소자의 상태가 스탠바이나 클럭 정지 시에는 스탠바이나 클럭 보류 시에는 구동능력이 작고, 레벨 센싱감도가 낮아 응답속도가 느린 반면 내부전원 발생회로의 동작 시 전류 소모가 작은 스탠바이용 구동부를 구동시키고, 액티브 시에는 구동능력이 크고 레벨 센싱감도가 커서 응답속도가 빠른 액티브용 구동부를 구동시키도록 제어한다.
상기 클럭 사이클 시간(tCK)에 따른 반도체 소자의 구동전류(ICC) 소모 특성은 도 8에 도시된 바와 같이 클럭 사이클 시간(tCK)이 커짐에 따라 반도체 소자의 구동전류(ICC)가 작아지는 특성을 보인다.
본 발명의 클럭 사이클 모드 검출부(300)는 도 8에 도시된 바와 같은 클럭 사이클 시간(tCK)에 따른 반도체 소자의 구동전류(ICC) 소모 특성을 내부전원 발생회로에 반영시키기 위한 것으로, 도 5에 도시된 바와 같은 타이밍도에 의해 클럭 사이클 시간(tCK)을 검출하여 그 검출된 신호(여기서는 제3 클럭 사이클 시간 검출신호(tCK3))를 이용하여 내부전원 발생회로를 제어하도록 한다. 즉, 클럭 사이클 시간(tCK)이 작을 때에는 각 발생부(510~530)의 액티브용 및 스탠바이용 구동부의 구동능력을 크게 하고, 클럭 사이클 시간(tCK)이 클 때에는 구동능력을 작게 하도록 제어한다. 이러한 동작은 상기 제3~제5 엔모스 트랜지스터(NM3~NM5)의 특성을 각각 다르게 설정할 수도 있고, 클럭 사이클 시간 검출 신호(tCK1~tCK3)의 특성을 각각 다르게 설정할 수도 있다.
또한, 클럭 사이클 시간 검출부(200)의 동작은 필요시에만 동작시키도록 하여 클럭 사이클 시간 검출부(200)에서 소모되는 전류를 억제하도록 한다. 즉 모드 디코더(200)의 출력인 칼럼 어드레스 스트로브 레이턴시(CASL)가 '1'일 때에는 각 내부전원 발생부(510~530)의 액티브용 및 스탠바이용 구동부의 구동능력을 최소화하도록 제어한다. 이는 칼럼 어드레스 스트로브 레이턴시(CASL)가 '1'일 때에는 클럭 사이클 시간(tCK)이 커져 전류 소모가 작으므로 별도로 클럭 사이클 시간 검출부(200)를 이용한 전류저감 기능이 필요하지 않기 때문이다.
반대로, 칼럼 어드레스 스트로브 레이턴시(CASL)가 '0'일 때에는 각각의 액티브용 및 스탠바이용 구동부의 구동능력을 크게 하도록 제어한다.
이러한 동작은 상기 내부전원 발생 제어부(400)에 의해 이루어지는데, 상기 클럭 사이클 시간 검출부(200) 및 모드 디코더(300)에서 출력되는 클럭 사이클 시간 검출신호(tCK1~tCK3) 및 칼럼 어드레스 스트로브 레이턴시(CASL)가 입력되면, 상기 내부전원 발생 제어부(400)는 제1~제3 제어신호(SCNTL1~SCNTL3)를 출력하여 내부전원 발생부(500)를 제어하게 된다.
상기 제1~제3 제어신호(SCNTL1~SCNTL3)는 상기 내부전원 발생부(500)의 각 발생부(510~530)를 구성하는 차동증폭기(감압전압 발생부(510)의 경우 액티브용 및 스탠바이용 차동증폭기(AMPA,AMPS))의 제3~제5 엔모스 트랜지스터(NM3~NM5)에 각각 인가되는데, 이때, 상기 제1~제3 제어신호(SCNTL1~SCNTL3)의 타이밍을 조절하거나, 상기 제3~제5 엔모스 트랜지스터(NM3~NM5)의 특성을 조절하여 각 발생부(510~530)의 구동능력을 조절하여 전력 소모를 줄일 수 있게 한다.
상기에서 설명한 바와 같이 본 발명의 내부전원 발생회로는 동작 상태에 따라 제어될 뿐만 아니라, 다른 전류 소모 특성, 즉, 클럭 사이클 시간(tCK) 및 칼럼 어드레스 스트로브 레이턴시에 따라서도 회로를 제어하여 효과적으로 전류 소모를 줄일 수 있는 효과가 있다.
Claims (7)
- 반도체 소자의 동작 상태를 알리는 상태신호를 출력하는 상태 디코더와,클럭 사이클 시간을 검출하여 출력하는 클럭 사이클 시간 검출부와,동작 모드를 디코딩하여 칼럼 어드레스 스트로브 레이턴시를 출력하는 모드 디코더와,상기 상태 디코더, 클럭 사이클 시간 검출부와 모드 디코더의 출력을 이용하여 내부전원을 발생을 제어하기 위한 복수의 제어신호를 생성하는 제어부와,그 제어부의 복수의 제어신호에 의해 감압전압을 발생하는 감압전압 발생부를 포함하는 내부전원 발생부를 포함하여 구성된 것을 특징으로 하는 내부전원 발생회로.
- 제1 항에 있어서, 상기 클럭 사이클 시간 검출부는 외부 클럭이 버퍼링된 내부 클럭 신호와 클럭 사이클 시간 검출부를 인에이블시키는 플래그 신호가 입력되어 클럭 주기만큼의 단일 펄스를 발생시키는 알에스 플립플롭과, 상기 플래그 신호가 입력되어 디지털화시키는 복수의 동기 지연부와, 상기 알에스 플립플롭의 출력이 데이터 입력단자에, 상기 복수의 동기 지연부의 출력이 클럭 입력단자에 각각 입역되어 클럭 사이클 시간을 검출하는 복수의 플립플롭과, 상기 복수의 플립플롭의 출력을 각각 반전시키는 복수의 인버터와, 클럭 사이클 시간 검출신호를 인에이블시키는 펄스신호가 제1 입력단자에 인가되고, 상기 복수의 인버터의 출력이 제2 입력단자에 인가되고, 상기 복수의 플립플롭의 출력이 제3 입력단자에 인가되어 이를 각각 논리곱 하는 복수의 앤드게이트와, 상기 복수의 앤드게이트의 출력을 각각 래치하여 복수의 클럭 사이클 검출신호를 출력하는 복수의 래치를 포함하여 구성된 것을 특징으로 하는 내부전원 발생회로.
- 제1 항에 있어서, 상기 내부전원 발생부의 감압전압 발생부는 기준전압을 발생하는 기준전압 발생부와, 액티브 모드에서 동작하는 액티브용 구동부와, 스탠바이 모드 및 클럭 보류 모드에서 동작하는 스탠바이용 구동부를 포함하여 구성되는 것을 특징으로 하는 내부전원 발생회로.
- 제3 항에 있어서, 상기 액티브용 구동부 및 스탠바이 구동부는 전압 분배기와, 상태 디코더 및 내부전원 발생회로 제어부의 출력에 의해 발생된 감압전압 구동신호에 의해 구동되고, 상기 복수의 제어신호에 의해 제어되어 상기 기준전압과 상기 전압 분배기에 의해 분배된 전압을 비교하는 차동증폭기와, 소오스에 외부전압이 인가되고, 드레인이 상기 전압 분배기에 연결되며, 게이트에 상기 차동증폭기의 출력이 인가되는 피모스 트랜지스터를 포함하여 동일하게 구성되며, 상기 전압 분배기와 피모스 트랜지스터의 드레인이 공통 연결된 노드에서 감압전압이 출력되는 것을 특징으로 하는 내부전원 발생회로.
- 제3 항에 있어서, 상기 차동증폭기는 소오스에 외부전압이 인가되는 제1 피모스 트랜지스터와, 소오스에 외부전압이 인가되고, 게이트와 드레인이 공통 연결되어 상기 제1 피모스 트랜지스터의 게이트에 연결된 제2 피모스 트랜지스터와, 게이트에 상기 기준전압이 인가되고, 드레인이 상기 제1 피모스 트랜지스터의 드레인에 연결된 제1 엔모스 트랜지스터와, 게이트에 상기 전압분배기의 출력이 인가되고, 드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결된 제2 엔모스 트랜지스터와, 소오스가 상기 제1, 제2 엔모스 트랜지스터의 공통 연결된 드레인에 공통으로 연결되고, 게이트에 상기 복수의 제어신호가 각각 인가되는 복수의 제어 엔모스 트랜지스터와, 그 복수의 제어 엔모스 트랜지스터의 공통 연결된 드레인에 소오스가 연결되고, 드레인이 접지전원전압에 연겨리되고, 게이트에 구동신호가 인가되는 제3 엔모스 트랜지스터를 포함하여 구성되어 상기 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터의 드레인이 공통 연결된 노드에서 출력신호가 출력되는 것을 특징으로 하는 내부전원 발생회로.
- 제4 항에 있어서, 상기 차동증폭기의 복수의 제어 엔모스 트랜지스터는 동일한 제어신호가 인가되어 제어되며, 각각 다른 특성을 가지고 있는 것을 특징으로 하는 내부전원 발생회로.
- 제4 항에 있어서, 상기 차동증폭기의 복수의 제어 엔모스 트랜지스터는 동일한 특성을 가지며, 타이밍이 다른 복수의 제어신호가 인가되는 것을 특징으로 하는 내부전원 발생회로.
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