KR100753078B1 - 반도체 메모리 소자의 내부전압 발생기 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 발생기에 관한 것이다. 본 발명은 내부전압단에 대한 구동력을 확보하면서 일정한 레벨의 내부전압을 안정적으로 제공할 수 있는 반도체 메모리 소자의 내부전압 발생기를 제공하는데 목적이 있다. 본 발명에서는 내부전압 전위의 목표값에 대응하는 제1 기준전압과 제1 기준전압 보다 낮은 전위의 제2 기준전압을 이용한다. 이 경우, 비교기와 드라이버를 각각 2개씩 구비하여 내부전압단을 구동하는 바, 내부전압의 레벨을 회복하는 구간에서는 2개의 드라이버가 동시에 풀업 구동을 수행하도록 하고, 내부전압이 목표값인 제1 기준전압 레벨에 근접하면 하나의 드라이버만으로 풀업 구동을 수행하도록 함으로써 내부전압단에 대한 구동력을 확보하면서 내부전압의 요동을 최소화하였다.

내부전압, 기준전압, 레벨, 구동력, 응답 특성

Description

반도체 메모리 소자의 내부전압 발생기{INTERNAL VOLTAGE GENERATOR IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 코어전압(VCORE) 발생기의 회로도.

도 2는 상기 도 1의 코어전압 발생기의 타이밍 다이어그램.

도 3은 종래에 내부전압단에 대한 구동력을 증가시킨 경우의 타이밍 다이오그램.

도 4는 본 발명의 일 실시예에 따른 코어전압(VCORE) 발생기의 회로도.

도 5는 상기 도 4의 코어전압(VCORE) 발생기의 타이밍 다이어그램.

도 6은 본 발명의 다른 실시예에 따른 코어전압(VCORE) 발생기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 제1 코어전압 구동부

200 : 제2 코어전압 구동부

20 : 제1 비교기

30 : 제2 비교기

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 발생기에 관한 것이다.

일반적으로, 반도체 메모리 칩이 고집적화 되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 메모리 칩은 외부로부터 공급되는 전원전압(VDD)을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.

가장 대표적인 내부전압인 셀 데이터의 증폭에 사용되는 코어전압(VCORE)을 생성하기 위한 내부전압 발생기의 경우, 전압강하 변환기(voltage down converter)로 구성되어 있다.

도 1은 종래기술에 따른 코어전압(VCORE) 발생기의 회로도이다.

도 1을 참조하면, 종래기술에 따른 코어전압(VCORE) 발생기는, 기준전압(VR)과 피드백된 코어전압(VCORE)의 레벨을 비교하기 위한 비교기(10)와, 비교기(10)의 출력신호(drv_onb)를 게이트 입력으로 하며 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 풀업 PMOS 트랜지스터(M1)를 구비한다.

여기서, 비교기(10)는 일반적인 전류 미러형(Current Mirror) 차동증폭기로 구현하는 것이 바람직하다.

도 2는 상기 도 1의 코어전압 발생기의 타이밍 다이어그램으로서, 이하 이를 참조하여 그 동작을 살펴본다.

반도체 메모리 소자 내부에서 비트라인 감지증폭기가 구동되어 코어전류(Ivcore)의 소모가 발생하면 코어전압(VCORE)의 전압강하가 일어난다. 비교기(10)는 기준전압(VR)과 피드백된 코어전압(VCORE)의 레벨을 비교하여 코어전압(VCORE)이 기준전압(VR)보다 낮은 경우에는 드라이버 제어신호(drv_onb)를 논리레벨 로우로 활성화시킨다. 이에 따라, 풀업 PMOS 트랜지스터(M1)가 턴온되어 코어전압단(VCORE)을 풀업 구동하게 된다. 이때, 코어전압단(VCORE)의 전위는 코어전류(Ivcore)의 소모량과 풀업 PMOS 트랜지스터(M1)의 구동력에 따라 결정된다.

이처럼 코어전압단(VCORE)의 전위가 회복 과정을 거치다가 코어전압(VCORE)의 레벨이 기준전압(VR)에 이르게 되면 드라이버 제어신호(drv_onb)가 논리레벨 하이가 되어 풀업 PMOS 트랜지스터(M1)는 턴오프되어 코어전압단(VCORE)의 전압 레벨의 추가적인 상승을 막는다.

그런데, 비교기(10)의 응답 특성에 한계가 있기 때문에 피드백된 코어전압(VCORE)의 레벨이 기준전압(VR)에 이른 시점 이후에도 드라이버 제어신호(drv_onb)가 논리레벨 하이로 비활성화 될 때까지 일정 시간(tB) 동안 풀업 PMOS 트랜지스터(M1)가 풀업 구동을 계속하게 되고, 이에 따라 코어전압단(VCORE)의 전위가 목표치인 기준전압(VR) 보다 일정 정도(ΔV) 높은 레벨을 유지하게 된다.

이후, 다시 코어전류(Ivcore)의 소모가 발생하면 동일한 방식으로 코어전압(VCORE) 레벨이 요동(fluctuation, ΔV')하면서 동작하게 된다. tA는 드라이버 온 응답 시간, tB는 드라이버 오프 응답 시간을 각각 나타낸 것이다.

한편, 전원전압(VDD)이 점점 낮아지고 코어전류(Ivcore)의 소모량에는 별로 변화가 없는 상황에서 안정적인 코어전압(VCORE) 레벨을 확보하기 위해서는 코어전압단(VCORE)에 대한 구동력을 증가시킬 필요가 있으며, 이를 위해 풀업 PMOS 트랜지스터(M1)의 크기를 증가시킬 수 있다.

그러나, 무작정 풀업 PMOS 트랜지스터(M1)의 크기를 증가시키는 것은 도 3에 도시된 바와 같이 비교기(10)의 응답 특성 한계에 따른 코어전압(VCORE) 레벨의 과도한 상승을 야기하는 문제점이 있으며, 또한 코어전류(Ivcore)를 소모하는 연속 동작시 코어전압(VCORE) 레벨의 심한 요동을 유발하여 안정적인 비트라인 감지증폭 동작을 수행할 수 없게 만든다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 내부전압단에 대한 구동력을 확보하면서 일정한 레벨의 내부전압을 안정적으로 제공할 수 있는 반도체 메모리 소자의 내부전압 발생기를 제공하는데 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 내부전압 목표 전위에 대응하는 제1 기준전압에 응답하여 내부전압단을 구동하기 위한 제1 내부전압 구동수단과, 상기 제1 기준전압 보다 낮은 전위를 가지는 제2 기준전압에 응답하여 상기 내부전압단을 구동하기 위한 제2 내부전압 구동수단을 구비하는 반도체1 메모리 소자의 내부전압 발생기가 제공된다..

또한, 본 발명의 다른 측면에 따르면, 내부전압 목표 전위에 대응하는 제1 기준전압과 피드백된 내부전압의 레벨을 비교하기 위한 제1 비교수단; 상기 제1 비교수단으로부터 출력된 제1 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제1 풀업 구동수단; 상기 제1 기준전압 보다 낮은 전위를 가지는 제2 기준전압과 상기 피드백된 내부전압의 레벨을 비교하기 위한 제2 비교수단; 및 상기 제2 비교수단으로부터 출력된 제2 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제2 풀업 구동수단을 구비하는 반도체 메모리 소자의 내부전압 발생기가 제공된다.

또한, 본 발명의 또 다른 측면에 따르면, 내부전압 목표 전위에 대응하는 제1 기준전압과 피드백된 내부전압의 레벨을 비교하기 위한 제1 비교수단; 상기 제1 비교수단으로부터 출력된 제1 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제1 풀업 구동수단; 내부전압 테스트 모드 인에이블 신호를 생성하기 위한 테스트 모드 결정수단; 상기 내부전압 테스트 모드 인에이블 신호에 응답하여 서로 다른 레벨을 가지는 다수의 기준전압 - 상기 제1 기준전압 이하의 레벨을 가짐 - 중 어느 하나를 선택적으로 출력하기 위한 다중화수단; 상기 다중화수단으로부터 출력된 제2 기준전압과 상기 피드백된 내부전압의 레벨을 비교하기 위한 제2 비교수단; 및 상기 제2 비교수단으로부터 출력된 제2 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제2 풀업 구동수단을 구비하는 반도체 메모리 소자의 내부전압 발생기가 제공된다.

본 발명에서는 내부전압 전위의 목표값에 대응하는 제1 기준전압과 제1 기준전압 보다 낮은 전위의 제2 기준전압을 이용한다. 이 경우, 비교기와 드라이버를 각각 2개씩 구비하여 내부전압단을 구동하는 바, 내부전압의 레벨을 회복하는 구간에서는 2개의 드라이버가 동시에 풀업 구동을 수행하도록 하고, 내부전압이 목표값인 제1 기준전압 레벨에 근접하면 하나의 드라이버만으로 풀업 구동을 수행하도록 함으로써 내부전압단에 대한 구동력을 확보하면서 내부전압의 요동을 최소화하였다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 코어전압(VCORE) 발생기의 회로도이다.

도 4를 참조하면, 본 실시예에 따른 코어전압(VCORE) 발생기는, 크게 코어전압(VCORE) 목표 전위를 가지는 제1 기준전압(VR1)에 응답하여 코어전압단(VCORE)을 구동하기 위한 제1 코어전압 구동부(100)와, 제1 기준전압(VR1) 보다 낮은 전위를 가지는 제2 기준전압(VR2)에 응답하여 코어전압단(VCORE)을 구동하기 위한 제2 코어전압 구동부(200)를 구비한다.

여기서, 제1 코어전압 구동부(100)는 제1 기준전압(VR1)과 피드백된 코어전압(VCORE)의 레벨을 비교하기 위한 제1 비교기(20)와, 제1 비교기(20)로부터 출력된 제1 드라이버 제어신호(drv_onb1)를 게이트 입력으로 하며 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 제1 풀업 PMOS 트랜지스터(M2)를 구비한다.

또한, 제2 코어전압 구동부(200)는 제2 기준전압(VR2)과 피드백된 코어전압(VCORE)의 레벨을 비교하기 위한 제2 비교기(30)와, 제2 비교기(30)로부터 출력된 제2 드라이버 제어신호(drv_onb2)를 게이트 입력으로 하며 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 제2 풀업 PMOS 트랜지스터(M3)를 구비한다.

도 5는 상기 도 4의 코어전압(VCORE) 발생기의 타이밍 다이어그램으로서, 이하 이를 참조하여 본 실시예에 따른 코어전압(VCORE) 발생기의 동작을 살펴본다.

먼저, 반도체 메모리 소자 내부에서 비트라인 감지증폭기가 구동되어 코어전류(Ivcore)의 소모가 발생하면 코어전압(VCORE)의 전압강하가 일어난다. 제1 비교기(20)는 이를 감지하여 제1 드라이버 제어신호(drv_onb1)를 논리레벨 로우로 활성화시킨다. 이에 따라, 제1 풀업 PMOS 트랜지스터(M2)가 턴온되어 코어전압단(VCORE)을 풀업 구동하게 된다. 한편, 코어전압(VCORE) 레벨이 제1 기준전압(VR1) 레벨 이하로 떨어진 시점으로부터 제1 드라이버 제어신호(drv_onb1)가 활성화 되는 시점까지는 제1 비교기(20)의 드라이버 온 응답 시간(tA1) 만큼의 지연이 따르며, 제1 풀업 PMOS 트랜지스터(M2)의 구동력이 코어전류(Ivcore)의 소모량을 극복하지 못하면 코어전압단(VCORE)의 전위는 좀 더 하강하게 된다.

이처럼 코어전압단(VCORE)의 전위가 하강하다가 제2 기준전압(VR2) 이하로 떨어지게 되면 제2 비교기(30)가 이를 감지하여 제2 드라이버 제어신호(drv_onb2)를 논리레벨 로우로 활성화시킨다. 이에 따라, 제2 풀업 PMOS 트랜지스터(M3)가 턴온되어 제1 풀업 PMOS 트랜지스터(M2)와 함께 코어전압단(VCORE)을 풀업 구동하게 된다. 그러므로, 코어전압단(VCORE)의 전위가 하강 정도가 급격히 저하되고 이후 코어전류(Ivcore)의 소모가 감소하면서 코어전압단(VCORE)의 전위가 상승하게 된다. 여기서, 코어전압(VCORE) 레벨이 제2 기준전압(VR2) 레벨 이하로 떨어진 시점으로부터 제2 드라이버 제어신호(drv_onb2)가 활성화 되는 시점까지는 제2 비교기(30)의 드라이버 온 응답 시간(tA2) 만큼의 지연이 따른다.

한편, 이처럼 코어전압단(VCORE)의 전위가 회복 과정을 거치다가 제2 기준전압(VR2) 레벨에 이르게 되면 제2 비교기(30)가 이를 감지하여 제2 드라이버 제어신호(drv_onb2)를 논리레벨 하이로 비활성화시키고, 이에 따라 제2 풀업 PMOS 트랜지스터(M3)가 턴오프된다. 여기서, 코어전압(VCORE) 레벨이 제2 기준전압(VR2) 레벨을 회복하는 시점으로부터 제2 드라이버 제어신호(drv_onb2)가 비활성화 되는 시점까지는 제2 비교기(30)의 드라이버 오프 응답 시간(tB2) 만큼의 지연이 따른다.

이후, 제1 풀업 PMOS 트랜지스터(M2)가 단독으로 코어전압단(VCORE)을 구동하게 되므로 코어전압(VCORE)의 상승 슬로프가 완만해진다. 이처럼 코어전압(VCORE) 레벨이 상승하다가 제1 기준전압(VR1)에 이르게 되면 제1 비교기(20)가 이를 감지하여 제1 드라이버 제어신호(drv_onb1)를 논리레벨 하이로 비활성화시키고, 이에 따라 제1 풀업 PMOS 트랜지스터(M2)가 턴오프된다. 여기서, 코어전압(VCORE) 레벨이 제1 기준전압(VR1) 레벨을 회복하는 시점으로부터 제1 드라이버 제어신호(drv_onb1)가 비활성화 되는 시점까지는 제1 비교기(20)의 드라이버 오프 응답 시간(tB1) 만큼의 지연이 따른다.

따라서, tB1에 대응하는 구간에서 ΔV 만큼의 코어전압(VCORE) 레벨의 과도 상승이 수반되나, 해당 시점에서 코어전압(VCORE)의 상승 슬로프가 완만한 상태이므로, 상기 도 3와 같이 코어전압단(VCORE)에 대한 구동력만을 증대시킨 경우와 비교할 때 ΔV값을 완화시킬 수 있으며, 이와 함께 코어전압단(VCORE)에 대한 구동력이 증가된 상태이므로 전체적인 코어전압(VCORE)의 요동(ΔV')을 크게 줄일 수 있다.

도 6은 본 발명의 다른 실시예에 따른 코어전압(VCORE) 발생기의 회로도이다.

도 6을 참조하면, 본 실시예에 따른 코어전압(VCORE) 발생기는, 코어전압(VCORE) 테스트 모드 인에이블 신호(tm_en)를 생성하기 위한 테스트 모드 결정부(500)와, 코어전압(VCORE) 테스트 모드 인에이블 신호(tm_en)에 응답하여 코어전압(VCORE) 목표 전위를 가지는 제1 기준전압(VR1) 또는 제1 기준전압(VR1) 보다 낮은 전위를 가지는 제2 기준전압(VR2)을 출력하기 위한 다중화부(600)와, 제1 기준전압(VR1)에 응답하여 코어전압단(VCORE)을 구동하기 위한 제1 코어전압 구동부(300)와, 제2 기준전압(VR2)에 응답하여 코어전압단(VCORE)을 구동하기 위한 제2 코어전압 구동부(400)를 구비한다.

여기서, 다중화부(600)는 코어전압(VCORE) 테스트 모드 인에이블 신호 (tm_en)와 인버터(INV)를 통해 반전된 코어전압(VCORE) 테스트 모드 인에이블 신호(tm_en)에 제어 받아 제1 기준전압(VR1) 및 제2 기준전압(VR2)을 출력하는 제1 및 제2 트랜스미션 게이트(TG1, TG2)를 구비한다. 여기서, 제1 및 제2 트랜스미션 게이트(TG1, TG2)는 서로 다른 극성의 코어전압(VCORE) 테스트 모드 인에이블 신호(tm_en)에 제어 받기 때문에 제1 기준전압(VR1) 및 제2 기준전압(VR2)의 선택적인 출력이 가능하다.

한편, 제1 및 제2 코어전압 구동부(300, 400)의 구성은 상기 도 4에 도시된 회로와 동일하다.

코어전압(VCORE) 테스트 모드 인에이블 신호(tm_en)가 논리레벨 하이로 활성화되면 제1 트랜스미션 게이트(TG1)가 턴온되고 제2 트랜스미션 게이트(TG2)가 턴오프되어 제2 코어전압 구동부(400)의 기준전압으로 제1 기준전압(VR1)이 선택되며, 코어전압(VCORE) 테스트 모드 인에이블 신호(tm_en)가 논리레벨 로우로 비활성화되면 제2 코어전압 구동부(400)의 기준전압으로 제2 기준전압(VR2)이 선택된다.

한편, 다중화부(600)에 입력되는 기준전압의 수 및 레벨은 필요에 따라 변경이 가능한 부분이다.

코어전압 발생기와 같은 내부전압 발생기의 경우, 디지털로 신호처리가 되지 않는 아날로그 회로로 구성되어 있기 때문에 그 특성을 명확히 판단하기 힘든 경우가 있다.

따라서, 상기와 같이 테스트 모드 결정부(500) 및 다중화부(600)를 추가하여 테스트를 거침으로써 해당 소자의 특성에 적합한 기준전압을 제2 코어전압 구동부 (400)의 기준전압으로 설정할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 코어전압 발생기를 일례로 들어 설명하였으나, 본 발명은 그 원리상 다른 내부전압 발생기에도 적용할 수 있다.

또한, 전술한 실시예에서는 코어전압 드라이버로서 PMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 이를 다른 구동 장치로 대체할 수 있다.

또한, 전술한 실시예에서는 코어전압을 그대로 피드백하는 경우를 일례로 들어 설명하였으나, 코어전압을 분배하여 피드백하는 등 피드백 방식을 변화시키는 경우에도 본 발명은 적용된다.

또한, 전술한 실시예에서는 서로 다른 두 가지 레벨의 기준전압을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 3 이상의 서로 다른 레벨의 기준전압을 사용하는 경우에도 적용할 수 있다.

전술한 본 발명은 내부전압단에 대한 구동력을 확보하면서 일정한 레벨의 내부전압을 안정적으로 생성할 수 있으며, 이로 인하여 반도체 메모리 소자의 신뢰도 및 동작 특성을 개선하는 효과가 있다.

Claims (8)

1. 삭제
2. 내부전압 목표 전위에 대응하는 제1 기준전압과 피드백된 내부전압의 레벨을 비교하기 위한 제1 비교수단;

   상기 제1 비교수단으로부터 출력된 제1 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제1 풀업 구동수단;

   상기 제1 기준전압 보다 낮은 전위를 가지는 제2 기준전압과 상기 피드백된 내부전압의 레벨을 비교하기 위한 제2 비교수단; 및

   상기 제2 비교수단으로부터 출력된 제2 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제2 풀업 구동수단

   을 구비하는 반도체 메모리 소자의 내부전압 발생기.
3. 제2항에 있어서,

   상기 제1 풀업 구동수단은,

   상기 제1 드라이버 제어신호를 게이트 입력으로 하며 전원전압단과 상기 내부전압단 사이에 접속된 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
4. 제3항에 있어서,

   상기 제2 풀업 구동수단은,

   상기 제2 드라이버 제어신호를 게이트 입력으로 하며 상기 전원전압단과 상기 내부전압단 사이에 접속된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
5. 내부전압 목표 전위에 대응하는 제1 기준전압과 피드백된 내부전압의 레벨을 비교하기 위한 제1 비교수단;

   상기 제1 비교수단으로부터 출력된 제1 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제1 풀업 구동수단;

   내부전압 테스트 모드 인에이블 신호를 생성하기 위한 테스트 모드 결정수단;

   상기 내부전압 테스트 모드 인에이블 신호에 응답하여 서로 다른 레벨을 가지는 다수의 기준전압 - 상기 제1 기준전압 이하의 레벨을 가짐 - 중 어느 하나를 선택적으로 출력하기 위한 다중화수단;

   상기 다중화수단으로부터 출력된 제2 기준전압과 상기 피드백된 내부전압의 레벨을 비교하기 위한 제2 비교수단; 및

   상기 제2 비교수단으로부터 출력된 제2 드라이버 제어신호에 응답하여 상기 내부전압단을 풀업 구동하기 위한 제2 풀업 구동수단

   을 구비하는 반도체 메모리 소자의 내부전압 발생기.
6. 제5항에 있어서,

   상기 다중화수단은,

   상기 내부전압 테스트 모드 인에이블 신호에 제어 받아 상기 제1 기준전압과 동일한 레벨의 기준전압을 출력하기 위한 제1 트랜스미션 게이트와,

   상기 내부전압 테스트 모드 인에이블 신호에 제어 받아 상기 제1 기준전압 보다 낮은 전위를 가지는 기준전압을 출력하기 위한 제2 트랜스미션 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
7. 제5항에 있어서,

   상기 제1 풀업 구동수단은,

   상기 제1 드라이버 제어신호를 게이트 입력으로 하며 전원전압단과 상기 내부전압단 사이에 접속된 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
8. 제6항에 있어서,

   상기 제2 풀업 구동수단은,

   상기 제2 드라이버 제어신호를 게이트 입력으로 하며 상기 전원전압단과 상기 내부전압단 사이에 접속된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.

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