KR100754087B1 - 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 Download PDF

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Abstract

폴리메탈 게이트 구조와 듀얼 게이트 구조를 채용하는 CMOS LSI에 있어서, 게이트 전극의 일부를 구성하는 고융점 금속막의 산화와, 게이트 전극의 다른 일부를 구성하는 p형 다결정 실리콘 막중의 붕소의 확산을 모두 억제할 수 있는 라이트(light) 산화 처리 기술을 제공한다.
수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스를 반도체 웨이퍼(1A)의 주면에 공급하고, 에칭에 의해 깎인 게이트 전극의 단부 하측의 게이트 절연막의 프로파일을 개선하는 열처리를, 게이트 전극의 일부를 구성하는 고융점 금속막이 실질적으로 산화되지 않고, 또한 게이트 전극의 다른 일부를 구성하는 p형 다결정 실리콘막 중의 붕소가 게이트 산화막을 통해 기판에 확산하지 않은 저열 부하 조건하에서 행한다.
낱장식 산화로, 챔버, 히터, 작열 링, 서셉터, 지지 아암, 열전쌍, 할로겐 램프, 가스 도입관, 관통 홀, 격벽, 배기관, 가스 생성 장치, 반응기, 코일, 히터, 가스 저축조, 배관, 매스플로우 컨트롤러, 개폐 밸브, 희석 라인

Description

반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치{PROCESS FOR PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 확대 단면도.
도 9a는 라이트 산화 처리에 사용하는 낱장식 산화로의 개략 평면도, 도 9b는, 도 9a의 B-B'선을 따른 단면도.
도 10a는 라이트 산화 처리에 사용하는 낱장식 산화로의 개략 평면도, 도 10b는, 도 10a의 B-B'선을 따른 단면도.
도 11은 본 발명의 일실시예에서 사용하는 촉매 방식의 수증기/수소 혼합 가스 생성 장치의 개략도.
도 12는 도 11에 도시된 수증기/수소 혼합 가스 생성 장치의 배관 계통도.
도 13은 수증기/수소 혼합 가스를 사용한 산화 환원 반응의 평형 증기압비의 온도 의존성을 나타내는 그래프.
도 14는 수증기/수소 혼합 가스를 사용한 산화 처리 시간과 산화 실리콘의 막 두께와의 관계를 나타내는 그래프.
도 15는 산화 온도와 산화 시간과의 관계를 나타내는 그래프.
도 16은 산화 온도와 산화 시간과의 관계를 나타내는 그래프.
도 17은 게이트 전극을 열처리했을 때의 온도와 VFB와의 관계를 나타내는 그래프.
도 18은 낱장식 산화로를 사용한 라이트 산화 처리의 순서를 나타낸 도면.
도 19a, 도 19b는 라이트 산화 처리 후의 게이트 산화막의 상태를 나타내는 반도체 기판의 주요부 확대 단면도.
도 20은 본 발명의 일실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 일실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 일실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 일실시예인 CMOS LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 24는 라이트 산화 처리에 사용하는 배치식 종형 산화로의 개략 단면도.
도 25는 배치식 종형 산화로를 사용한 라이트 산화 처리의 순서를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 낱장식 산화로
101 : 챔버
102a, 102b : 히터
103 : 작열 링
104 : 서셉터
105 : 지지 아암
106 : 열전쌍
107 : 할로겐 램프
108 : 가스 도입관
109 : 관통 홀
110 : 격벽
111 : 배기관
140 : 가스 생성 장치
141 : 반응기
142 : 코일
143 : 히터
144a ∼ 144c : 가스 저축조
145 : 배관
146a ∼ 146c : 매스플로우 컨트롤러
147a ∼ 147c : 개폐 밸브
148 : 희석 라인
Qn : n 채널형 MOSFET
Qp : p 채널형 MOSFET
본 발명은, 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 붕소(B) 를 포함한 다결정 실리콘과 고융점 금속과의 적층막으로 게이트 전극을 구성한 폴리메탈 구조의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 구비하는 반도체 집적 회로 장치의 제조에 적용하기에 유효한 기술에 관한 것이다.
특개소59-132136호 공보(이하 「小林」이라고 함)는, Si(실리콘) 기판 상에 W 막 또는 Mo 막을 포함하는 폴리메탈 구조의 게이트 전극을 형성한 후, 수증기와 수소의 혼합 분위기 속에서 라이트(light) 산화를 행함에 의해, W(Mo)막을 산화하지 않고 Si만을 선택적으로 산화하는 기술을 개시하고 있다. 이것은, 산화 환원 반응이 평형이 되는 수증기/수소 분압비가 W(Mo)와 Si에서 다르다는 성질을 이용함으로써, 이 분압비를 W(Mo)는 수증기에 의해 산화되어도 공존하는 수소에 의해 빠르게 환원되지만, Si는 산화된 상태에서 남도록 범위 내에 설정함으로써 Si의 선택적 산화를 실현하고 있다. 또한, 수증기와 수소의 혼합 분위기는, 용기에 넣은 순수 중에 수소 가스를 공급하는 버블링 방식에 따라 생성하고, 수증기/수소 분압비는, 순수의 온도를 바꿈에 따라 제어하고 있다.
또한, 상기 발명자들의 그룹에 의한 선택 산화등에 관련하는 주요한 것으로서는, 특개소60-89943호 공보(이하 「小林2」라고 함) 및 특개소 61-150236호 공보(이하 「岩田」라고 함)등이 있다.
특개평7-94716호 공보(이하 「村岡」이라고 함)는, Si 기판 상에 게이트 산화막을 통해 TiN 등의 질화금속층과 W 등의 금속층을 포함하는 폴리메탈 구조의 게이트 전극을 형성한 후, 환원성 기체(수소)와 산화성 기체(수증기)를 질소로 희석한 분위기 속에서 라이트 산화를 행하는 기술을 개시하고 있다. 이들 공보에 따르 면, 금속층을 산화하지 않고 Si만을 선택적으로 산화할 수 있음과 동시에, 수증기/수소 혼합 가스를 질소로 희석함으로써, 질화 금속층으로부터의 탈질소 반응이 저지되므로, 질화 금속층의 산화도 동시에 방지할 수 있다고 되어 있다.
1992년 12월 1일 및 2일에 행해진 반도체 집적 회로 기술 제45회 심포지움 공연 논문집 p128 ∼ p133(이하 「中村」라고 함)에는, 스테인레스 촉매에 의해 합성된 수증기를 포함하는 강환원성 분위기 밑에서의 산화막 형성 기술이 개시되어 있다.
게이트 길이가 0.18㎛이하의 미세한 MOSFET에서 회로를 구성하는 CMOS LSI는, 저전압 동작시에서도 게이트 지연을 저감하여 고속 동작을 확보하기 위해 금속층을 포함하는 저저항 도전 재료를 사용한 게이트 가공 처리가 채용되는 것으로 생각된다.
이 종류의 저저항 게이트 전극 재료로서 유력시되고 있는 것은, 다결정 실리콘막 위에 고융점 금속막을 적층한, 소위 폴리메탈이다. 폴리메탈은, 그 시트 저항이 2Ω/□ 정도로 낮기 때문에, 게이트 전극 재료로서뿐 아니라 배선 재료로서 이용할 수도 있다. 고융점 금속으로는, 800℃ 이하의 저온 처리라도 양호한 저저항성을 나타내고, 또한 전자이동(electromigration) 내성이 높은 W(텅스텐), Mo(몰리브덴), Ti(티탄) 등이 사용된다. 또, 다결정 실리콘막 위에 직접 이들 고융점 금속막을 적층하면 양자의 접착력이 저하하거나, 고온 열 처리 프로세스로 양자의 계면에 고저항의 실리사이드층이 형성되기도 하기 때문에, 실제의 폴리메탈 게이트는, 다결정 실리콘막과 고융점 금속막 사이에 TiN (티탄니트라이드)나 WN (텅스텐니트라이드)등의 금속 질화막으로 이루어지는 배리어층을 개재시킨 3층 구조로 구성된다.
종래의 게이트 가공 처리의 개략은, 다음과 같다. 우선, 반도체 기판을 열산화하여 그 표면에 게이트 산화막을 형성한다. 일반적으로, 열산화막의 형성은 건조 산소 분위기속에서 행해지지만, 게이트 산화막을 형성하는 경우에는 막중의 결함 밀도를 저감시킬 수 있다는 이유로부터, 습식 산화법이 이용된다. 습식 산화법으로는, 산소 분위기 속에서 수소를 연소시켜 물을 생성하고, 이 물을 산소와 함께 반도체 웨이퍼의 표면에 공급하는 파이로제닉(pyrogenic) 방식이 이용되고 있다.
그러나, 파이로제닉 방식은 석영제의 수소 가스 도입관의 선단에 부착한 노즐로부터 분출하는 수소에 점화하여 연소를 행하기 때문에, 그 열로 노즐이 녹아 파티클이 발생하고, 이것이 반도체 웨이퍼의 오염원이 될 우려가 있기 때문에, 연소를 수반하지 않은 촉매 방식에 따라 물을 생성하는 방법도 제안되고 있다(예를 들면 특개평5-152282호 공보등).
이어서, 상기된 바와 같은 습식 산화법으로 형성한 게이트 산화막 상에 게이트 전극 재료를 퇴적시킨 후, 포토레지스트를 마스크로 한 건식 에칭으로 이 게이트 전극 재료를 패터닝한다. 그 후, 포토레지스트를 애싱(재화) 처리로 제거하고, 또한 불산등의 에칭액을 사용하여, 기판 표면에 남은 건식 에칭 잔사나 애싱 잔사를 제거한다.
상기된 습식 에칭을 행하면, 게이트 전극의 하부 이외의 영역의 게이트 산화막이 깎임과 동시에, 게이트 전극의 측벽 단부의 게이트 산화막도 등방적으로 에칭 되어 언더컷트가 생긴다. 그 때문에, 그 상태에서는 게이트 전극의 내압이 저하하는 등의 결점이 생기기 때문에, 언더컷트된 게이트 전극 측벽 단부의 프로파일을 개선하므로, 기판을 또 한번 열산화하여 그 표면에 산화막을 형성하는 처리(이하, 라이트 산화 처리라고 함)가 행해진다.
그런데, 상술된 W나 Mo 등의 고융점 금속은, 고온 산소 분위기 내에서는 매우 산화되기 쉬운 재료이므로, 폴리메탈 구조의 게이트 전극에 상기된 라이트 산화 처리를 적용하면, 고융점 금속막이 산화되어 그 저항치가 증가하거나, 그 일부가 기판으로부터 박리하기도 한다. 그 때문에, 폴리메탈을 사용하는 게이트 가공 처리에서는, 라이트 산화 처리시에 고융점 금속막이 산화되는 것을 방지하는 대책이 필요해진다.
상기된 바와 같이, 폴리메탈 구조의 게이트 전극을 형성하는 처리에서는, 소정의 분압비를 구비한 수증기/수소 혼합 가스 내에서 라이트 산화를 행하는 것이, 게이트 산화막의 내압 개선과 금속막의 산화 방지를 꾀하는 유효한 수단이 된다.
그러나, 수증기/수소 혼합 가스를 생성하는 방법으로 제안되는 종래의 버블링 방식은, 용기 내에 떠 놓은 순수중에 수소 가스를 공급하여 수증기/수소 혼합 가스를 생성하기 위해, 이 순수중에 혼입한 이물이 수증기/수소 혼합 가스와 함께 산화로에 이송되어 반도체 웨이퍼를 오염시킬 우려가 있다.
또한, 버블링 방식으로는, 순수의 온도를 바꿈에 따라 수증기/수소 분압비를 제어하므로, (1) 분압비가 변동하기 쉽고, 최적의 분압비를 정밀도 좋게 실현하는 것이 곤란하다. (2) 수증기 농도의 제어 범위가 수% ∼ 수십% 정도로 좁고, ppm 오더(order)의 수증기 농도를 실현하는 것이 곤란하다는 문제가 있다.
후술된 바와 같이, 수증기/수소 혼합 가스를 사용한 Si나 금속의 산화 환원 반응은, 수증기 농도가 높을수록 산화 반응이 진행되기 쉽다. 그 때문에, 버블링 방식으로 생성한 수증기/수소 혼합 가스처럼, 비교적 높은 수증기 농도하에서 Si를 산화하면, 산화 속도가 크기 때문에 매우 단시간에 산화막이 성장해 버린다. 그러나, 게이트 길이가 0.18㎛ 이하의 미세한 MOSFET는, 소자의 전기 특성을 유지하기 위해 게이트 산화막을 3.5㎚ 이하의 매우 얇은 막 두께로 형성하는 것이 요구된다. 따라서, 버블링 방식으로 생성한 증기/수소 혼합 기체를 사용한 것으로는, 이러한 극박(extremely thin)의 게이트 산화막을 균일하게 제어성 좋게 형성하는 것은 곤란하다. 또한, 산화막의 성장 속도를 내리기 위해 저온에서 산화를 하면, 품질이 좋은 게이트 산화막을 얻을 수 없었다.
또한, 게이트 길이가 0.18㎛ 이하의 미세한 MOSFET에서 회로를 구성하는 CMOS LSI는, 저전압 동작화에 의한 임계치 전압(Vth)의 변동을 가능한 억제하기 위해 n 채널형 MISFET의 게이트 전극을 구성하는 다결정 실리콘막의 도전형을 n형으로 하고, p 채널형 MISFET의 게이트 전극을 구성하는 다결정 실리콘막의 도전형을 p형으로 하는, 소위 듀얼 게이트(Dual Gate) 구조의 채용이 유리해진다고 생각되어진다. 그 때문에, 게이트 전극을 상술한 폴리메탈로 구성하는 경우, n 채널형 MISFET의 게이트 전극은, P(인)등의 n형 불순물을 도핑한 n형 다결정 실리콘막 위에 고융점 금속막이 적층된 구조가 되고, p 채널형 MISFET의 게이트 전극은, p형 불순물인 B(붕소)를 도핑한 p형 다결정 실리콘막 위에 고융점 금속막이 적층된 구조가 된다.
그런데, p형 불순물인 B(붕소)는 확산 계수가 크기 때문에, 듀얼 게이트 구조를 채용한 CMOS에 상기된 라이트 산화 처리를 적용한 경우에는, p 채널형 MISFET의 게이트 전극의 일부를 구성하는 p형 다결정 실리콘막 중의 B(붕소)가 막 두께 3.5㎚ 이하의 매우 얇은 게이트 산화막을 통해 기판측으로 확산하고, p 채널형 MISFET의 임계치 전압(Vth)을 변동시켜 버린다는 문제가 생긴다.
그 때문에, 폴리메탈 게이트 구조와 듀얼 게이트 구조를 채용하는 CMOS LSI에서는, 게이트 가공 후의 라이트 산화 처리시에 고융점 금속의 산화와 B (붕소) 의 기판에의 확산을 함께 억제할 수 있는 기술을 확립하는 것이 중요한 과제가 된다.
본 발명의 목적은, 폴리메탈 게이트 구조와 듀얼 게이트 구조를 채용하는 CMOS LSI에서, 게이트 전극의 일부를 구성하는 고융점 금속막의 산화와, 게이트 전극의 다른 일부를 구성하는 p형 다결정 실리콘막중의 붕소의 확산을 모두 억제할 수 있는 라이트 산화 처리 기술을 제공하는 것에 있다.
본 발명의 목적은, 단결정 실리콘 또는 폴리실리콘 등의 실리콘 부분과 고융점 금속(내화 금속)을 주성분으로 하는 두개의 부분을 구비하는 반도체 집적 회로 장치에 대한 선택 산화 방법을 제공하는 것에 있다.
본 발명의 목적은, 붕소가 도핑된 폴리실리콘층을 포함하는 게이트를 구비하는 반도체 집적 회로 장치에 있어서, 고융점 금속막의 산화와, 게이트 전극의 다른 일부를 구성하는 p형 다결정 실리콘막 중에서 게이트 산화막을 통한 붕소의 확산과 함께 억제할 수 있는 라이트 산화 처리 기술을 제공하는 것에 있다.
본 발명의 목적은, 붕소가 도핑된 폴리실리콘층을 포함하는 게이트를 구비하는 반도체 집적 회로 장치에 있어서, 고융점 금속막의 산화와, 게이트 전극의 다른 일부를 구성하는 p형 다결정 실리콘막 중에서 게이트 산화막을 통한 붕소의 확산을 함께 억제할 수 있는 선택 산화 처리 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부도면으로부터 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판의 주면에 형성한 게이트 산화막 상에 붕소를 포함한 다결정 실리콘막과 고융점 금속막이 직접 또는 배리어층을 개재해서 적층되어 이루어지는 도전막을 형성한 후, 상기 도전막을 패터닝하여 MOSFET의 게이트 전극을 형성하는 공정과, 수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스를 소정의 온도로 가열된 상기 반도체 기판의 주면 또는 그 근방에 공급하고, 상기 반도체 기판의 주면을 선택적으로 산화함으로써, 상기 패터닝할 때에 에칭된 상기 게이트 전극의 단부 하측의 상기 게이트 절연막의 프로파일을 개선하는 열처리 공정을 포함하고, 상기 열처리는 상기 고융점 금속막이 실질적으로 산화되지 않고, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막 중의 붕소가 상기 게이트 산화막을 통해 상기 반도체 기판으로 확산하지 않은 저열 부하 조건하에서 행하는 것이다.
상기된 발명 이외의 본원 발명의 개요를 간단히 항을 분리하여 기재하면, 이하와 같다. 즉,
1. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정(본원에서는, 후술된 바와 같이 비도핑 다결정 실리콘 막을 피착한 후, 이온 주입등으로 붕소를 도핑하는 것을 포함하게 한다. 즉, 붕소의 도핑의 전후에는 상관없다. 또한, 다결정 실리콘막의 피착과 붕소의 도핑을 동시에 행하는 경우도 포함된다. 이하 동일함),
(b) 상기 다결정 실리콘막 상에, 직접 또는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 수증기를 포함하는 혼합 가스 분위기 하에서 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리하는 공정.
2. 상기 1에서, 상기 배리어층은, 질화 텅스텐막을 포함하는 반도체 집적 회로 장치의 제조 방법.
3. 상기 2에서, 상기 공정 (d)의 열산화 처리는, 상기 고융점 금속막 및 상기 배리어층을 실질적으로 산화하지 않은 조건하에서 행하는 반도체 집적 회로 장치의 제조 방법.
4. 상기 1에서, 상기 게이트 절연막은, 산질화 실리콘 막을 포함하는 반도체 집적 회로 장치의 제조 방법.
5. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 직접 또는 배리어층을 개재해서 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 수증기를 포함하는 혼합 가스 분위기 하에서 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리하는 공정.
6. 상기 5에서, 상기 다결정 실리콘 막과 상기 고융점 금속막 사이에 상기 배리어층을 개재시키는 반도체 집적 회로 장치의 제조 방법.
7. 상기 6에서, 상기 공정 (d)의 열산화 처리는, 상기 고융점 금속막 및 상기 배리어층을 실질적으로 산화하지 않은 조건하에서 행하는 반도체 집적 회로 장치의 제조 방법.
8. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 주성분으로 하는 제1 도전막을 형성하는 공정,
(b) 상기 제1 도전막 상에, 직접 또는 배리어층을 개재해서 고융점 금속막을 형성하는 공정,
(c) 상기 제1 도전막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스 분위기하에서 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리하는 공정.
9. 상기 8에서, 상기 공정 (d)의 열산화 처리는, 상기 고융점 금속막을 실질적으로 산화하지 않은 조건하에서 행하는 반도체 집적 회로 장치의 제조 방법.
10. 이하의 공정을 포함하는 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법;
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 질화 텅스텐막을 포함하는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 수증기를 포함하는 혼합 가스 분위기 하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘 막을, 상기 고융점 금속막을 실질적으로 산화하지 않도록 열산화 처리하는 공정.
11. 이하의 공정을 포함하는 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법;
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 질화 텅스텐막을 포함하는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 실리콘 및 다결정 실리콘에 대해 산화성 및 환원성을 갖는 혼합 가스 분위기하에서 상기 고융점 금속막을 실질적으로 산화하지 않도록, 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리하는 공정.
12. 이하의 공정을 포함하는 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법;
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 직접 또는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 실리콘 및 다결정 실리콘에 대해 산화성 및 환원성을 갖는 혼합 가스 분위기하에서, 상기 고융점 금속막을 실질적으로 산화하지 않도록, 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리하는 공정.
13. 이하의 공정을 포함하는 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법;
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 질화 텅스텐 막을 포함하는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 수증기를 포함하는 혼합 가스 분위기 하에서, 상기 고융점 금속막을 실질적으로 산화하지 않도록, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리함으로써, 상기 공정 (c)의 패터닝할 때에 에칭된 상기 게이트 전극의 단부하의 상 기 산화 실리콘막을 보충하는 공정.
14. 이하의 공정을 포함하는 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법:
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 질화 텅스텐막을 포함하는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스 분위기 하에서 상기 고융점 금속막을 실질적으로 산화하지 않도록, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리함으로써, 상기 공정 (c)의 패터닝할 때에 에칭된 상기 게이트 전극의 단부하의 상기 산화 실리콘막을 보충하는 공정.
15. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법:
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에, 직접 또는 배리어층을 개재해서 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 후, 수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스 분위기 하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열산화 처리하는 공정.
16. 반도체 집적 회로 웨이퍼의 제1 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막과, 상기 다결정 실리콘막 상에 직접 또는 배리어층을 개재해서 적층된 고융점 금속막으로 구성되는 게이트 전극이 형성된 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치로서, 상기 게이트 절연막은 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막의 단부를 넘어 형성된 열산화막을 포함하는 반도체 집적 회로 장치.
17. 반도체 집적 회로 웨이퍼의 제1 주면의 실리콘 표면에 형성된 열산화막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막과, 상기 다결정 실리콘막 상에 직접 또는 배리어층을 개재해서 적층된 고융점 금속막으로 구성되는 게이트 전극이 형성된 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치로서, 상기 게이트 절연막 중, 상기 게이트 전극의 단부밑에서 형성된 상기 열산화막의 막 두께는, 상기 게이트 전극의 중앙부 하에 형성된 상기 열산화막의 막 두께보다도 큰 반도체 집적 회로 장치.
18. 반도체 집적 회로 웨이퍼의 제1 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘 막과, 상기 다결정 실리콘막 상에 직접 또는 배리어층을 개재해서 적층된 고융점 금속막으로 구성되는 게이트 전극이 형성된 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치로서, 상기 게이트 전극의 단부 하에 형성된 상기 산화 실리콘 막은, 전계 집중을 방지할 정도로 라운딩을 띤 형상을 구비한 반도체 집적 회로 장치.
19. 반도체 집적 회로 웨이퍼의 제1 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에, 붕소가 도핑된 다결정 실리콘막과, 상기 다결정 실리콘막 상에 직접 또는 배리어층을 개재해서 적층된 고융점 금속막으로 구성되는 게이트 전극이 형성된 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치로서, 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막의 단부 및 하면은, 열산화막으로 덮어져 있는 반도체 집적 회로 장치.
20. 상기 19에서, 상기 게이트 절연막은, 산질화 실리콘막을 포함하는 반도체 집적 회로 장치.
21. 반도체 기판의 주면에 형성한 게이트 산화막 상에 붕소를 포함한 다결정 실리콘막과 고융점 금속막을 직접 또는 배리어층을 개재해서 적층하여 이루어지는 도전막을 형성한 후, 상기 도전막을 패터닝하여 MOSFET의 게이트 전극을 형성하는 공정과, 수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스를 소정의 온도로 가열된 상기 반도체 기판의 주면 또는 그 근방으로 공급하고, 상기 반도체 기판의 주면을 선택적으로 산화함으로써, 상기 패터닝할 때에 에칭된 상기 게이트 전극의 단부하의 상기 게이트 산화막의 프로파일을 개선하는 열처리 공정을 포함하고, 상기 열처리는 상기 고융점 금속막이 실질적으로 산화되지 않고, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막중의 붕소가 상기 게이트 산화막을 통해 상기 반도체 기판에 확산하지 않은 조건하에서 행하는 반도체 집적 회로 장치의 제조 방법.
22. 상기 21에서, 상기 고융점 금속막은 텅스텐으로 이루어지고, 상기 배리어층은 질화 텅스텐으로 이루어지는 반도체 집적 회로 장치의 제조 방법.
23. 상기 21에서, 상기 게이트 전극의 중앙부 밑의 상기 게이트 산화막의 막 두께는, 3.5㎚ 이하인 반도체 집적 회로 장치의 제조 방법.
24. 상기 21에서, 상기 게이트 전극의 게이트 길이는, 0.18㎛ 이하인 반도체 집적 회로 장치의 제조 방법.
25. 상기 22에서, 상기 열처리의 온도는 650 ∼ 900℃인 반도체 집적 회로 장치의 제조 방법.
26. 상기 22에서, 상기 열처리의 온도는, 750 ∼ 900℃인 반도체 집적 회로 장치의 제조 방법.
27. 상기 22에서, 상기 열처리의 온도는 850℃ 정도인 반도체 집적 회로 장치의 제조 방법.
28. 상기 26에서, 상기 혼합 가스 중의 수분 농도는, 1∼50%인 반도체 집적 회로 장치의 제조 방법.
29. 상기 27에서, 상기 혼합 가스 중의 수분 농도는, 50% 정도인 반도체 집적 회로 장치의 제조 방법.
30. 상기 22에서, 상기 혼합 가스의 압력은 700Torr 이하의 감압인 반도체 집적 회로 장치의 제조 방법.
31. 상기 22에서, 상기 혼합 가스의 압력은 700 ∼ 800Torr의 상압인 반도체 집적 회로 장치의 제조 방법.
32. 상기 22에서, 상기 혼합 가스의 압력은, 800Torr 이상의 양압인 반도체 집적 회로 장치의 제조 방법.
33. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 반도체의 주면에 게이트 산화막을 형성한 후, 상기 게이트 산화막 상에 다결정 실리콘막을 형성하는 공정,
(b) 상기 반도체 기판의 제1 영역의 상기 다결정 실리콘막에 붕소를 포함하는 p형 불순물을 도핑하여 p형 다결정 실리콘막을 형성하고, 상기 반도체 기판의 제2 영역의 상기 다결정 실리콘막에 n형 불순물을 도핑하여 n형 다결정 실리콘막을 형성하는 공정,
(c) 상기 p형 다결정 실리콘막 및 상기 n형 다결정 실리콘막 각각의 상부를 포함하는 상기 반도체 기판 상에 직접 또는 배리어층을 개재해서 고융점 금속막을 형성하는 공정,
(d) 상기 p형 다결정 실리콘막 및 상기 n형 다결정 실리콘막과 이들 상부에 형성한 상기 고융점 금속막을 패터닝함으로써, 상기 반도체 기판의 상기 제1 영역에 상기 p형 다결정 실리콘막과 상기 고융점 금속막으로 구성되는 p채널형 MOSFET의 제1 게이트 전극을 형성하고, 상기 반도체 기판의 상기 제2 영역에 상기 n형 다 결정 실리콘막과 상기 고융점 금속막으로 구성되는 n 채널형 MOSFET의 제2 게이트 전극을 형성하는 공정,
(e) 수소 가스 및 산소 가스와 수소 가스로부터 촉매에 의해 합성된 수증기를 포함하는 혼합 가스를 소정의 온도로 가열된 상기 반도체 기판의 주면 또는 그 근방으로 공급하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각의 일부를 구성하는 상기 고융점 금속막이 실질적으로 산화되지 않고, 또한 상기 제1 게이트 전극의 다른 일부를 구성하는 상기 p형 다결정 실리콘막중의 붕소가 상기 게이트 산화막을 통해 상기 반도체로 확산하지 않은 조건하에서 상기 반도체 기판의 주면을 선택적으로 산화함으로써, 상기 패터닝할 때에 에칭된 상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각의 단부 하측의 상기 게이트 산화막의 프로파일을 개선하는 열처리를 행하는 공정.
34. 상기 33에서, 상기 고융점 금속막은 텅스텐으로 이루어지고, 상기 배리어층은 질화 텅스텐으로 이루어지는 반도체 집적 회로 장치의 제조 방법.
35. 상기 33에서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각의 중앙부 하측의 상기 게이트 산화막의 막 두께는 3.5㎚ 이하인 반도체 집적 회로 장치의 제조 방법.
36. 상기 33에서 상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각의 게이트 길이는, 0.18㎛ 이하인 반도체 집적 회로 장치의 제조 방법.
또한, 본원에 개시된 그 외의 발명을 조별로 써서 나타내면 이하와 같다.
21. 이하의 공정으로 이루어지는 집적 회로 장치의 제조 방법 :
(a) 반도체 웨이퍼의 제1 주면 상의 제1 절연막 상에, 붕소가 도핑된 실리콘을 주성분으로 하는 제1 영역을 형성하는 공정 ;
(b) 상기 제1 주면 상의 고융점 금속 영역을 실적적으로 참가시키지 않은 조건 하에서, 상기 제1 영역에 대해, 수소 가스와 수증기를 포함하는 혼합 가스 분위기 속에서 열산화 처리를 실시하는 공정.
22. 상기 21항에 기재된 반도체 집적 회로 장치에 있어서, 상기 고융점 금속 영역은, 상기 제1 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
23. 상기 23항에 기재된 반도체 집적 회로 장치에 있어서, 상기 혼합 가스 분위기는 질소 가스를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
24. 상기 23항에 기재된 반도체 집적 회로 장치에 있어서, 상기 붕소의 도핑은 이온을 상기 제1 영역에 주입함에 따라 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
25. 이하의 공정을 포함하는 것을 특징으로 하는 듀얼 게이트 CMOS를 구비하는 반도체 집적 회로 장치의 제조 방법.
(a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막 상에 다결정 실리콘막을 형성하는 공정,
(b) 상기 다결정 실리콘막 상에 배리어층을 개재해서 고융점 금속막을 형성하는 공정,
(c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝 함으로써, 게이트 전극을 형성하는 공정,
(d) 상기 공정 (c) 이후, 수소 가스 및 수증기를 포함하고, 수분 농도가 5%로부터 상기 고융점 금속막을 실질적으로 산화하지 않은 최대 농도의 범위 내의 혼합 가스 분위기 하에서, 붕소가 도핑된 상기 다결정 실리콘막을 열산화 처리하는 공정.
26. 상기 25항에 기재된 반도체 집적 회로 장치에 있어서, 상기 혼합 가스 분위기의 수분 농도는 8%로부터 25%(분압비 표시로는 8.7%로부터 33%) 사이인 것을 특징으로 하는 반도체 집적 회로 장치.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전 도면에서, 동일 기능을 구비한 부재에는 동일 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 이하의 실시예에서는 특히 필요할 때 외에는 동일 또는 동일한 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시예에서는, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그들은 상호 무관계한 것이 아니라, 한쪽은 다른쪽 일부 또는 전부의 변형예, 상세, 보충 설명등의 관계에 있다. 또한, 이하의 실시예에서 요소의 수등(갯수, 수치, 량, 범위등을 포함함)으로 언급하는 경우, 특히 명시했을 때 및 원리적으로 분명히 특정한 수에 한정될 때를 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수이상이라도 이하라도 좋다. 또한, 이하의 실시예에서, 그 구성 요소(요소 스텝등을 포함함)는, 특히 명시한 경우 및 원리적으로 분명히 필수라고 생각되어지는 경우를 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시예에서 구성 요소등의 형상, 위치 관계등에 언급할 때는, 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되어지는 경우를 제외하고, 실질적으로 그 형상등에 근사 또는 유사한 것등을 포함하게 한다. 이것은, 상기 수치 및 범위에 대해서도 동일하다.
또한, 본원에서 반도체 집적 회로 장치일 때에는, 실리콘 웨이퍼 상에 만들어지는 것뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT 액정등의 다른 기판 상에 만들어지는 것도 포함하게 한다.
또한, 당연한 것이지만, 본원에서 반도체 웨이퍼라고 할 때에는, 실리콘 단결정 웨이퍼와 같이 단결정 반도체 또는 그 위에 직접 또는 절연막을 통해 도전체 또는 반도체막을 다층으로 형성한 것뿐만 아니라, 절연체의 웨이퍼 상에 반도체 부분, 도전막 부분, 및 절연막 부분을 형성한 것도 포함하는 것으로 한다.
본 실시예는, n 채널형 MISFET와 p 채널형 MISFET로 집적 회로를 구성한 CMOS LSI의 제조 방법에 적용한 것이다. 이 CMOS LSI를 제조하기 위해서는, 우선 도 1에 도시된 바와 같이, 비저항이 10Ω㎝ 정도의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 850℃ 정도에서 열처리하여 그 주면에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(2)(패드 산화막)을 형성하고, 계속해서 이 산화 실리콘막(2) 위에 막 두께 120㎚ 정도의 질화 실리콘막(3)을 CVD(Chemical Vapor Deposition)법으로 퇴적한 후, 포토레지스트막을 마스크로 한 건식 에칭으로 소자 분리 영역의 질화 실리콘막(3)과 산화 실리콘막(2)을 제거한다. 상기 산화 실리콘막(2)은, 나중의 공정에서 소자 분리 홈의 내부에 매립되는 산화 실리콘막을 치밀화(densify)할 때 등으로 기판에 가해지는 스트레스를 완화할 목적으로 형성된다. 또한, 질화 실리콘막(3)은 산화되기 어려운 성질을 갖으므로, 그 하부(활성 영역)의 기판 표면의 산화를 방지하는 마스크로서 이용된다.
이어서, 도 2에 도시된 바와 같이 질화 실리콘막(3)을 마스크로 한 건식 에칭으로 소자 분리 영역의 반도체 기판(1)에 깊이 350㎚ 정도의 홈(4a)을 형성한 후, 상기 에칭으로 홈(4a)의 내벽에 생긴 손상층을 제거하기 위해 반도체 기판(1)을 1000℃ 정도에서 열처리하여 홈(4a)의 내벽에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(5)을 형성한다.
이어서, 도 3에 도시된 바와 같이 반도체 기판(1) 상에 막 두께 380㎚ 정도의 산화 실리콘막(6)을 CVD 법으로 퇴적하고, 계속해서 산화 실리콘막(6)의 막질을 개선하기 위해 반도체 기판(1)을 열처리하여 산화 실리콘 막(6)을 치밀화한다. 그 후, 질화 실리콘막(3)을 스토퍼에 이용한 화학적 기계 연마(Chemical Mechanical Polishing; CMP)법으로 산화 실리콘막(6)을 연마하여 홈(4a)의 내부에 남김에 따라, 표면이 평탄화된 소자 분리 홈(4)을 형성한다. 또, 본원에서 웨이퍼(기판)의 주면(소자 형성면)의 기계적 평탄화라고 할 때에는, 부유 지립(suspended abrasive grains)에 의한 CMP에 한하지 않고, 고정 지립을 이용한 동일한 평탄화 및 그들의 중간적 형태를 포함하게 한다.
이어서, 열 인산을 이용한 습식 에칭으로 반도체 기판(1)의 활성 영역 상에 남은 질화 실리콘막(3)을 제거한 후, 도 4에 도시된 바와 같이 반도체 기판(1)의 n 채널형 MISFET를 형성하는 영역에 B(붕소)를 이온 주입하여 p형 웰(7)을 형성하고, p 채널형 MISFET를 형성하는 영역에 P(인)을 이온 주입하여 n형 웰(8)을 형성한다.
그 후, 상기 p형 웰(7)에 n 채널형 MISFET의 임계치 전압(Vth)을 조정하기 위한 B(붕소)를 이온 주입하고, n형 웰(8)에 p 채널형 MISFET의 임계치 전압(Vth) 을 조정하기 위한 p(인)을 이온 주입한다.
이어서, 도 5에 도시된 바와 같이 p형 웰(7) 및 n형 웰(8)의 각각의 표면의 산화 실리콘막(2)을 HF(불산)계의 세정액을 사용하여 제거한 후, 반도체 기판(1)을 습식 산화하여 p형 웰(7) 및 n형 웰(8)의 각각의 표면에 막 두께 3.5㎚ 정도의 청정한 게이트 산화막(9)을 형성한다.
특히 한정은 되지 않지만, 상기 게이트 산화막(9)을 형성한 후, 반도체 기판(1)을 NO(산화질소) 또는 N2O(아산화질소) 분위기 내에서 열처리함으로써, 게이트 산화막(9)과 반도체 기판(1)과의 계면에 질소를 편석(segregate)시키는 산질화 처리를 행해도 좋다. 게이트 산화막(9)이 3.5㎚ 정도까지 얇어지면, 반도체 기판(1)과의 열팽창 계수차에 기인하여 양자의 계면에 생기는 왜곡이 현재화하고, 핫캐리어의 발생을 유발시킨다. 반도체 기판(1)과의 계면에 편석한 질소는 이 왜곡을 완화하므로, 상기된 산질화 처리는, 매우 얇은 게이트 산화막(9)의 신뢰성을 향상시킬 수 있다.
이어서, 도 6에 도시된 바와 같이 반도체 기판(1) 상에 막 두께 90 ∼ 100㎚ 정도의 비도핑 다결정 실리콘막을 CVD 법으로 퇴적한 후, n 채널형 MISFET를 형성 하는 영역 (p형 웰(7)) 의 비도핑 다결정 실리콘막에 P(인)를 이온 주입하여 n형 다결정 실리콘막(10n)을 형성하고, p 채널형 MISFET를 형성하는 영역(n형 웰(8))의 비도핑 다결정 실리콘막에 B(붕소)를 이온 주입하여 p형 다결정 실리콘막(10p)을 형성한다.
이어서, 도 7에 도시된 바와 같이 n형 다결정 실리콘막(10n) 및 p형 다결정 실리콘막(10p) 각각의 상부에 막 두께 5㎚ 정도의 WN막(11)과 막 두께 50㎚ 정도의 W 막(12)을 스퍼터링법으로 퇴적하고, 또한 W 막(12)의 상부에 막 두께 200㎚ 정도의 질화 실리콘막(13)을 CVD 법으로 퇴적한 후, 질화 실리콘막(13) 상부에 형성한 포토레지스트막(14)을 마스크로 하여 이들 막을 건식 에칭한다. 이에 따라, p형 웰(7)의 게이트 산화막(9) 상부에 n형 다결정 실리콘막(10n), WN 막(11) 및 W 막(12)으로 이루어지는 n 채널형 MISFET의 게이트 전극(15n)이 형성되고, n형 웰(8)의 게이트 산화막(9)의 상부에 p형 다결정 실리콘막(10p), WN 막(11) 및 W 막(12)으로 이루어지는 p 채널형 MISFET의 게이트 전극(15p)이 형성된다. 게이트 전극(15n) 및 게이트 전극(15p) 각각의 게이트 길이는 예를 들면 0.18㎛ 이다.
상기된 바와 같이, n 채널형 MISFET의 게이트 전극(15n) 및 p 채널형 MISFET의 게이트 전극(15p) 각각의 일부를 저저항의 금속(W)으로 구성한 폴리메탈 구조로 함에 따라, 그 시트 저항을 2Ω/□정도까지 저감할 수 있으므로, CMOS 회로의 게이트 지연을 억제하여 고속 동작을 실현할 수가 있다.
그 후, 게이트 전극(15n, 15p)의 가공에 이용한 포토레지스트막(14)을 애싱(재화) 처리로 제거하고, 또한 불산등의 에칭액을 사용하여, 반도체 기판(1)의 표면에 남은 건식 에칭 잔사나 애싱 잔사를 제거한다. 이 습식 에칭을 행하면, 도 8에 도시된 바와 같이 게이트 전극(15n)(게이트 전극(15p)도 마찬가지)의 하부이외의 영역의 게이트 산화막(9)이 깎여서 그 막 두께가 에칭전의 반정도까지 얇아짐과 동시에 게이트 측벽 하부의 게이트 산화막(9)도 등방적으로 에칭되어 언더컷트가 생기므로, 그 상태에서는 게이트 전극(15n, 15p)의 내압이 저하하는 등의 결점이 생긴다. 그래서, 상기 습식 에칭으로 깎을 수 있는 게이트 산화막(9)을 보충·재생하기 위해 이하와 같은 방법으로 재산화(라이트 산화) 처리를 행한다. 또, 이 라이트 산화 처리에 대해서는, 본 발명자등에 의한 특원평9-142315호(대응 미국 출원 번호 09/086568 ; 미국 출원일 1998년 5월 29일)에 상세한 기재가 있다.
도 9a은, 라이트 산화 처리에 이용하는 낱장식 산화로의 구체적인 구성의 일례를 나타내는 개략 평면도, 도 9b는, 도 9a 의 B-B' 선을 따른 단면도이다.
이 낱장식 산화로(100)은, 다중벽 석영관으로 구성된 챔버(101)를 구비하고 있고, 그 상부 및 하부에는 반도체 웨이퍼(1A)를 가열하는 히터(102a, 102b)가 설치되어 있다. 챔버(101)의 내부에는, 이 히터(102a, 102b)로부터 공급되는 열을 반도체 웨이퍼(1A) 전면에 균등하게 분산시키는 원반형의 작열 링(103)이 수용되고, 그 상부에 반도체 웨이퍼(1A)를 수평으로 유지하는 서셉터(104)가 적재되어 있다. 작열 링(103)은, 석영 또는 SiC(실리콘 카바이드) 등의 내열 재료로 구성되고, 챔버(101)의 벽면으로부터 연장되는 지지 아암(105)에 의해 지지되어 있다. 작열 링(103)의 근방에는, 서셉터(104)로 유지된 반도체 웨이퍼(1A)의 온도를 측정하는 열전쌍(106)이 설치되어 있다. 반도체 웨이퍼(1A)의 가열은, 히터(102a, 102b)에 의한 가열방식 외, 예를 들면 도 10에 도시된 바와 같은 할로겐 램프(107)를 이용한 RTA(Rapid Thermal Annealing) 방식을 채용해도 좋다.
챔버(101)의 벽면의 일부에는, 챔버(101) 내에 수증기/수소 혼합 가스와 퍼지가스를, 도입하기 위한 가스 도입관(108)의 일단이 접속되어 있다. 이 가스 도입관 (108)의 타단에는, 후술된 촉매 방식의 가스 생성 장치가 접속되어 있다. 가스 도입관(108)의 근방에는, 다수의 관통 홀(109)을 구비한 격벽(110)이 설치되어 있고, 챔버(101) 내에 도입된 기체는, 이 격벽(110)의 관통 홀(109)을 통과하여 챔버(101) 내에 균등하게 널리 퍼진다. 챔버(101) 벽면의 다른 일부에는, 챔버(101) 내에 도입된 상기 가스를 배출하기 위한 배기관(111)의 일단이 접속되어 있다.
도 11은, 상기 낱장식 산화로(100)의 챔버(101)에 접속된 촉매 방식의 수증기/수소 혼합 가스 생성 장치를 나타낸 개략도, 도 12는 이 가스 생성 장치의 배관 계통도이다. 이 가스 생성 장치(140)는, 내열 내식성 합금(예를 들면 상품명 「하스텔로이(Hastelloy)」로서 알려진 Ni 합금등)으로 구성된 반응기(141)를 구비하고 있고, 그 내부에는 Pt(플래튬), Ni(니켈) 또는 Pd(팔라듐) 등의 촉매 금속으로 이루어지는 코일(142)과 이 코일(142)을 가열하는 히터(143)가 수용되어 있다.
상기 반응기(141)에는, 수소 및 산소로 이루어지는 처리 가스와, 질소 또는 Ar(아르곤) 등의 불활성 가스로 이루어지는 퍼지 가스가 가스 저류조(144a, 144b, 144c)에서 배관(145)을 통해, 도입되도록 이루어져 있다. 또한, 가스 저류조(144a, 144b, 144c)와 배관(145) 사이에는, 가스의 량을 조절하는 매스플로우 컨트롤러(146a, 146b, 146c)와, 가스의 유로를 개폐하는 개폐 밸브(147a, 147b, 147c)가 설치되고, 반응기(141) 내에 도입되는 가스의 량 및 성분비가 이들에 의해 정밀하게 제어되도록 이루어져 있다.
상기 반응기(141) 내에 도입된 처리 가스(수소 및 산소)는, 350 ∼ 450℃ 정도로 가열된 코일(142)에 접촉하여 여기되고, 수소 분자로부터는 수소 래디컬이 생성되고(H2-2H*), 산소 분자로부터는 산소 래디컬이 생성된다(O2-2O*). 이들 2종의 래디컬은 화학적으로 매우 활성이므로, 빠르게 반응하여 물을 생성한다(2H* + O * → H2O). 그래서, 물(수증기)이 생성되는 몰비(수소 : 산소 = 2 : 1)보다도 과잉의 수소를 포함한 처리 가스를 반응기(141) 내에 도입함으로써, 수증기/수소 혼합 가스가 생성된다. 이 혼합 가스는, 도 12에 도시된 희석 라인(148)으로부터 공급되는 수소와 혼합되어 원하는 수분 농도의 수증기/수소 혼합 가스로 조정된 후, 상기 가스 도입관(108)을 통해 낱장식 산화로(100)의 챔버(101)로 도입된다. 또, 이 혼합 가스는 질소나 아르곤등의 불활성 가스로 알맞은 농도로 희석하여 챔버(101)로 도입해도 좋다. 또한, 혼합 가스의 압력은, 수십 Torr로부터 수기압의 범위에서 임의로 설정해도 좋다.
상기된 바와 같은 촉매 방식의 가스 생성 장치(140)는, 물의 생성에 관여하는 수소와 산소의 량 및 이들의 비율을 고정밀도로 제어할 수 있으므로, 챔버(101)로 도입되는 수증기/수소 혼합 가스 중의 수증기 농도를 ppm 오더의 극저 농도로부터 수 10% 정도의 고농도까지 광범위하게, 또한 고정밀도로 제어할 수가 있다. 또한, 반응기(141)에 처리 가스를 도입하면 순간적으로 물이 생성되므로, 원하는 수 증기 농도의 수증기/수소 혼합 가스를 실시간으로 얻을 수 있다. 또한 이에 따라, 이물의 혼입도 최소한으로 억제되므로, 깨끗한 수증기/수소 혼합 가스를 챔버(101)로 도입할 수가 있다.
또, 반응기(141) 내의 촉매 금속은, 수소 및 산소를 래디컬화할 수 있는 것이면 상술된 금속에 한정되지 않는다. 또한, 촉매 금속은 코일형으로 가공하여 사용하는 것 외, 예를 들면 공중의 관 또는 정밀한 섬유 필터등으로 가공하고, 그 내부에 처리 가스를 통과해도 된다.
도 13은, 수증기/수소 혼합 가스를 사용한 산화 환원 반응의 평형 증기압비(PH20/PH2)의 온도 의존성을 나타내는 그래프이고, 도면 중의 곡선(a) ∼ (e)는 각각 W, Mo, Ta(탄타르), Si, Ti의 평형 증기압비를 나타내고 있다.
도시된 바와 같이, 낱장식 산화로(100)의 챔버(101)로 도입하는 수증기/수소 혼합 가스의 수증기/수소 분압비를 곡선(a)과 곡선(d)에 끼워진 영역의 범위 내에 설정함으로써, 게이트 전극(15n, 15p)의 일부를 구성하는 W막(12) 및 배리어층인 WN막(11)을 산화하지 않고, Si(반도체 기판(1) 및 다결정 실리콘 막(10n, 10p)만을 선택적으로 산화할 수가 있다. 또한 도시된 바와 같이, 금속(W, Mo, Ta, Ti), Si의 모두 수증기/수소 혼합 가스 중의 수증기 농도가 높아짐에 따라 산화 속도는 커진다. 즉, 수증기/수소 혼합 가스중의 수증기 농도를 높힘으로써, 보다 단시간의 열처리로 Si를 선택적으로 산화할 수가 있다.
마찬가지로, 게이트 전극(15n, 15p)의 고융점 금속 부분을 Mo 막으로 구성한 경우에는, 수증기/수소 분압비를 곡선(b)와 곡선(d)에 끼워진 영역의 범위 내에 설정함으로써, Mo 막을 산화하지 않고 Si만을 선택적으로 산화할 수가 있다. 또한, 게이트 전극(15n, 15p)의 일부를 Ta 막으로 구성한 경우에는, 수증기/수소 분압비를 곡선(c)과 곡선(d)에 끼워진 영역의 범위 내에 설정함으로써, Ta 막을 산화하지 않고 Si만을 선택적으로 산화할 수가 있다.
한편, 도시된 바와 같이 수증기/수소 혼합 가스 분위기 내에서 Ti는 Si보다도 산화 속도가 크기 때문에, 게이트 전극(15n, 15p) 의 메탈 부분을 Ti 막으로 구성하거나, 배리어층을 TiN 막으로 구성하기도 한 경우에는, Si(반도체 기판(1) 및 다결정 실리콘막(10n, 10p)만을 선택적으로 산화하려고 해도 Ti막이나 TiN막이 동시에 산화되므로, 게이트 전극의 박리가 생기기도 한다.
도 14는, 상기 수증기/수소 혼합 가스를 사용한 산화 처리 시간과 산화 실리콘의 막 두께와의 관계를 나타내는 그래프이다. 도시된 바와 같이, 산화 실리콘의 막두께는, 산화 시간에 거의 비례하여 증가하지만, 수분 농도가 0%인 경우에는 산화시간을 늘려도 막 두께는 증가하지 않는다.
또한, 도 15 및 도 16은, 수증기/수소 혼합 가스의 수분 농도를 10%, 15%로 한 경우에, 일정한 산화막 두께(2, 3, 4, 5㎚)를 얻는 데 필요한 산화 온도와 산화 시간과의 관계를 나타내는 그래프이다. 도시된 바와 같이, 모든 경우나 일정한 산화막 두께를 얻는데 필요한 산화 시간은, 산화 온도에 거의 비례하여 짧아진다.
한편, 도 17은 막 두께 3.5㎚의 산화 실리콘 막 상에 형성한 막 두께 100㎚ 의 다결정 실리콘막에 주입 에너지 5keV, 도우즈량 4×1015/㎠의 조건으로 B(붕소)를 도핑하여 형성한 게이트 전극을 열처리했을 때의 온도와 VFB(Vth와 거의 등가)와의 관계를 나타내는 그래프이다. 도시된 바와 같이, 열처리 온도가 850℃ 정도를 넘으면, 산화 실리콘막을 통해 기판에 확산하는 게이트 전극 중의 B(붕소)의 량이 급격히 증대하는 것에 기인하여 VFB도 급격히 증대한 것을 알 수 있다.
이상의 것으로부터, 게이트 전극(15n, 15p)의 일부를 구성하는 W막(12) 및 배리어층인 WN막(11)을 산화하지 않고, Si(반도체 기판(1) 및 다결정 실리콘막(10n, 10p) 만을 선택적으로 산화하고, 또한 게이트 전극(15p)의 다른 일부를 구성하는 p형 다결정 실리콘막(10p) 내의 B(붕소)가 게이트 산화막(9)을 통해 반도체 기판(1) (n형 웰(8))으로 확산하지 않도록 저열 부하 조건하에서 게이트 산화막(9)을 보충·재생하기 위한 라이트 산화 처리를 행하기 위해서는, 반도체 웨이퍼(1A)의 가열 온도를 산화 실리콘막의 품질이 저하하지 않은 하한 온도인 650℃로부터 반도체 웨이퍼(1A)의 표면 거칠음이 발생하기 쉬운 900℃의 범위 내, 바람직하게는 750 ∼ 900℃의 범위 내에 설정하고, 보다 바람직하게는 B(붕소)의 기판에의 확산을 억제할 수 있는 상한 온도인 850℃ 정도로 설정한다. 또한, 이 때의 수증기/수소 혼합 가스의 수분 농도는, 산화 실리콘막이 성장하는 실용적인 하한 농도인 1%(도 13에 도시된 분압비 표시로는 약 1%)로부터 상기 산화 환원 반응으로 산화가 진행하는 수분 농도의 상한치의 범위 내로 하고, 특히 반도체 웨이퍼(1A)의 가열 온도를 850℃ 정도로 설정한 경우에는, 산화 반응 속도를 크게 하기 위해 수 분 농도를 적어도 30%(상기 분압비 표시로는 43%)정도이상으로 설정하는 것이 바람직하고, 보다 바람직하게는 수분 농도의 상한치인 50% (분압비 표시로는 100%) 정도, 즉 상기 온도등의 조건하에서의 열역학적 최대 수분 농도(도 13참조)로 설정한다.
또한, 본원에서의 수분 농도는 전체의 기압에서 차지하는 수분 분압의 백분율, 또는 도 13에 도시된 바와 같이, 수소 분압을 분모로 하고, 수분 분압을 분자로 한 백분율 즉, 분압비 표시로 나타낸다. 질소 등의 다른 활성 성분이 존재하는 경우에는, 그들은 분자에 대한 기여로서 작용한다. 또한, 아르곤, 헬륨등의 불활성 성분으로 희석한 경우에는, 일반적으로 산화 환원 반응으로의 기여는 전혀 없거나, 무시할 수 있는 정도로 작다. 또한, 본원의 예에서는 특별히 명기한 경우를 제외하고, 수소와 수분 이외의 가스 성분은 처리 분위기로서는 부가하지 않는다.
또한, 적절한 수분 농도는 도 13에 도시된 바와 같이, 그다지 높지 않은 온도 영역에서는, 임계 영역으로부터 어느 정도 떨어져, 안정된 처리 조건을 확보하는 등의 이유로부터 5%로부터 30%(분압비 표시로는 5.3%로부터 43%) 정도, 보다 바람직하게는 8%로부터 25%(분압비 표시로는 8.7%로부터 33%) 정도의 수분 농도가 적절한 경우가 많다.
즉, 이러한 비교적 높은 수분 농도로 게이트에의 붕소 도핑 후의 열처리를 행하면, 붕소가 게이트 절연막을 통해 잘못하여 채널 영역까지 확산하는 붕소 누설을 억제하는 효과가 크다.
이어서, 상기 낱장식 산화로(100)를 사용한 라이트 산화 처리 순서의 일례를 도 18을 참조하면서 설명한다.
우선, 낱장식 산화로(100)의 챔버(101)를 개방하고, 그 내부에 퍼지 가스(질소)를 도입하면서, 상기 게이트 전극(15n, 15p)의 가공이 끝난 반도체 웨이퍼(1A)를 서셉터(104) 위에 로드한다. 그 후, 챔버(101)를 폐쇄하고, 계속해서 퍼지 가스를 도입하여 챔버(101) 내의 가스 교환을 충분히 행한다. 서셉터(104)는, 반도체 웨이퍼(1A)가 빠르게 가열되도록, 미리 히터(102a, 102b)로 가열해 둔다(예를 들면 850℃ 정도).
이어서, 챔버(101) 내에 수소를 도입하여 질소를 배출한다. 챔버(101) 내에 질소가 잔류하고 있으면 불소망의 질화 반응이 생기기도 하므로, 게이트 산화막을 아주 두텁게 하고 싶지 않은 경우에는, 질소를 완전히 배출해 두는 것이 바람직하다(또, 이하의 라이트 산화 처리의 분위기에 대해서는, 수소 및 수분 외에도, 필요에 따라 아르곤등의 불활성 가스, 산소, 질소 등을 첨가할 수 있는 것은 물론이다).
계속해서, 가스 생성 장치(140)의 반응기(141)에 산소와 과잉의 수소를 도입하고, 촉매 작용에 의해 산소와 수소로부터 생성한 물을 포함하는 수증기/수소 혼합 가스(수분 농도는 예를 들면 50%정도)를 챔버(101)에 도입하여 반도체 웨이퍼(1A)의 표면을 소정의 시간만 산화한다. 이에 따라, 상기 습식 에칭으로 깎여 얇아진 게이트 산화막(9)이 재산화되고, 도 19a에 도시된 바와 같이 언더컷트된 게이트 전극(15n, 15p)의 측벽 단부의 프로파일이 개선된다. 즉, 상기 도 19b로 확대하여 도시된 바와 같이 게이트 전극(15n, 15p)의 측벽 단부는, 에칭에 의한 뾰 족한 엣지가 제거되어 라운딩이 되고, 전계 집중이 경감되도록 이루어진다.
마찬가지로, 상기 도 19로부터 알 수 있듯이, 게이트 전극을 구성하는 폴리실리콘 전극 단부나 부 및 측부에서, 열산화막의 곡률 반경의 작은 부분이 추가된 열산화에 의해 소실하고, 또는 그것이 곡률 반경이 큰 것으로 변화하고 있다. 이에 따라 게이트 단부에서 원하지 않는 전계 집중이 완화되고 있다.
상기된 라이트 산화를 장시간 행하면, 게이트 전극 단부 근방의 산화막 두께가 필요 이상으로 두꺼워지고, 게이트 전극 단부에서 오프셋이 생기거나, MOSFET의 임계치 전압(Vth)이 설계치로부터 틀어지기도 한다. 또한, 게이트 전극(15p)을 일부를 구성하는 p형 다결정 실리콘 막(10p) 내의 B(붕소)의 일부가 기판(n형 웰(8)) 으로 확산하기 쉬워진다는 문제 또는 실효 채널 길이가 게이트 전극(15n, 15p)의 가공치보다도 짧아진다고 하는 문제도 생긴다.
특히, 게이트 길이가 0.18㎛ 전후의 미세한 MOSFET는, 게이트 가공 치수의 설계치로부터의 씨닝(thinning) 허용량이 소자 설계의 면으로부터 엄격히 제한된다. 이것은, 씨닝량(thinning amount)이 약간 증가한 것만으로도 단채널 효과에 의해, 임계치 전압이 급격히 감소하기 때문이다. 게이트 길이가 0.18㎛ 전후의 게이트 전극인 경우에는 게이트 산화막의 두께는 3.5㎚ 정도이기 때문에, 그 일부를 구성하는 다결정 실리콘막의 측벽 단부가 라이트 산화 공정에서 약 1㎚ 산화되는 정도가, 임계치 전압이 급격한 감소를 초래하지 않는 한계라고 생각할 수 있다. 따라서, 라이트 산화에 의해 성장시키는 산화막 두께는, 게이트 산화막 두께의 50% 증가 정도를 상한으로 하는 것이 바람직하다.
그 후, 챔버(101) 내에 퍼지 가스(질소)를 도입하여 수증기/수소 혼합 가스를 배출하고나서 챔버(101)를 개방하고, 그 내부에 퍼지 가스를 도입하면서 반도체 웨이퍼(1A)를 서셉터(104)로부터 언로드함에 따라, 라이트 산화 처리가 종료한다.
이하, 상기 라이트 산화 공정 이후의 CMOS 처리를 간단히 설명한다. 우선, 도 20에 도시된 바와 같이 p형 웰(7)에 n형 불순물, 예를 들면 P(인)을 이온 주입하여 게이트 전극(15n)의 양측의 p형 웰(7)에 n-형 반도체 영역(16)을 형성하고, n형 웰(8)에 p형 불순물, 예를 들면 B(붕소)를 이온 주입하여 게이트 전극(15p)의 양측의 n형 웰(8)에 p-형 반도체 영역(17)을 형성한 후, 반도체 기판(1) 상에 막 두께 100㎚ 정도의 질화 실리콘막(18)을 CVD 법으로 퇴적한다.
이어서, 도 21에 도시된 바와 같이 p형 웰(7)에 n형 불순물, 예를 들면 As (비소)를 이온 주입하여 n 채널형 MISFET의 n 형 반도체 영역(21)(소스, 드레인) 을 형성하고, n형 웰(8)에 p형 불순물, 예를 들면 B(붕소)를 이온 주입하여 P 채널형 MISFET의 p+형 반도체 영역(22)(소스, 드레인)을 형성한다. 여기까지의 공정에 따라, 듀얼 게이트 구조의 n 채널형 MISFETQn 및 p 채널형 MISFETQp가 완성된다.
이어서, 도 22에 도시된 바와 같이 반도체 기판(1) 상에 CVD법으로 산화 실리콘막(22)을 퇴적하고, 화학적 기계 연마법을 이용하여 그 표면을 평탄화한 후, 포토레지스트막을 마스크로 한 건식 에칭으로 n+형 반도체 영역(20)(소스, 드레인) 및 p+형 반도체 영역(21)(소스, 드레인) 상부의 산화 실리콘막(22)을 제거한다. 이 에칭은, 질화 실리콘막(13, 19)에 대한 산화 실리콘막(22)의 에칭율이 커지는 조건으로 행하고, n+ 형 반도체 영역(20)(소스, 드레인) 및 p+형 반도체 영역(21)(소스, 드레인) 각각의 상부의 질화 실리콘막(18)이 제거되지 않도록 한다.
이어서, n+형 반도체 영역(20)(소스, 드레인) 및 p+형 반도체 영역(21)(소스, 드레인) 각각의 상부의 질화 실리콘막(18)과 게이트 산화막(9)을 제거함으로써, n+형 반도체 영역(20)(소스, 드레인) 상부에 컨택트 홀(23)을 형성하고, p+형 반도체 영역(21) (소스, 드레인)의 상부에 컨택트 홀(24)을 형성한다. 이 에칭은, 반도체 기판(1)의 절삭량을 최소로 하기 위해, 오버 에칭량을 필요 최소한으로 머물게 함과 동시에, 반도체 기판(1)(실리콘)에 대한 선택비를 크게 취할 수 있는 에칭 가스를 사용한다. 또한, 이 에칭은 질화 실리콘막(19)이 이방적으로 에칭되도록 하는 조건으로 행하고, 게이트 전극(15n, 15p) 측벽에 질화 실리콘막(18)이 남도록 한다. 이와 같이 하면, 컨택트 홀(23)은, 게이트 전극(15n)에 대해, 또한 컨택트 홀(24)은 게이트 전극(15p)에 대해 각각 자기 정합으로 형성된다.
이어서, 도 23에 도시된 바와 같이 산화 실리콘막(22)의 상부에 퇴적한 W 막을 패터닝하여 배선(25 ∼ 30)을 형성함으로써, 본 실시예의 CMOS LSI가 대략 완성된다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 상기된 게이트 산화막의 라이트 산화 처리는, 도 24에 도시된 바와 같은 배치식 종형 산화로(150)에 상기된 바와 같은 촉매 방식의 수증기/수소 혼합 가스 생성 장치(140)를 부착하여 행할 수도 있다. 이 종류의 배치식 종형 산화로(150)를 사용하는 경우에는, 승강온 기구를 설치한 산화로를 사용하면 된다. 이 배치식 종형 산화로(150)를 사용한 라이트 산화 처리 프로세스의 순서의 일례를 도 25에 도시한다.
또한, 상기 실시예에서는 폴리메탈 구조의 게이트 전극을 가공하는 경우에 대해 설명했지만, 본 발명의 라이트 산화 처리는, 붕소가 도핑된 다결정 실리콘막 상에 텅스텐 실리사이드등의 고융점 금속막을 적층한 폴리사이드 구조의 게이트 전극을 가공하는 경우에도 적용할 수가 있다.
본 원에서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
본 발명에 따르면, 폴리메탈 게이트 구조와 듀얼 게이트 구조를 채용하는 CMOS LSI에서, 게이트 전극의 일부를 구성하는 고융점 금속막의 산화와, 게이트 전극의 다른 일부를 구성하는 p형 다결정 실리콘막 중에서 게이트 산화막을 통한 붕소의 확산을 함께 억제할 수가 있다. 이에 따라, 단게이트 길이의 미세한 MOSFET로 구성되는 CMOS LSI의 신뢰성, 제조 수율을 향상시킬 수 있다. 특히, 게이트 길이가 0.18㎛ 이하의 미세한 MOSFET로 구성되는 CMOS LSI의 경우, 상기된 효과는 더욱 현저하다.

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  27. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막 또는 산 질화 실리콘막을 포함하는 게이트 절연막상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
    (b) 상기 다결정 실리콘막상에, 직접 또는 배리어층을 개재하여 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
    (c) 상기 다결정 실리콘막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정, 및
    (d) 상기 공정(c) 이후, 수소 가스 및 산소 가스와 수소 가스로부터 수분 발생 리액터에 있어서 촉매에 의해 합성된 수증기를 희석 라인에서 공급된 수소 가스에 의해 희석하여 산화로에 공급하여, 상기 수증기와 수소 가스를 포함하는 혼합 가스 분위기하에서, 상기 고융점 금속막 및 상기 배리어층을 실질적으로 산화하지 않도록, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막 중의 붕소가 상기 게이트 산화막을 통하여 상기 반도체 기판에 확산하지 않는 저열 부하 조건하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 배리어층은 질화 텅스텐막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제27항에 있어서,
    상기 열 산화 처리의 온도는 650℃ ∼ 900℃인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제27항에 있어서,
    상기 혼합가스 중의 수분 농도는 1% ∼ 50%인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막 또는 산 질화 실리콘막을 포함하는 게이트 절연막상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
    (b) 상기 다결정 실리콘막상에, 배리어층을 개재하여 고융점 금속막을 형성하는 공정,
    (c) 상기 다결정 실리콘막 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정, 및
    (d) 상기 공정(c) 이후, 수소 가스 및 산소 가스와 수소 가스로부터 수분 발생 리액터에 있어서 촉매에 의해 합성된 수증기를 희석 라인에서 공급된 수소 가스에 따라 희석하여 산화로에 공급하고, 상기 수증기와 수소 가스를 포함하는 혼합 가스 분위기하에서, 상기 고융점 금속막 및 상기 배리어층이 실질적으로 산화되지 않도록, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막 중의 붕소가 상기 게이트 산화막을 통하여 상기 반도체 기판에 확산하지 않는 저열 부하 조건하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
    (b) 상기 다결정 실리콘막상에, 질화 텅스텐막을 포함하는 배리어층을 개재하여 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
    (c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써, 게이트 전극을 형성하는 공정, 및
    (d) 상기 공정(c) 이후, 수소 가스 및 산소 가스와 수소 가스로부터 수분 발생 리액터에 있어서, 촉매에 의해 합성된 수증기를 희석 라인에서 공급된 수소 가스에 의해 희석하여 산화로에 공급하여, 상기 수증기와 수소 가스를 포함하는 혼합 가스 분위기하에서, 상기 고융점 금속막 및 상기 배리어층을 실질적으로 산화하지 않도록, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막 중의 붕소가 상기 게이트 산화막을 통해 상기 반도체 기판에 확산하지 않는 저열 부하 조건하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기다결정 실리콘막을 열 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막상에, 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
    (b) 상기 다결정 실리콘막상에, 질화 텅스텐막을 포함하는 배리어층을 개재하여 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
    (c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써 게이트 전극을 형성하는 공정, 및
    (d) 상기 공정 (c) 이후, 실리콘 및 다결정 실리콘에 대하여 산화성을 갖고 또한 상기 배리어층 및 상기 고융점 금속막에 대하여 환원성을 갖는 수소 가스, 및 산소 가스와 수소 가스로부터 수분 발생 리액터에 있어서 촉매에 의해 합성된 수증기를 희석 라인에서 공급된 수소 가스에 의해 희석하여 산화로에 공급하여 상기 수증기와 수소 가스를 포함하는 혼합 가스 분위기하에서, 상기 고융점 금속막 및 상기 배리어층을 실질적으로 산화하지 않도록, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막중의 붕소가 상기 게이트 산화막을 통하여 상기 반도체 기판에 확산하지 않는 저열 부하 조건하에서, 상기 실리콘 표면 및 상기 다결정 실리콘막을 열 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막상에 붕소가 도핑된 다결정 실리콘막을 형성하는 공정,
    (b) 상기 다결정 실리콘막상에, 질화 텅스텐막을 포함하는 배리어층을 개재하여 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
    (c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써 게이트 전극을 형성하는 공정, 및
    (d) 상기 공정(c) 이후, 수소 가스 및 산소 가스와 수소 가스로부터 수분 발생 리액터에 있어서 촉매에 의해 합성된 수증기를 희석 라인에서 공급된 수소 가스에 의해 희석하여 산화로에 공급하여, 상기 수증기와 수소 가스를 포함하는 혼합 가스 분위기하에서 상기 고융점 금속막 및 상기 배리어층을 실질적으로 산화하지 않도록, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막 중의 붕소가 상기 게이트 산화막을 통하여 상기 반도체 기판에 확산하지 않는 저열 부하 조건하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열 산화 처리함으로써, 상기 공정 (c)의 패터닝시에 에칭된 상기 게이트 전극의 단부하의 상기 산화 실리콘막을 보충하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  35. 듀얼 게이트 CMOS를 구비한 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주면의 실리콘 표면에 형성된 산화 실리콘막을 포함하는 게이트 절연막상에, 붕소가 도핑된 다결정 실리콘막 및 인이 도핑된 다결정 실리콘막을 형성하는 공정,
    (b) 상기 다결정 실리콘막상에, 질화 텅스텐막을 포함하는 배리어층을 개재하여 텅스텐을 주성분으로 하는 고융점 금속막을 형성하는 공정,
    (c) 상기 다결정 실리콘막, 상기 배리어층 및 상기 고융점 금속막을 패터닝함으로써, 상기 붕소가 도핑된 다결정 실리콘막을 포함하는 게이트 전극 및 상기 인이 도핑된 다결정 실리콘막을 포함하는 게이트 전극을 각각 형성하는 공정, 및
    (d) 상기 공정 (c) 이후, 수소 가스 및 산소 가스와 수소 가스로부터 수분 발생 리액터에 있어서 촉매에 의해 합성된 수증기를 희석 라인에서 공급된 수소 가스에 의해 희석하여 산화로에 공급하여, 상기 수증기와 수소 가스를 포함하는 혼합 가스 분위기로 상기 고융점 금속막을 실질적으로 산화하지 않도록, 또한 상기 게이트 전극의 일부를 구성하는 상기 다결정 실리콘막 중의 붕소가 상기 게이트 산화막을 통하여 상기 반도체 기판에 확산하지 않는 저열 부하 조건하에서, 상기 게이트 전극의 단부에 대응하는 부분의 상기 실리콘 표면 및 상기 다결정 실리콘막을 열 산화 처리함으로써, 상기 공정(c)의 패터닝시에 에칭된 상기 게이트 전극의 단부하의 상기 산화 실리콘막을 보충하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  36. 제31항 내지 제35 중 어느 한 항에 있어서,
    상기 열 산화 처리의 온도는 650℃ ∼ 900℃인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  37. 제31항 내지 제35 중 어느 한 항에 있어서,
    상기 열 산화 처리의 온도는 750℃ ∼ 900℃인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  38. 제31항 내지 제35 중 어느 한 항에 있어서,
    상기 혼합가스 중의 수분 농도는 1% ∼ 50% 인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  39. 삭제
  40. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917617B1 (ko) 2007-11-01 2009-09-17 주식회사 하이닉스반도체 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2000349285A (ja) 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6534401B2 (en) 2000-04-27 2003-03-18 Applied Materials, Inc. Method for selectively oxidizing a silicon/metal composite film stack
US6333272B1 (en) * 2000-10-06 2001-12-25 Lam Research Corporation Gas distribution apparatus for semiconductor processing
WO2002073697A1 (fr) 2001-03-12 2002-09-19 Hitachi, Ltd. Dispositif a circuit integre a semiconducteur, et procede d'elaboration
KR20050004924A (ko) * 2001-03-12 2005-01-12 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
KR100402389B1 (ko) * 2001-03-23 2003-10-17 삼성전자주식회사 금속 게이트 형성 방법
DE10123510A1 (de) * 2001-05-15 2002-11-28 Infineon Technologies Ag Herstellungsverfahren für ein Halbleiterbauelement
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
JP2003257955A (ja) * 2002-03-01 2003-09-12 Fujitsu Ltd 酸化還元反応の臨界状態を実現する方法およびその臨界状態を評価する方法ならびに強誘電体膜の製造方法および強誘電体膜の製造装置
KR100452159B1 (ko) * 2002-08-26 2004-10-12 (주) 윈테크 반도체 장치의 촉매를 이용한 세정방법 및 이를 수행하기위한시스템
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법
US6709912B1 (en) 2002-10-08 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Dual Si-Ge polysilicon gate with different Ge concentrations for CMOS device optimization
US20040214417A1 (en) * 2003-03-11 2004-10-28 Paul Rich Methods of forming tungsten or tungsten containing films
JP2004319722A (ja) 2003-04-16 2004-11-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004363214A (ja) * 2003-06-03 2004-12-24 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
JP3965167B2 (ja) 2003-07-04 2007-08-29 東京エレクトロン株式会社 熱処理方法及び熱処理装置
KR100616498B1 (ko) * 2003-07-26 2006-08-25 주식회사 하이닉스반도체 폴리/텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법
JP4345410B2 (ja) 2003-08-29 2009-10-14 東京エレクトロン株式会社 酸化方法
US6951780B1 (en) 2003-12-18 2005-10-04 Matrix Semiconductor, Inc. Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays
JPWO2005083795A1 (ja) 2004-03-01 2008-01-17 東京エレクトロン株式会社 半導体装置の製造方法及びプラズマ酸化処理方法
US7030431B2 (en) * 2004-03-19 2006-04-18 Nanya Technology Corp. Metal gate with composite film stack
US20050282338A1 (en) * 2004-06-17 2005-12-22 Yoo Jong-Ryeol Methods of forming gate patterns using isotropic etching of gate insulating layers
KR100549014B1 (ko) * 2004-07-21 2006-02-02 삼성전자주식회사 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
KR100586020B1 (ko) * 2004-11-19 2006-06-01 삼성전자주식회사 반도체 장치의 게이트 형성 방법
US7442319B2 (en) 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
KR100654358B1 (ko) * 2005-08-10 2006-12-08 삼성전자주식회사 반도체 집적 회로 장치와 그 제조 방법
US7786505B1 (en) * 2005-12-16 2010-08-31 T-Ram Semiconductor, Inc. Reduction of charge leakage from a thyristor-based memory cell
KR101221951B1 (ko) * 2005-12-28 2013-01-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
EP2631951B1 (en) 2006-08-17 2017-10-11 Cree, Inc. High power insulated gate bipolar transistors
JP4983159B2 (ja) * 2006-09-01 2012-07-25 東京エレクトロン株式会社 被処理体の酸化方法、酸化装置及び記憶媒体
US7378713B2 (en) * 2006-10-25 2008-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dual-metal gate structures and fabrication methods thereof
KR100810638B1 (ko) * 2006-12-06 2008-03-07 삼성에스디아이 주식회사 박막트랜지스터와 그 제조방법 및 이를 구비한유기전계발광표시장치
US7812414B2 (en) * 2007-01-23 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates
JP2008205012A (ja) * 2007-02-16 2008-09-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8350335B2 (en) * 2007-04-18 2013-01-08 Sony Corporation Semiconductor device including off-set spacers formed as a portion of the sidewall
US7951728B2 (en) * 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5125762B2 (ja) * 2008-05-26 2013-01-23 セイコーエプソン株式会社 半導体装置の製造方法及び半導体製造装置
EP2294485A4 (en) * 2008-07-01 2013-09-11 Ricoh Co Ltd IMAGE FORMING TONER, IMAGE FORMING APPARATUS, IMAGE FORMING METHOD, AND PROCESSING CARTRIDGE
JP5665289B2 (ja) 2008-10-29 2015-02-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8304783B2 (en) * 2009-06-03 2012-11-06 Cree, Inc. Schottky diodes including polysilicon having low barrier heights and methods of fabricating the same
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US7985649B1 (en) * 2010-01-07 2011-07-26 Freescale Semiconductor, Inc. Method of making a semiconductor structure useful in making a split gate non-volatile memory cell
CN102157360B (zh) * 2010-02-11 2012-12-12 中芯国际集成电路制造(上海)有限公司 一种栅极制造方法
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
JP2014531752A (ja) 2011-09-11 2014-11-27 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 改善したレイアウトを有するトランジスタを備える高電流密度電力モジュール
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
JP2018148142A (ja) 2017-03-08 2018-09-20 東芝メモリ株式会社 半導体装置の製造方法
JP2021518192A (ja) 2018-03-23 2021-08-02 メドトロニック，インコーポレイテッド ＶｆＡ心臓再同期治療
CN108598002B (zh) * 2018-05-15 2019-06-28 长江存储科技有限责任公司 Mos晶体管及其制造方法
US11213676B2 (en) 2019-04-01 2022-01-04 Medtronic, Inc. Delivery systems for VfA cardiac therapy

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333918A (ja) * 1993-05-25 1994-12-02 Tadahiro Omi 絶縁酸化膜の形成方法及び半導体装置
JPH07235542A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931052A (ja) 1982-08-13 1984-02-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPS59132136A (ja) 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPS6089943A (ja) 1983-10-24 1985-05-20 Hitachi Ltd 半導体装置の製造方法
JPH0671076B2 (ja) 1984-12-24 1994-09-07 株式会社日立製作所 半導体装置
JP2950555B2 (ja) * 1989-10-02 1999-09-20 株式会社東芝 半導体装置の製造方法
JP3129338B2 (ja) * 1991-11-29 2001-01-29 忠弘 大見 酸化膜形成装置
JP3331636B2 (ja) 1992-10-05 2002-10-07 忠弘 大見 水分発生方法
JP3207943B2 (ja) 1992-11-17 2001-09-10 忠弘 大見 低温酸化膜形成装置および低温酸化膜形成方法
JPH0710935U (ja) 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH0786271A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
JP3277043B2 (ja) * 1993-09-22 2002-04-22 株式会社東芝 半導体装置の製造方法
KR0179677B1 (ko) 1993-12-28 1999-04-15 사토 후미오 반도체장치 및 그 제조방법
US5907188A (en) * 1995-08-25 1999-05-25 Kabushiki Kaisha Toshiba Semiconductor device with conductive oxidation preventing film and method for manufacturing the same
JP3655013B2 (ja) * 1995-08-25 2005-06-02 株式会社東芝 半導体装置の製造方法
EP1911722A2 (en) 1996-01-29 2008-04-16 FUJIKIN Inc. Method for generating moisture, reactor for generating moisture, method for controlling temperature of reactor for generating moisture, and method for forming platinum-coated catalyst layer
JPH10223900A (ja) 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JPH10335652A (ja) * 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JPH11354516A (ja) 1998-06-08 1999-12-24 Sony Corp シリコン酸化膜形成装置及びシリコン酸化膜形成方法
US6214683B1 (en) 1999-04-12 2001-04-10 Advanced Micro Devices, Inc. Process for fabricating a semiconductor device component using lateral metal oxidation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333918A (ja) * 1993-05-25 1994-12-02 Tadahiro Omi 絶縁酸化膜の形成方法及び半導体装置
JPH07235542A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917617B1 (ko) 2007-11-01 2009-09-17 주식회사 하이닉스반도체 듀얼 폴리게이트를 갖는 반도체 소자 및 그의 제조방법

Also Published As

Publication number Publication date
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US20020004263A1 (en) 2002-01-10
EP0964437A3 (en) 2002-11-27

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