JP2003338623A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ポリメタルを使用するゲート加工プロセスに
おいて、ゲートパターニング後のライト酸化処理時に金
属膜が酸化されるのを防止すると共に、ゲート側壁端部
における酸化膜形成の再現性および酸化膜厚の均一性を
制御可能とする。 【解決手段】 ゲート酸化膜を形成した半導体ウエハ１
Ａ上に堆積したポリメタル構造のゲート電極材料をパタ
ーニングしてゲート電極を形成した後、水素と、触媒作
用によって水素および酸素から生成した水蒸気とを含
み、かつ実質的に水素ラジカルを含まず、前記水蒸気の
分圧が前記水素の分圧よりも低いガス雰囲気中で、半導
体ウエハ１Ａの主面を選択的に酸化することによって、
前記ゲート電極の側壁端部のプロファイルを改善する。
おいて、ゲートパターニング後のライト酸化処理時に金
属膜が酸化されるのを防止すると共に、ゲート側壁端部
における酸化膜形成の再現性および酸化膜厚の均一性を
制御可能とする。 【解決手段】 ゲート酸化膜を形成した半導体ウエハ１
Ａ上に堆積したポリメタル構造のゲート電極材料をパタ
ーニングしてゲート電極を形成した後、水素と、触媒作
用によって水素および酸素から生成した水蒸気とを含
み、かつ実質的に水素ラジカルを含まず、前記水蒸気の
分圧が前記水素の分圧よりも低いガス雰囲気中で、半導
体ウエハ１Ａの主面を選択的に酸化することによって、
前記ゲート電極の側壁端部のプロファイルを改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ポリメタルゲートを有する
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor) のゲート加工プロセスに適用して有効な
技術に関する。
置の製造方法に関し、特に、ポリメタルゲートを有する
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor) のゲート加工プロセスに適用して有効な
技術に関する。
【０００２】
【従来の技術】２５６Ｍｂｉｔ（メガビット）以降のＤ
ＲＡＭ（Dynamic Random Access Memory）など、ゲート
長が0.２５μｍ以下の微細なＭＯＳＦＥＴで回路を構成
するデバイスは、ゲート電極の寄生抵抗を低減するため
に、金属層を含む低抵抗導電材料を使ったゲート加工プ
ロセスの採用が必須となる。
ＲＡＭ（Dynamic Random Access Memory）など、ゲート
長が0.２５μｍ以下の微細なＭＯＳＦＥＴで回路を構成
するデバイスは、ゲート電極の寄生抵抗を低減するため
に、金属層を含む低抵抗導電材料を使ったゲート加工プ
ロセスの採用が必須となる。
【０００３】この種の低抵抗ゲート電極材料として有力
視されているのは、多結晶シリコン膜の上に高融点金属
膜を積層した、いわゆるポリメタルである。ポリメタル
は、そのシート抵抗が２Ω／□程度と低いことから、ゲ
ート電極材料としてのみならず配線材料として利用する
こともできる。高融点金属としては、８００℃以下の低
温プロセスでも良好な低抵抗性を示し、かつエレクトロ
マイグレーション耐性の高いＷ（タングステン）、Ｍｏ
（モリブデン）、Ｔｉ（チタン）などが使用される。な
お、多結晶シリコン膜の上に直接これらの高融点金属膜
を積層すると両者の接着力が低下したり、高温熱処理プ
ロセスで両者の界面に高抵抗のシリサイド層が形成され
たりするため、実際のポリメタルゲートは、多結晶シリ
コン膜と高融点金属膜との間にＴｉＮ（チタンナイトラ
イド）やＷＮ（タングステンナイトライド）などの金属
窒化膜からなるバリア層を介在させた３層構造で構成さ
れる。
視されているのは、多結晶シリコン膜の上に高融点金属
膜を積層した、いわゆるポリメタルである。ポリメタル
は、そのシート抵抗が２Ω／□程度と低いことから、ゲ
ート電極材料としてのみならず配線材料として利用する
こともできる。高融点金属としては、８００℃以下の低
温プロセスでも良好な低抵抗性を示し、かつエレクトロ
マイグレーション耐性の高いＷ（タングステン）、Ｍｏ
（モリブデン）、Ｔｉ（チタン）などが使用される。な
お、多結晶シリコン膜の上に直接これらの高融点金属膜
を積層すると両者の接着力が低下したり、高温熱処理プ
ロセスで両者の界面に高抵抗のシリサイド層が形成され
たりするため、実際のポリメタルゲートは、多結晶シリ
コン膜と高融点金属膜との間にＴｉＮ（チタンナイトラ
イド）やＷＮ（タングステンナイトライド）などの金属
窒化膜からなるバリア層を介在させた３層構造で構成さ
れる。
【０００４】従来のゲート加工プロセスの概略は、次の
通りである。まず、半導体基板を熱酸化してその表面に
ゲート酸化膜を形成する。一般に、熱酸化膜の形成は乾
燥酸素雰囲気中で行われるが、ゲート酸化膜を形成する
場合には膜中の欠陥密度が低減できるという理由から、
ウェット酸化法が用いられる。ウェット酸化法では、酸
素雰囲気中で水素を燃焼させて水を生成し、この水を酸
素と共に半導体ウエハの表面に供給するパイロジェニッ
ク方式が利用されている。
通りである。まず、半導体基板を熱酸化してその表面に
ゲート酸化膜を形成する。一般に、熱酸化膜の形成は乾
燥酸素雰囲気中で行われるが、ゲート酸化膜を形成する
場合には膜中の欠陥密度が低減できるという理由から、
ウェット酸化法が用いられる。ウェット酸化法では、酸
素雰囲気中で水素を燃焼させて水を生成し、この水を酸
素と共に半導体ウエハの表面に供給するパイロジェニッ
ク方式が利用されている。
【０００５】しかし、パイロジェニック方式は、石英製
の水素ガス導入管の先端に取り付けたノズルから噴出す
る水素に点火して燃焼を行うことから、その熱でノズル
が溶けてパーティクルが発生し、これが半導体ウエハの
汚染源となる虞れがあるため、燃焼を伴わない触媒方式
によって水を生成する方法も提案されている。
の水素ガス導入管の先端に取り付けたノズルから噴出す
る水素に点火して燃焼を行うことから、その熱でノズル
が溶けてパーティクルが発生し、これが半導体ウエハの
汚染源となる虞れがあるため、燃焼を伴わない触媒方式
によって水を生成する方法も提案されている。
【０００６】特許文献１（特開平５−１５２２８２号公
報）は、水素ガス導入管の内面をＮｉ（ニッケル）また
はＮｉ含有材料で形成すると共に、水素ガス導入管を加
熱する手段を備えた熱酸化装置を開示している。この熱
酸化装置は、３００℃以上に加熱した水素ガス導入管内
のＮｉ（またはＮｉ含有材料）に水素を接触させて水素
活性種を生じさせ、この水素活性種と酸素（また酸素を
含むガス）とを反応させることにより水を生成する。す
なわち、燃焼を伴わない触媒方式で水を生成するので、
水素導入石英管の先端が溶けてパーティクルを発生する
ことがない。
報）は、水素ガス導入管の内面をＮｉ（ニッケル）また
はＮｉ含有材料で形成すると共に、水素ガス導入管を加
熱する手段を備えた熱酸化装置を開示している。この熱
酸化装置は、３００℃以上に加熱した水素ガス導入管内
のＮｉ（またはＮｉ含有材料）に水素を接触させて水素
活性種を生じさせ、この水素活性種と酸素（また酸素を
含むガス）とを反応させることにより水を生成する。す
なわち、燃焼を伴わない触媒方式で水を生成するので、
水素導入石英管の先端が溶けてパーティクルを発生する
ことがない。
【０００７】次に、上記のようなウェット酸化法で形成
したゲート酸化膜上にゲート電極材料を堆積した後、フ
ォトレジストをマスクにしたドライエッチングでこのゲ
ート電極材料をパターニングする。その後、フォトレジ
ストをアッシング（灰化）処理で除去し、さらにフッ酸
などのエッチング液を使って、基板表面に残ったドライ
エッチング残渣やアッシング残渣を除去する。
したゲート酸化膜上にゲート電極材料を堆積した後、フ
ォトレジストをマスクにしたドライエッチングでこのゲ
ート電極材料をパターニングする。その後、フォトレジ
ストをアッシング（灰化）処理で除去し、さらにフッ酸
などのエッチング液を使って、基板表面に残ったドライ
エッチング残渣やアッシング残渣を除去する。
【０００８】上記のウェットエッチングを行うと、ゲー
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理を行う。
ト電極の下部以外の領域のゲート酸化膜が削られると同
時に、ゲート電極の側壁端部のゲート酸化膜も等方的に
エッチングされてアンダーカットが生じるため、そのま
まではゲート電極の耐圧が低下するなどの不具合が生じ
る。そこで、アンダーカットされたゲート電極側壁端部
のプロファイルを改善するために、基板をもう一度熱酸
化してその表面に酸化膜を形成する、いわゆるライト酸
化処理を行う。
【０００９】ところが、前述したＷやＭｏなどの高融点
金属は、高温酸素雰囲気中では非常に酸化され易い材料
であるため、ポリメタル構造のゲート電極に上記のライ
ト酸化処理を適用すると、高融点金属膜が酸化されてそ
の抵抗値が増加したり、その一部が基板から剥離したり
する。そのため、ポリメタルを使用するゲート加工プロ
セスでは、ライト酸化処理時に高融点金属膜が酸化され
るのを防止する対策が必要となる。
金属は、高温酸素雰囲気中では非常に酸化され易い材料
であるため、ポリメタル構造のゲート電極に上記のライ
ト酸化処理を適用すると、高融点金属膜が酸化されてそ
の抵抗値が増加したり、その一部が基板から剥離したり
する。そのため、ポリメタルを使用するゲート加工プロ
セスでは、ライト酸化処理時に高融点金属膜が酸化され
るのを防止する対策が必要となる。
【００１０】特許文献２（特開昭５９−１３２１３６号
公報）は、Ｓｉ（シリコン）基板上にＷ膜またはＭｏ膜
を含むポリメタル構造のゲート電極を形成した後、水蒸
気と水素の混合雰囲気中でライト酸化を行うことによっ
て、Ｗ（Ｍｏ）膜を酸化することなしにＳｉのみを選択
的に酸化する技術を開示している。これは、酸化還元反
応が平衡となる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉ
とで異なることを利用したもので、この分圧比を、Ｗ
（Ｍｏ）は水蒸気によって酸化されても共存する水素に
よって速やかに還元されるが、Ｓｉは酸化されたままで
残るような範囲内に設定することでＳｉの選択的酸化を
実現している。また、水蒸気と水素の混合雰囲気は、容
器に入れた純水中に水素ガスを供給するバブリング方式
によって生成し、水蒸気／水素分圧比は、純水の温度を
変えることによって制御している。
公報）は、Ｓｉ（シリコン）基板上にＷ膜またはＭｏ膜
を含むポリメタル構造のゲート電極を形成した後、水蒸
気と水素の混合雰囲気中でライト酸化を行うことによっ
て、Ｗ（Ｍｏ）膜を酸化することなしにＳｉのみを選択
的に酸化する技術を開示している。これは、酸化還元反
応が平衡となる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉ
とで異なることを利用したもので、この分圧比を、Ｗ
（Ｍｏ）は水蒸気によって酸化されても共存する水素に
よって速やかに還元されるが、Ｓｉは酸化されたままで
残るような範囲内に設定することでＳｉの選択的酸化を
実現している。また、水蒸気と水素の混合雰囲気は、容
器に入れた純水中に水素ガスを供給するバブリング方式
によって生成し、水蒸気／水素分圧比は、純水の温度を
変えることによって制御している。
【００１１】特許文献３（特開平３−１１９７６３号公
報）および特許文献４（特開平７−９４７１６号公報）
は、Ｓｉ基板上にゲート酸化膜を介してＴｉＮなどの窒
化金属層とＷなどの金属層とを含むポリメタル構造のゲ
ート電極を形成した後、還元性気体（水素）と酸化性気
体（水蒸気）とを窒素で希釈した雰囲気中でライト酸化
を行う技術を開示している。これらの公報によれば、金
属層を酸化することなしにＳｉのみを選択的に酸化でき
ると共に、水蒸気／水素混合ガスを窒素で希釈すること
によって、窒化金属層からの脱窒素反応が阻止されるの
で、窒化金属層の酸化も同時に防止できるとされてい
る。
報）および特許文献４（特開平７−９４７１６号公報）
は、Ｓｉ基板上にゲート酸化膜を介してＴｉＮなどの窒
化金属層とＷなどの金属層とを含むポリメタル構造のゲ
ート電極を形成した後、還元性気体（水素）と酸化性気
体（水蒸気）とを窒素で希釈した雰囲気中でライト酸化
を行う技術を開示している。これらの公報によれば、金
属層を酸化することなしにＳｉのみを選択的に酸化でき
ると共に、水蒸気／水素混合ガスを窒素で希釈すること
によって、窒化金属層からの脱窒素反応が阻止されるの
で、窒化金属層の酸化も同時に防止できるとされてい
る。
【００１２】
【特許文献１】特開平５−１５２２８２号公報
【００１３】
【特許文献２】特開昭５９−１３２１３６号公報
【００１４】
【特許文献３】特開平３−１１９７６３号公報
【００１５】
【特許文献４】特開平７−９４７１６号公報
【００１６】
【発明が解決しようとする課題】上記のように、ポリメ
タル構造のゲート電極を形成するプロセスでは、所定の
分圧比を有する水蒸気／水素混合ガス中でライト酸化を
行うことが、ゲート酸化膜の耐圧改善と金属膜の酸化防
止を図る有効な手段となる。
タル構造のゲート電極を形成するプロセスでは、所定の
分圧比を有する水蒸気／水素混合ガス中でライト酸化を
行うことが、ゲート酸化膜の耐圧改善と金属膜の酸化防
止を図る有効な手段となる。
【００１７】しかし、水蒸気／水素混合ガスを生成する
方法として提案されている従来のバブリング方式は、容
器内に汲み置いた純水中に水素ガスを供給して水蒸気／
水素混合ガスを生成するため、この純水中に混入した異
物が水蒸気／水素混合ガスと共に酸化炉に送られて半導
体ウエハを汚染する虞れがある。
方法として提案されている従来のバブリング方式は、容
器内に汲み置いた純水中に水素ガスを供給して水蒸気／
水素混合ガスを生成するため、この純水中に混入した異
物が水蒸気／水素混合ガスと共に酸化炉に送られて半導
体ウエハを汚染する虞れがある。
【００１８】また、バブリング方式では、純水の温度を
変えることによって水蒸気／水素分圧比を制御するの
で、（１）分圧比が変動し易く、最適の分圧比を精度良
く実現することが困難である、（２）水蒸気濃度の制御
範囲が数％〜十数％程度と狭く、ppm オーダの水蒸気濃
度を実現することが困難である、といった問題がある。
変えることによって水蒸気／水素分圧比を制御するの
で、（１）分圧比が変動し易く、最適の分圧比を精度良
く実現することが困難である、（２）水蒸気濃度の制御
範囲が数％〜十数％程度と狭く、ppm オーダの水蒸気濃
度を実現することが困難である、といった問題がある。
【００１９】後述するように、水蒸気／水素混合ガスを
使ったＳｉや金属の酸化還元反応は、水蒸気濃度が高い
ほど酸化反応が進み易い。そのため、バブリング方式で
生成した水蒸気／水素混合ガスのように、比較的高い水
蒸気濃度下でＳｉを酸化すると、酸化速度が大きいため
に極めて短時間で酸化膜が成長してしまう。しかし、ゲ
ート長が0.２５μｍ以下の微細なＭＯＳＦＥＴは、素子
の電気特性を維持するためにゲート酸化膜を５nm以下の
極めて薄い膜厚で形成することが要求される。従って、
バブリング方式で生成した蒸気／水素混合気体を使用し
たのでは、このような極薄のゲート酸化膜を均一に制御
性良く形成することは困難である。また、酸化膜の成長
速度を下げるために、低温（例えば８００℃以下）で酸
化を行うと、品質の良いゲート酸化膜が得られない。
使ったＳｉや金属の酸化還元反応は、水蒸気濃度が高い
ほど酸化反応が進み易い。そのため、バブリング方式で
生成した水蒸気／水素混合ガスのように、比較的高い水
蒸気濃度下でＳｉを酸化すると、酸化速度が大きいため
に極めて短時間で酸化膜が成長してしまう。しかし、ゲ
ート長が0.２５μｍ以下の微細なＭＯＳＦＥＴは、素子
の電気特性を維持するためにゲート酸化膜を５nm以下の
極めて薄い膜厚で形成することが要求される。従って、
バブリング方式で生成した蒸気／水素混合気体を使用し
たのでは、このような極薄のゲート酸化膜を均一に制御
性良く形成することは困難である。また、酸化膜の成長
速度を下げるために、低温（例えば８００℃以下）で酸
化を行うと、品質の良いゲート酸化膜が得られない。
【００２０】本発明の目的は、ポリメタルを使用するゲ
ート加工プロセスにおいて、ゲート電極をパターニング
した後のライト酸化処理時に金属膜が酸化されるのを防
止すると共に、ゲート電極の側壁端部における酸化膜形
成の再現性および酸化膜厚の均一性を制御可能とする技
術を提供することにある。
ート加工プロセスにおいて、ゲート電極をパターニング
した後のライト酸化処理時に金属膜が酸化されるのを防
止すると共に、ゲート電極の側壁端部における酸化膜形
成の再現性および酸化膜厚の均一性を制御可能とする技
術を提供することにある。
【００２１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２３】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。 （ａ）ウエハのシリコン表面上に形成された酸化シリコ
ン膜を含むゲート絶縁膜上にシリコン膜を形成する工
程、（ｂ）前記シリコン膜上に、窒化タングステンから
なるバリア層を介してタングステンまたはモリブデンか
らなる高融点金属膜を形成する工程、（ｃ）前記シリコ
ン膜および前記高融点金属膜をパターニングすることに
よって、ゲート電極を形成する工程、（ｄ）前記（ｃ）
工程の後、水素と、触媒作用によって水素および酸素か
ら生成した水蒸気とを含み、かつ実質的に水素ラジカル
を含まず、前記水蒸気の分圧が前記水素の分圧よりも低
いガス雰囲気中で、前記高融点金属膜を酸化することな
く、前記シリコン膜を熱酸化する工程。
は、以下の工程を含んでいる。 （ａ）ウエハのシリコン表面上に形成された酸化シリコ
ン膜を含むゲート絶縁膜上にシリコン膜を形成する工
程、（ｂ）前記シリコン膜上に、窒化タングステンから
なるバリア層を介してタングステンまたはモリブデンか
らなる高融点金属膜を形成する工程、（ｃ）前記シリコ
ン膜および前記高融点金属膜をパターニングすることに
よって、ゲート電極を形成する工程、（ｄ）前記（ｃ）
工程の後、水素と、触媒作用によって水素および酸素か
ら生成した水蒸気とを含み、かつ実質的に水素ラジカル
を含まず、前記水蒸気の分圧が前記水素の分圧よりも低
いガス雰囲気中で、前記高融点金属膜を酸化することな
く、前記シリコン膜を熱酸化する工程。
【００２４】本願の上記した発明以外の発明の概要は、
次の通りである。 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成されたゲート酸化膜上に少なくとも
金属膜を含む導電膜を堆積した後、前記導電膜をパター
ニングしてＭＯＳＦＥＴのゲート電極を形成する工程
と、触媒作用によって水素と酸素とから生成した水蒸気
を含む水素ガスを所定の温度に加熱された前記半導体基
板の主面またはその近傍に供給し、前記半導体基板の主
面を選択的に酸化することによって、前記ゲート電極の
側壁端部のプロファイルを改善する工程とを含んでい
る。 （２）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜またはＴｉ膜を含んでいる。 （３）本発明の半導体集積回路装置の製造方法は、前記
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化される範
囲内に設定する。 （４）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＴｉ膜を含み、前記Ｔｉ膜の酸化に
よる前記ゲート電極の劣化が最小となるような低濃度の
水蒸気を含む水素ガスを用いて前記半導体基板の主面を
選択的に酸化する。 （５）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜を含み、酸化速度と酸化膜厚と
が制御可能となるような低濃度の水蒸気を含む水素ガス
を用いて前記半導体基板の主面を選択的に酸化する。 （６）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成された膜厚が５nm以下のゲート酸化
膜上に少なくとも金属膜を含む導電膜を堆積した後、前
記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極
を形成する工程と、触媒作用によって水素と酸素とから
生成され、かつ酸化膜形成の再現性および酸化膜厚の均
一性が制御可能となるような低濃度の水蒸気を含む水素
ガスを所定の温度に加熱された前記半導体基板の主面ま
たはその近傍に供給し、前記半導体基板の主面を選択的
に酸化することによって、前記ゲート電極の側壁端部の
プロファイルを改善する工程とを含んでいる。 （７）本発明の半導体集積回路装置の製造方法は、以下
の工程（ａ）〜（ｄ）を含んでいる。 （ａ）半導体基板を熱酸化してその主面にゲート酸化膜
を形成した後、前記ゲート酸化膜上に少なくとも金属膜
を含む導電膜を堆積する工程、（ｂ）フォトレジスト膜
をマスクにしたドライエッチングで前記導電膜をパター
ニングすることにより、ＭＯＳＦＥＴのゲート電極を形
成する工程、（ｃ）前記フォトレジスト膜を除去した
後、前記半導体基板の主面をウェットエッチングする工
程、（ｄ）触媒作用によって水素と酸素とから生成した
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化されるよ
うな範囲内に設定し、前記水蒸気を含む水素ガスを所定
の温度に加熱された前記半導体基板の主面またはその近
傍に供給して前記半導体基板の主面を選択的に酸化する
ことにより、前記ウェットエッチングによって損なわれ
た前記ゲート電極の側壁端部のプロファイルを改善する
工程。 （８）本発明の半導体集積回路装置の製造方法は、前記
導電膜が、多結晶シリコン膜と、前記多結晶シリコン膜
の上部に堆積した窒化金属膜と、前記窒化金属膜の上部
に堆積した金属膜とからなる。 （９）本発明の半導体集積回路装置の製造方法は、前記
窒化金属膜がＷＮまたはＴｉＮからなり、前記金属膜が
Ｗ、ＭｏまたはＴｉからなる。 （１０）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極のゲート長が0.２５μｍ以下である。 （１１）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極がＤＲＡＭのメモリセルを構成するメモリ
セル選択用ＭＩＳＦＥＴのゲート電極である。 （１２）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の加熱温度が８００〜９００℃である。 （１３）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の主面の選択的酸化を枚葉処理で行う。 （１４）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の主面の選択的酸化をバッチ処理で行う。
次の通りである。 （１）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成されたゲート酸化膜上に少なくとも
金属膜を含む導電膜を堆積した後、前記導電膜をパター
ニングしてＭＯＳＦＥＴのゲート電極を形成する工程
と、触媒作用によって水素と酸素とから生成した水蒸気
を含む水素ガスを所定の温度に加熱された前記半導体基
板の主面またはその近傍に供給し、前記半導体基板の主
面を選択的に酸化することによって、前記ゲート電極の
側壁端部のプロファイルを改善する工程とを含んでい
る。 （２）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜またはＴｉ膜を含んでいる。 （３）本発明の半導体集積回路装置の製造方法は、前記
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化される範
囲内に設定する。 （４）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＴｉ膜を含み、前記Ｔｉ膜の酸化に
よる前記ゲート電極の劣化が最小となるような低濃度の
水蒸気を含む水素ガスを用いて前記半導体基板の主面を
選択的に酸化する。 （５）本発明の半導体集積回路装置の製造方法は、前記
導電膜が少なくともＷ膜を含み、酸化速度と酸化膜厚と
が制御可能となるような低濃度の水蒸気を含む水素ガス
を用いて前記半導体基板の主面を選択的に酸化する。 （６）本発明の半導体集積回路装置の製造方法は、半導
体基板の主面に形成された膜厚が５nm以下のゲート酸化
膜上に少なくとも金属膜を含む導電膜を堆積した後、前
記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極
を形成する工程と、触媒作用によって水素と酸素とから
生成され、かつ酸化膜形成の再現性および酸化膜厚の均
一性が制御可能となるような低濃度の水蒸気を含む水素
ガスを所定の温度に加熱された前記半導体基板の主面ま
たはその近傍に供給し、前記半導体基板の主面を選択的
に酸化することによって、前記ゲート電極の側壁端部の
プロファイルを改善する工程とを含んでいる。 （７）本発明の半導体集積回路装置の製造方法は、以下
の工程（ａ）〜（ｄ）を含んでいる。 （ａ）半導体基板を熱酸化してその主面にゲート酸化膜
を形成した後、前記ゲート酸化膜上に少なくとも金属膜
を含む導電膜を堆積する工程、（ｂ）フォトレジスト膜
をマスクにしたドライエッチングで前記導電膜をパター
ニングすることにより、ＭＯＳＦＥＴのゲート電極を形
成する工程、（ｃ）前記フォトレジスト膜を除去した
後、前記半導体基板の主面をウェットエッチングする工
程、（ｄ）触媒作用によって水素と酸素とから生成した
水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金
属膜が還元され、前記半導体基板の主面が酸化されるよ
うな範囲内に設定し、前記水蒸気を含む水素ガスを所定
の温度に加熱された前記半導体基板の主面またはその近
傍に供給して前記半導体基板の主面を選択的に酸化する
ことにより、前記ウェットエッチングによって損なわれ
た前記ゲート電極の側壁端部のプロファイルを改善する
工程。 （８）本発明の半導体集積回路装置の製造方法は、前記
導電膜が、多結晶シリコン膜と、前記多結晶シリコン膜
の上部に堆積した窒化金属膜と、前記窒化金属膜の上部
に堆積した金属膜とからなる。 （９）本発明の半導体集積回路装置の製造方法は、前記
窒化金属膜がＷＮまたはＴｉＮからなり、前記金属膜が
Ｗ、ＭｏまたはＴｉからなる。 （１０）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極のゲート長が0.２５μｍ以下である。 （１１）本発明の半導体集積回路装置の製造方法は、前
記ゲート電極がＤＲＡＭのメモリセルを構成するメモリ
セル選択用ＭＩＳＦＥＴのゲート電極である。 （１２）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の加熱温度が８００〜９００℃である。 （１３）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の主面の選択的酸化を枚葉処理で行う。 （１４）本発明の半導体集積回路装置の製造方法は、前
記半導体基板の主面の選択的酸化をバッチ処理で行う。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２６】図１は、本実施の形態のＤＲＡＭの等価回
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）および複数
のビット線ＢＬと、それらの交点に配置された複数のメ
モリセル（ＭＣ）とを備えている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されており、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬは、その一
端がワードドライバＷＤに接続され、ビット線ＢＬは、
その一端がセンスアンプＳＡに接続されている。
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）および複数
のビット線ＢＬと、それらの交点に配置された複数のメ
モリセル（ＭＣ）とを備えている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されており、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬは、その一
端がワードドライバＷＤに接続され、ビット線ＢＬは、
その一端がセンスアンプＳＡに接続されている。
【００２７】以下、本実施の形態のＤＲＡＭの製造方法
を図２〜図２４を用いて説明する。図２〜図８および図
１４〜図２４は、メモリアレイ（ＭＡＲＹ）と周辺回路
（例えばセンスアンプＳＡ）の各一部を示す半導体基板
の断面図、図９および図１０は、ライト酸化処理に使用
する枚葉式酸化炉の概略図、図１１は、枚葉式酸化炉の
チャンバに接続された触媒方式の水蒸気／水素混合ガス
生成装置の概略図、図１２は、水蒸気／水素混合ガスを
使った酸化還元反応の平衡蒸気圧比の温度依存性を示す
グラフ、図１３は、枚葉式酸化炉を使ったライト酸化プ
ロセスのシーケンスを示す図である。なお、以下の説明
において示される膜厚などの数値は例示的なものであっ
て、本発明を限定するためのものではない。
を図２〜図２４を用いて説明する。図２〜図８および図
１４〜図２４は、メモリアレイ（ＭＡＲＹ）と周辺回路
（例えばセンスアンプＳＡ）の各一部を示す半導体基板
の断面図、図９および図１０は、ライト酸化処理に使用
する枚葉式酸化炉の概略図、図１１は、枚葉式酸化炉の
チャンバに接続された触媒方式の水蒸気／水素混合ガス
生成装置の概略図、図１２は、水蒸気／水素混合ガスを
使った酸化還元反応の平衡蒸気圧比の温度依存性を示す
グラフ、図１３は、枚葉式酸化炉を使ったライト酸化プ
ロセスのシーケンスを示す図である。なお、以下の説明
において示される膜厚などの数値は例示的なものであっ
て、本発明を限定するためのものではない。
【００２８】まず、図２に示すように、比抵抗が１０Ω
cm程度の単結晶シリコンからなる半導体基板１を熱処理
してその主面に膜厚１０nm程度の薄い酸化シリコン膜２
（パッド酸化膜）を形成し、次いでこの酸化シリコン膜
２上に膜厚１００nm程度の窒化シリコン膜３をＣＶＤ(C
hemical Vapor Deposition)法で堆積した後、フォトレ
ジスト膜をマスクにしたエッチングで素子分離領域の窒
化シリコン膜３を除去する。酸化シリコン膜２は、後の
工程で素子分離溝の内部に埋め込まれる酸化シリコン膜
をシンタリング（焼き締め）するときなどに基板に加わ
るストレスを緩和する目的で形成される。窒化シリコン
膜３は酸化されにくい性質を持つので、その下部（活性
領域）の基板表面の酸化を防止するマスクとして利用さ
れる。
cm程度の単結晶シリコンからなる半導体基板１を熱処理
してその主面に膜厚１０nm程度の薄い酸化シリコン膜２
（パッド酸化膜）を形成し、次いでこの酸化シリコン膜
２上に膜厚１００nm程度の窒化シリコン膜３をＣＶＤ(C
hemical Vapor Deposition)法で堆積した後、フォトレ
ジスト膜をマスクにしたエッチングで素子分離領域の窒
化シリコン膜３を除去する。酸化シリコン膜２は、後の
工程で素子分離溝の内部に埋め込まれる酸化シリコン膜
をシンタリング（焼き締め）するときなどに基板に加わ
るストレスを緩和する目的で形成される。窒化シリコン
膜３は酸化されにくい性質を持つので、その下部（活性
領域）の基板表面の酸化を防止するマスクとして利用さ
れる。
【００２９】次に、図３に示すように、窒化シリコン膜
３をマスクにして酸化シリコン膜２と半導体基板１とを
ドライエッチングすることにより、素子分離領域の半導
体基板１に深さ３００〜４００nm程度の溝４ａを形成す
る。
３をマスクにして酸化シリコン膜２と半導体基板１とを
ドライエッチングすることにより、素子分離領域の半導
体基板１に深さ３００〜４００nm程度の溝４ａを形成す
る。
【００３０】次に、図４に示すように、前記エッチング
で溝４ａの内壁に生じたダメージ層を除去するために、
半導体基板１を熱処理して溝４ａの内壁に膜厚１０nm程
度の酸化シリコン膜５を形成した後、半導体基板１上に
ＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シリ
コン膜６の膜質を改善するために、半導体基板１を熱処
理して酸化シリコン膜６をデンシファイ（焼締め）す
る。その後、窒化シリコン膜３をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法
で酸化シリコン膜６を研磨して溝４ａの内部に残すこと
により、素子分離溝４を形成する。
で溝４ａの内壁に生じたダメージ層を除去するために、
半導体基板１を熱処理して溝４ａの内壁に膜厚１０nm程
度の酸化シリコン膜５を形成した後、半導体基板１上に
ＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シリ
コン膜６の膜質を改善するために、半導体基板１を熱処
理して酸化シリコン膜６をデンシファイ（焼締め）す
る。その後、窒化シリコン膜３をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法
で酸化シリコン膜６を研磨して溝４ａの内部に残すこと
により、素子分離溝４を形成する。
【００３１】次に、熱リン酸を用いたウェットエッチン
グで半導体基板１上に残った窒化シリコン膜３を除去し
た後、図５に示すように、半導体基板１のメモリセルを
形成する領域（メモリアレイ）と周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ（ホウ
素）をイオン打ち込みしてｐ型ウエル７を形成し、周辺
回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ）を形
成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエ
ル８を形成する。
グで半導体基板１上に残った窒化シリコン膜３を除去し
た後、図５に示すように、半導体基板１のメモリセルを
形成する領域（メモリアレイ）と周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ（ホウ
素）をイオン打ち込みしてｐ型ウエル７を形成し、周辺
回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ）を形
成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエ
ル８を形成する。
【００３２】次に、図６に示すように、ｐ型ウエル７お
よびｎ型ウエル８の各表面の酸化シリコン膜２をＨＦ
（フッ酸）系の洗浄液を使って除去した後、半導体基板
１をウェット酸化してｐ型ウエル７およびｎ型ウエル８
の各表面に膜厚５nm程度の清浄なゲート酸化膜９を形成
する。
よびｎ型ウエル８の各表面の酸化シリコン膜２をＨＦ
（フッ酸）系の洗浄液を使って除去した後、半導体基板
１をウェット酸化してｐ型ウエル７およびｎ型ウエル８
の各表面に膜厚５nm程度の清浄なゲート酸化膜９を形成
する。
【００３３】特に限定はされないが、上記ゲート酸化膜
９を形成した後、半導体基板１をＮＯ（酸化窒素）ある
いはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することに
よって、ゲート酸化膜９と半導体基板１との界面に窒素
を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜
９が５nm程度まで薄くなると、半導体基板１との熱膨張
係数差に起因して両者の界面に生じる歪みが顕在化し、
ホットキャリアの発生を誘発する。半導体基板１との界
面に偏析した窒素はこの歪みを緩和するので、上記の酸
窒化処理は、極薄ゲート酸化膜９の信頼性を向上でき
る。
９を形成した後、半導体基板１をＮＯ（酸化窒素）ある
いはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することに
よって、ゲート酸化膜９と半導体基板１との界面に窒素
を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜
９が５nm程度まで薄くなると、半導体基板１との熱膨張
係数差に起因して両者の界面に生じる歪みが顕在化し、
ホットキャリアの発生を誘発する。半導体基板１との界
面に偏析した窒素はこの歪みを緩和するので、上記の酸
窒化処理は、極薄ゲート酸化膜９の信頼性を向上でき
る。
【００３４】次に、図７に示すように、ゲート酸化膜９
の上部にゲート長が０．２５μｍ程度のゲート電極１４
Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを
形成する。ゲート電極１４Ａ（ワード線ＷＬ）およびゲ
ート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ
型不純物がドープされた膜厚７０nm程度の多結晶シリコ
ン膜１０を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚３０nm程度のＷＮ膜１１と膜厚１００nm
程度のＷ膜１２とをスパッタリング法で堆積し、さらに
その上部に膜厚１５０nm程度の窒化シリコン膜１３をＣ
ＶＤ法で堆積した後、フォトレジストをマスクにしてこ
れらの膜をパターニングすることにより形成する。
の上部にゲート長が０．２５μｍ程度のゲート電極１４
Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを
形成する。ゲート電極１４Ａ（ワード線ＷＬ）およびゲ
ート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ
型不純物がドープされた膜厚７０nm程度の多結晶シリコ
ン膜１０を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚３０nm程度のＷＮ膜１１と膜厚１００nm
程度のＷ膜１２とをスパッタリング法で堆積し、さらに
その上部に膜厚１５０nm程度の窒化シリコン膜１３をＣ
ＶＤ法で堆積した後、フォトレジストをマスクにしてこ
れらの膜をパターニングすることにより形成する。
【００３５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２Ω／□程度にまで低減できるので、ワード線遅
延を低減することができる。また、ゲート電極１４（ワ
ード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード
線遅延を低減できるので、メモリセルの上部に形成され
る配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２Ω／□程度にまで低減できるので、ワード線遅
延を低減することができる。また、ゲート電極１４（ワ
ード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード
線遅延を低減できるので、メモリセルの上部に形成され
る配線層の数を１層減らすことができる。
【００３６】その後、フォトレジストをアッシング（灰
化）処理で除去し、さらにフッ酸などのエッチング液を
使って、半導体基板１の表面に残ったドライエッチング
残渣やアッシング残渣を除去する。このウェットエッチ
ングを行うと、図８に示すように、ゲート電極１４Ａ
（ワード線ＷＬ）および図示しないゲート電極１４Ｂ、
１４Ｃの下部以外の領域のゲート酸化膜９が削られると
同時に、ゲート側壁下部のゲート酸化膜９も等方的にエ
ッチングされてアンダーカットが生じるため、そのまま
ではゲート酸化膜９の耐圧が低下するなどの不具合が生
じる。そこで、削れたゲート酸化膜９を再生するため
に、以下のような方法で再酸化（ライト酸化）処理を行
う。
化）処理で除去し、さらにフッ酸などのエッチング液を
使って、半導体基板１の表面に残ったドライエッチング
残渣やアッシング残渣を除去する。このウェットエッチ
ングを行うと、図８に示すように、ゲート電極１４Ａ
（ワード線ＷＬ）および図示しないゲート電極１４Ｂ、
１４Ｃの下部以外の領域のゲート酸化膜９が削られると
同時に、ゲート側壁下部のゲート酸化膜９も等方的にエ
ッチングされてアンダーカットが生じるため、そのまま
ではゲート酸化膜９の耐圧が低下するなどの不具合が生
じる。そこで、削れたゲート酸化膜９を再生するため
に、以下のような方法で再酸化（ライト酸化）処理を行
う。
【００３７】図９（ａ）は、ライト酸化処理に使用する
枚葉式酸化炉の具体的な構成の一例を示す概略平面図、
図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図
である。
枚葉式酸化炉の具体的な構成の一例を示す概略平面図、
図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図
である。
【００３８】この枚葉式酸化炉１００は、多重壁石英管
で構成されたチャンバ１０１を備えており、その上部お
よび下部には半導体ウエハ１Ａを加熱するヒータ１０２
ａ、１０２ｂが設置されている。チャンバ１０１の内部
には、このヒータ１０２ａ、１０２ｂから供給される熱
を半導体ウエハ１Ａの全面に均等に分散させる円盤状の
均熱リング１０３が収容され、その上部に半導体ウエハ
１Ａを水平に保持するサセプタ１０４が載置されてい
る。均熱リング１０３は、石英あるいはＳｉＣ（シリコ
ンカーバイド）などの耐熱材料で構成され、チャンバ１
０１の壁面から延びる支持アーム１０５によって支持さ
れている。均熱リング１０３の近傍には、サセプタ１０
４に保持された半導体ウエハ１Ａの温度を測定する熱電
対１０６が設置されている。半導体ウエハ１Ａの加熱
は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例
えば図１０に示すようなランプ１０７による加熱方式を
採用してもよい。
で構成されたチャンバ１０１を備えており、その上部お
よび下部には半導体ウエハ１Ａを加熱するヒータ１０２
ａ、１０２ｂが設置されている。チャンバ１０１の内部
には、このヒータ１０２ａ、１０２ｂから供給される熱
を半導体ウエハ１Ａの全面に均等に分散させる円盤状の
均熱リング１０３が収容され、その上部に半導体ウエハ
１Ａを水平に保持するサセプタ１０４が載置されてい
る。均熱リング１０３は、石英あるいはＳｉＣ（シリコ
ンカーバイド）などの耐熱材料で構成され、チャンバ１
０１の壁面から延びる支持アーム１０５によって支持さ
れている。均熱リング１０３の近傍には、サセプタ１０
４に保持された半導体ウエハ１Ａの温度を測定する熱電
対１０６が設置されている。半導体ウエハ１Ａの加熱
は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例
えば図１０に示すようなランプ１０７による加熱方式を
採用してもよい。
【００３９】チャンバ１０１の壁面の一部には、チャン
バ１０１内に水蒸気／水素混合ガスとパージガスとを導
入するためのガス導入管１０８の一端が接続されてい
る。このガス導入管１０８の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管１０８
の近傍には、多数の貫通孔１０９を備えた隔壁１１０が
設けられており、チャンバ１０１内に導入された気体
は、この隔壁１１０の貫通孔１０９を通過してチャンバ
１０１内に均等に行き渡る。チャンバ１０１の壁面の他
の一部には、チャンバ１０１内に導入された上記ガスを
排出するための排気管１１１の一端が接続されている。
バ１０１内に水蒸気／水素混合ガスとパージガスとを導
入するためのガス導入管１０８の一端が接続されてい
る。このガス導入管１０８の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管１０８
の近傍には、多数の貫通孔１０９を備えた隔壁１１０が
設けられており、チャンバ１０１内に導入された気体
は、この隔壁１１０の貫通孔１０９を通過してチャンバ
１０１内に均等に行き渡る。チャンバ１０１の壁面の他
の一部には、チャンバ１０１内に導入された上記ガスを
排出するための排気管１１１の一端が接続されている。
【００４０】図１１は、上記枚葉式酸化炉１００のチャ
ンバ１０１に接続された触媒方式の水蒸気／水素混合ガ
ス生成装置を示す概略図である。このガス生成装置１４
０は、耐熱耐食性合金（例えば商品名「ハステロイ(Has
telloy)」として知られるＮｉ合金など）で構成された
反応器１４１を備えており、その内部にはＰｔ（プラチ
ナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）な
どの触媒金属からなるコイル１４２とこのコイル１４２
を加熱するヒータ１４３とが収容されている。
ンバ１０１に接続された触媒方式の水蒸気／水素混合ガ
ス生成装置を示す概略図である。このガス生成装置１４
０は、耐熱耐食性合金（例えば商品名「ハステロイ(Has
telloy)」として知られるＮｉ合金など）で構成された
反応器１４１を備えており、その内部にはＰｔ（プラチ
ナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）な
どの触媒金属からなるコイル１４２とこのコイル１４２
を加熱するヒータ１４３とが収容されている。
【００４１】上記反応器１４１には、水素および酸素か
らなるプロセスガスと、窒素あるいはＡｒ（アルゴン）
などの不活性ガスからなるパージガスとがガス貯留槽１
４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導
入される。ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと
配管１４５の間には、ガスの量を調節するマスフローコ
ントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流
路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃ
とが設置され、反応器１４１内に導入されるガスの量お
よび成分比がこれらによって精密に制御される。
らなるプロセスガスと、窒素あるいはＡｒ（アルゴン）
などの不活性ガスからなるパージガスとがガス貯留槽１
４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導
入される。ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと
配管１４５の間には、ガスの量を調節するマスフローコ
ントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流
路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃ
とが設置され、反応器１４１内に導入されるガスの量お
よび成分比がこれらによって精密に制御される。
【００４２】反応器１４１内に導入されたプロセスガス
（水素および酸素）は、３５０〜４５０℃程度に加熱さ
れたコイル１４２に接触して励起され、水素分子からは
水素ラジカルが生成し（Ｈ２→２Ｈ*）、酸素分子から
は酸素ラジカルが生成する（Ｏ２→２Ｏ*）。これら２
種のラジカルは化学的に極めて活性であるために、速や
かに反応して水を生成する（２Ｈ*＋Ｏ*→Ｈ２ Ｏ）。
そこで、水（水蒸気）が生成するモル比（水素：酸素＝
２：１）よりも過剰の水素を含んだプロセスガスを反応
器１４１内に導入することにより、水蒸気／水素混合ガ
スが生成する。この混合ガスは、前記ガス導入管１０８
を通って枚葉式酸化炉１００のチャンバ１０１に導入さ
れる。
（水素および酸素）は、３５０〜４５０℃程度に加熱さ
れたコイル１４２に接触して励起され、水素分子からは
水素ラジカルが生成し（Ｈ２→２Ｈ*）、酸素分子から
は酸素ラジカルが生成する（Ｏ２→２Ｏ*）。これら２
種のラジカルは化学的に極めて活性であるために、速や
かに反応して水を生成する（２Ｈ*＋Ｏ*→Ｈ２ Ｏ）。
そこで、水（水蒸気）が生成するモル比（水素：酸素＝
２：１）よりも過剰の水素を含んだプロセスガスを反応
器１４１内に導入することにより、水蒸気／水素混合ガ
スが生成する。この混合ガスは、前記ガス導入管１０８
を通って枚葉式酸化炉１００のチャンバ１０１に導入さ
れる。
【００４３】上記のような触媒方式のガス生成装置１４
０は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ１０１に導
入される水蒸気／水素混合ガス中の水蒸気濃度をppm オ
ーダの極低濃度から数１０％程度の高濃度まで広範囲
に、かつ高精度に制御することができる。また、反応器
１４１にプロセスガスを導入すると瞬時に水が生成され
るので、所望する水蒸気濃度の水蒸気／水素混合ガスが
リアルタイムで得られる。またこれにより、異物の混入
も最小限に抑えられるので、クリーンな水蒸気／水素混
合ガスをチャンバ１０１に導入することができる。な
お、反応器１４１内の触媒金属は、水素および酸素をラ
ジカル化できるものであれば前述した金属に限定されな
い。また、触媒金属はコイル状に加工して使用する他、
例えば中空の管あるいは細かい繊維フィルタなどに加工
し、その内部にプロセスガスを通してもよい。
０は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ１０１に導
入される水蒸気／水素混合ガス中の水蒸気濃度をppm オ
ーダの極低濃度から数１０％程度の高濃度まで広範囲
に、かつ高精度に制御することができる。また、反応器
１４１にプロセスガスを導入すると瞬時に水が生成され
るので、所望する水蒸気濃度の水蒸気／水素混合ガスが
リアルタイムで得られる。またこれにより、異物の混入
も最小限に抑えられるので、クリーンな水蒸気／水素混
合ガスをチャンバ１０１に導入することができる。な
お、反応器１４１内の触媒金属は、水素および酸素をラ
ジカル化できるものであれば前述した金属に限定されな
い。また、触媒金属はコイル状に加工して使用する他、
例えば中空の管あるいは細かい繊維フィルタなどに加工
し、その内部にプロセスガスを通してもよい。
【００４４】図１２は、水蒸気／水素混合ガスを使った
酸化還元反応の平衡蒸気圧比（ＰH2O／ＰH2）の温度依
存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）
は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉ
の平衡蒸気圧比を示している。
酸化還元反応の平衡蒸気圧比（ＰH2O／ＰH2）の温度依
存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）
は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉ
の平衡蒸気圧比を示している。
【００４５】図示のように、枚葉式酸化炉１００のチャ
ンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／
水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域
の範囲内に設定することにより、ゲート電極１４Ａ（ワ
ード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの一部を
構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸
化することなしに、Ｓｉのみを選択的に酸化することが
できる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔ
ｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気
濃度が低くなるにつれて酸化速度は遅くなる。従って、
水蒸気／水素混合ガス中の水蒸気濃度を低くすることに
より、Ｓｉの酸化速度と酸化膜厚とを容易に制御するこ
とができる。
ンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／
水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域
の範囲内に設定することにより、ゲート電極１４Ａ（ワ
ード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの一部を
構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸
化することなしに、Ｓｉのみを選択的に酸化することが
できる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔ
ｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気
濃度が低くなるにつれて酸化速度は遅くなる。従って、
水蒸気／水素混合ガス中の水蒸気濃度を低くすることに
より、Ｓｉの酸化速度と酸化膜厚とを容易に制御するこ
とができる。
【００４６】同様に、ゲート電極の一部をＭｏ膜で構成
した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線
（ｄ）とに挟まれた領域の範囲内に設定することによ
り、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸
化することができる。また、ゲート電極の一部をＴａ膜
で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）
と曲線（ｄ）とに挟まれた領域の範囲内に設定すること
により、Ｔａ膜を酸化することなしにＳｉのみを選択的
に酸化することができる。
した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線
（ｄ）とに挟まれた領域の範囲内に設定することによ
り、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸
化することができる。また、ゲート電極の一部をＴａ膜
で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）
と曲線（ｄ）とに挟まれた領域の範囲内に設定すること
により、Ｔａ膜を酸化することなしにＳｉのみを選択的
に酸化することができる。
【００４７】一方、図示のように、水蒸気／水素混合ガ
ス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため、
ゲート電極の一部をＴｉ膜で構成したり、バリア層をＴ
ｉＮ膜で構成したりした場合には、Ｔｉ膜やＴｉＮ膜を
酸化することなしにＳｉのみを選択的に酸化することは
できない。しかし、この場合も水蒸気／水素混合ガス中
の水蒸気を極く低濃度に設定することによって、Ｔｉ
膜、ＴｉＮ膜およびＳｉの酸化速度と酸化膜厚とを容易
に制御することができるので、Ｔｉ膜やＴｉＮ膜の酸化
を最小限にとどめてゲート電極の特性劣化を実用上問題
とならない範囲に抑えることができる。具体的には、水
蒸気濃度の上限を１％程度以下とするのが望ましく、ま
たゲート電極側壁端部のプロファイルを改善するために
はある程度の水蒸気を必要とするため、その下限は１０
ppm〜１００ppm程度とするのが望ましい。
ス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため、
ゲート電極の一部をＴｉ膜で構成したり、バリア層をＴ
ｉＮ膜で構成したりした場合には、Ｔｉ膜やＴｉＮ膜を
酸化することなしにＳｉのみを選択的に酸化することは
できない。しかし、この場合も水蒸気／水素混合ガス中
の水蒸気を極く低濃度に設定することによって、Ｔｉ
膜、ＴｉＮ膜およびＳｉの酸化速度と酸化膜厚とを容易
に制御することができるので、Ｔｉ膜やＴｉＮ膜の酸化
を最小限にとどめてゲート電極の特性劣化を実用上問題
とならない範囲に抑えることができる。具体的には、水
蒸気濃度の上限を１％程度以下とするのが望ましく、ま
たゲート電極側壁端部のプロファイルを改善するために
はある程度の水蒸気を必要とするため、その下限は１０
ppm〜１００ppm程度とするのが望ましい。
【００４８】次に、前記枚葉式酸化炉１００を使ったラ
イト酸化プロセスシーケンスの一例を図１３を参照しな
がら説明する。
イト酸化プロセスシーケンスの一例を図１３を参照しな
がら説明する。
【００４９】まず、枚葉式酸化炉１００のチャンバ１０
１を開放し、その内部にパージガス（窒素）を導入しな
がら半導体ウエハ１Ａをサセプタ１０４の上にロードす
る。その後、チャンバ１０１を閉鎖し、引き続きパージ
ガスを導入してチャンバ１０１内のガス交換を十分に行
う。サセプタ１０４は、半導体ウエハ１Ａが速やかに加
熱されるよう、あらかじめヒータ１０２ａ、１０２ｂで
加熱しておく。半導体ウエハ１Ａの加熱温度は、８００
〜９００℃の範囲、例えば８５０℃とする。ウエハ温度
が８００℃以下では酸化シリコン膜の品質が低下する。
他方、９００℃以上ではウエハの表面荒れが発生し易く
なる。
１を開放し、その内部にパージガス（窒素）を導入しな
がら半導体ウエハ１Ａをサセプタ１０４の上にロードす
る。その後、チャンバ１０１を閉鎖し、引き続きパージ
ガスを導入してチャンバ１０１内のガス交換を十分に行
う。サセプタ１０４は、半導体ウエハ１Ａが速やかに加
熱されるよう、あらかじめヒータ１０２ａ、１０２ｂで
加熱しておく。半導体ウエハ１Ａの加熱温度は、８００
〜９００℃の範囲、例えば８５０℃とする。ウエハ温度
が８００℃以下では酸化シリコン膜の品質が低下する。
他方、９００℃以上ではウエハの表面荒れが発生し易く
なる。
【００５０】次に、チャンバ１０１内に水素を導入して
窒素を排出する。チャンバ１０１内に窒素が残留してい
ると不所望な窒化反応が生じたりするため、窒素は完全
に排出しておくことが望ましい。
窒素を排出する。チャンバ１０１内に窒素が残留してい
ると不所望な窒化反応が生じたりするため、窒素は完全
に排出しておくことが望ましい。
【００５１】次に、ガス生成装置１４０の反応器１４１
に酸素と過剰の水素とを導入し、触媒作用によって酸素
と水素とから生成した水を過剰の水素と共にチャンバ１
０１に導入して半導体ウエハ１Ａの表面を所定の時間だ
け酸化する。これにより、前記ウェットエッチングで削
られて薄くなったゲート酸化膜９が再酸化され、アンダ
ーカットされたゲート電極１４Ａ（ワード線ＷＬ）およ
びゲート電極１４Ｂ、１４Ｃの側壁端部のプロファイル
が改善される。
に酸素と過剰の水素とを導入し、触媒作用によって酸素
と水素とから生成した水を過剰の水素と共にチャンバ１
０１に導入して半導体ウエハ１Ａの表面を所定の時間だ
け酸化する。これにより、前記ウェットエッチングで削
られて薄くなったゲート酸化膜９が再酸化され、アンダ
ーカットされたゲート電極１４Ａ（ワード線ＷＬ）およ
びゲート電極１４Ｂ、１４Ｃの側壁端部のプロファイル
が改善される。
【００５２】上記のライト酸化を長時間行うと、ゲート
電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート
電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）が設計値からずれたりする。また、実
効チャネル長がゲート電極の加工値よりも短くなるとい
った問題も生じる。特に、ゲート長が0.２５μｍ前後の
微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの
細り許容量が素子設計の面から厳しく制限される。これ
は、細り量が僅かに増加しただけでも短チャネル効果に
よって、しきい値電圧が急激に減少するからである。ゲ
ート長が0.２５μｍ前後のゲート電極の場合、その一部
を構成する多結晶シリコン膜の側壁端部がライト酸化工
程で約0.１μｍ（両端で約０．２μｍ）酸化される程度
が、しきい値電圧の急激な減少を来さない限界と考えら
れる。従って、ライト酸化によって成長させる酸化膜厚
は、ゲート酸化膜厚の５０％増し程度を上限とするのが
望ましい。
電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート
電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）が設計値からずれたりする。また、実
効チャネル長がゲート電極の加工値よりも短くなるとい
った問題も生じる。特に、ゲート長が0.２５μｍ前後の
微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの
細り許容量が素子設計の面から厳しく制限される。これ
は、細り量が僅かに増加しただけでも短チャネル効果に
よって、しきい値電圧が急激に減少するからである。ゲ
ート長が0.２５μｍ前後のゲート電極の場合、その一部
を構成する多結晶シリコン膜の側壁端部がライト酸化工
程で約0.１μｍ（両端で約０．２μｍ）酸化される程度
が、しきい値電圧の急激な減少を来さない限界と考えら
れる。従って、ライト酸化によって成長させる酸化膜厚
は、ゲート酸化膜厚の５０％増し程度を上限とするのが
望ましい。
【００５３】次に、チャンバ１０１内にパージガス（窒
素）を導入して水蒸気／水素混合ガスを排出した後、チ
ャンバ１０１を開放し、その内部にパージガスを導入し
ながら半導体ウエハ１Ａをサセプタ１０４からアンロー
ドすることにより、ライト酸化処理が終了する。
素）を導入して水蒸気／水素混合ガスを排出した後、チ
ャンバ１０１を開放し、その内部にパージガスを導入し
ながら半導体ウエハ１Ａをサセプタ１０４からアンロー
ドすることにより、ライト酸化処理が終了する。
【００５４】以下、ライト酸化工程後のＤＲＡＭプロセ
スを簡単に説明する。まず、図１４に示すように、ｎ型
ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打
ち込みしてゲート電極１４Ｃの両側のｎ型ウエル８にｐ
-型半導体領域１６を形成する。また、ｐ型ウエル７に
ｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲ
ート電極１４Ｂの両側のｐ型ウエル７にｎ-型半導体領
域１７を形成し、ゲート電極１４Ａの両側のｐ型ウエル
７にｎ型半導体領域１８を形成する。
スを簡単に説明する。まず、図１４に示すように、ｎ型
ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打
ち込みしてゲート電極１４Ｃの両側のｎ型ウエル８にｐ
-型半導体領域１６を形成する。また、ｐ型ウエル７に
ｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲ
ート電極１４Ｂの両側のｐ型ウエル７にｎ-型半導体領
域１７を形成し、ゲート電極１４Ａの両側のｐ型ウエル
７にｎ型半導体領域１８を形成する。
【００５５】次に、図１５に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜１９を堆積した後、図１
６に示すように、メモリアレイをフォトレジスト膜２０
で覆い、周辺回路の窒化シリコン膜１９を異方性エッチ
ングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁
にサイドウォールスペーサ１９ａを形成する。このエッ
チングは、素子分離溝４に埋め込まれた酸化シリコン膜
６とゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１９
との削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめると共に、酸化シリコン膜６に対
する選択比が大きく取れるエッチングガスを使用して行
う。
上にＣＶＤ法で窒化シリコン膜１９を堆積した後、図１
６に示すように、メモリアレイをフォトレジスト膜２０
で覆い、周辺回路の窒化シリコン膜１９を異方性エッチ
ングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁
にサイドウォールスペーサ１９ａを形成する。このエッ
チングは、素子分離溝４に埋め込まれた酸化シリコン膜
６とゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１９
との削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめると共に、酸化シリコン膜６に対
する選択比が大きく取れるエッチングガスを使用して行
う。
【００５６】次に、図１７に示すように、周辺回路のｐ
型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+型半
導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエ
ル２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体領
域２２（ソース、ドレイン）を形成する。
型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+型半
導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエ
ル２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込
みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体領
域２２（ソース、ドレイン）を形成する。
【００５７】次に、図１８に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜２３を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、フォトレジ
スト膜２４をマスクにしたドライエッチングでメモリセ
ル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の酸化シリコン膜２３を除去す
る。このエッチングは、窒化シリコン膜１３、１９に対
する酸化シリコン膜２３のエッチングレートが大きくな
るような条件で行い、ｎ型半導体領域１８の上部の窒化
シリコン膜１９が除去されないようにする。
上にＣＶＤ法で酸化シリコン膜２３を堆積し、化学的機
械研磨法を用いてその表面を平坦化した後、フォトレジ
スト膜２４をマスクにしたドライエッチングでメモリセ
ル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の酸化シリコン膜２３を除去す
る。このエッチングは、窒化シリコン膜１３、１９に対
する酸化シリコン膜２３のエッチングレートが大きくな
るような条件で行い、ｎ型半導体領域１８の上部の窒化
シリコン膜１９が除去されないようにする。
【００５８】次に、図１９に示すように、上記フォトレ
ジスト膜２４をマスクにしたドライエッチングでメモリ
セル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の窒化シリコン膜１９とゲート酸
化膜９とを除去することにより、ソース、ドレインの一
方（ｎ型半導体領域１８）の上部にコンタクトホール２
５を形成し、他方（ｎ型半導体領域１８）の上部にコン
タクトホール２６を形成する。このエッチングは、半導
体基板１の削れ量を最少とするために、オーバーエッチ
ング量を必要最小限にとどめると共に、半導体基板１
（シリコン）に対する選択比を大きく取れるエッチング
ガスを使用する。また、このエッチングは、窒化シリコ
ン膜１９が異方的にエッチングされるような条件で行
い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シ
リコン膜１９が残るようにする。このようにすると、コ
ンタクトホール２５、２６は、ゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成される。コンタクト
ホール２５、２６をゲート電極１４Ａ（ワード線ＷＬ）
に対して自己整合で形成するには、あらかじめ窒化シリ
コン膜１９を異方性エッチングしてゲート電極１４Ａ
（ワード線ＷＬ）の側壁にサイドウォールスペーサを形
成しておいてもよい。
ジスト膜２４をマスクにしたドライエッチングでメモリ
セル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソー
ス、ドレイン）の上部の窒化シリコン膜１９とゲート酸
化膜９とを除去することにより、ソース、ドレインの一
方（ｎ型半導体領域１８）の上部にコンタクトホール２
５を形成し、他方（ｎ型半導体領域１８）の上部にコン
タクトホール２６を形成する。このエッチングは、半導
体基板１の削れ量を最少とするために、オーバーエッチ
ング量を必要最小限にとどめると共に、半導体基板１
（シリコン）に対する選択比を大きく取れるエッチング
ガスを使用する。また、このエッチングは、窒化シリコ
ン膜１９が異方的にエッチングされるような条件で行
い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シ
リコン膜１９が残るようにする。このようにすると、コ
ンタクトホール２５、２６は、ゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成される。コンタクト
ホール２５、２６をゲート電極１４Ａ（ワード線ＷＬ）
に対して自己整合で形成するには、あらかじめ窒化シリ
コン膜１９を異方性エッチングしてゲート電極１４Ａ
（ワード線ＷＬ）の側壁にサイドウォールスペーサを形
成しておいてもよい。
【００５９】次に、図２０に示すように、コンタクトホ
ール２５、２６の内部にプラグ２７を埋め込んだ後、酸
化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２
８を堆積し、次いでフォトレジスト膜２９をマスクにし
たドライエッチングでコンタクトホール２５の上部の酸
化シリコン膜２８を除去する。コンタクトホール２５、
２６の内部にプラグ２７を埋め込むには、酸化シリコン
膜２３の上部にＰ（リン）をドープした多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を化
学的機械研磨法で研磨して酸化シリコン膜２３の上部の
多結晶シリコン膜を除去する。この多結晶シリコン膜中
のＰ（リン）の一部は、後の高温プロセスでコンタクト
ホール２５、２６の底部からｎ型半導体領域１８（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１８を低抵抗
化する。
ール２５、２６の内部にプラグ２７を埋め込んだ後、酸
化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２
８を堆積し、次いでフォトレジスト膜２９をマスクにし
たドライエッチングでコンタクトホール２５の上部の酸
化シリコン膜２８を除去する。コンタクトホール２５、
２６の内部にプラグ２７を埋め込むには、酸化シリコン
膜２３の上部にＰ（リン）をドープした多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を化
学的機械研磨法で研磨して酸化シリコン膜２３の上部の
多結晶シリコン膜を除去する。この多結晶シリコン膜中
のＰ（リン）の一部は、後の高温プロセスでコンタクト
ホール２５、２６の底部からｎ型半導体領域１８（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１８を低抵抗
化する。
【００６０】次に、図２１に示すように、フォトレジス
ト膜３０をマスクにしたドライエッチングで周辺回路形
の酸化シリコン膜２８、２３とゲート酸化膜９とを除去
することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン（ｎ+型半導体領域２１）の上部にコンタ
クトホール３１、３２を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ+型半導体領域２２）
の上部にコンタクトホール３３、３４を形成する。この
エッチングは、窒化シリコン膜１３およびサイドウォー
ルスペーサ１９ａに対する酸化シリコン膜のエッチング
レートが大きくなるような条件で行い、コンタクトホー
ル３１、３２をゲート電極１４Ｂに対して自己整合で形
成し、コンタクトホール３３、３４をゲート電極１４Ｃ
に対して自己整合で形成する。
ト膜３０をマスクにしたドライエッチングで周辺回路形
の酸化シリコン膜２８、２３とゲート酸化膜９とを除去
することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン（ｎ+型半導体領域２１）の上部にコンタ
クトホール３１、３２を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ+型半導体領域２２）
の上部にコンタクトホール３３、３４を形成する。この
エッチングは、窒化シリコン膜１３およびサイドウォー
ルスペーサ１９ａに対する酸化シリコン膜のエッチング
レートが大きくなるような条件で行い、コンタクトホー
ル３１、３２をゲート電極１４Ｂに対して自己整合で形
成し、コンタクトホール３３、３４をゲート電極１４Ｃ
に対して自己整合で形成する。
【００６１】次に、図２２に示すように、酸化シリコン
膜２８の上部にビット線ＢＬと周辺回路の第１層配線３
５、３６とを形成する。ビット線ＢＬおよび第１層配線
３５、３６は、例えば酸化シリコン膜２８の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでこの
Ｗ膜の上部にＣＶＤ法で酸化シリコン膜３７を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。
膜２８の上部にビット線ＢＬと周辺回路の第１層配線３
５、３６とを形成する。ビット線ＢＬおよび第１層配線
３５、３６は、例えば酸化シリコン膜２８の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでこの
Ｗ膜の上部にＣＶＤ法で酸化シリコン膜３７を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。
【００６２】次に、図２３に示すように、ビット線ＢＬ
および第１層配線３５、３６の上部にＣＶＤ法で酸化シ
リコン膜３８を堆積し、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール２６の上部の酸
化シリコン膜３８、２８を除去してスルーホール３９を
形成した後、このスルーホール３９の内部にプラグ４０
を埋め込む。プラグ４０は、例えば酸化シリコン膜３８
の上部にスパッタリング法でＷ膜を堆積した後、このＷ
膜を化学的機械研磨法で研磨してスルーホール３９の内
部に残すことにより形成する。
および第１層配線３５、３６の上部にＣＶＤ法で酸化シ
リコン膜３８を堆積し、フォトレジスト膜をマスクにし
たドライエッチングでコンタクトホール２６の上部の酸
化シリコン膜３８、２８を除去してスルーホール３９を
形成した後、このスルーホール３９の内部にプラグ４０
を埋め込む。プラグ４０は、例えば酸化シリコン膜３８
の上部にスパッタリング法でＷ膜を堆積した後、このＷ
膜を化学的機械研磨法で研磨してスルーホール３９の内
部に残すことにより形成する。
【００６３】次に、図２４に示すように、スルーホール
３９の上部に下部電極４１と容量絶縁膜４２と上部電極
４３との積層構造で構成された情報蓄積用容量素子Ｃを
形成することにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが略完成する。情報蓄
積用容量素子Ｃの下部電極４１は、例えば酸化シリコン
膜３８の上部にＣＶＤ法またはスパッタリング法でＷ膜
を堆積し、フォトレジスト膜をマスクにしたドライエッ
チングでこのＷ膜をパターニングして形成する。容量絶
縁膜４２と上部電極４３は、下部電極４１の上部にＣＶ
Ｄ法またはスパッタリング法で酸化タンタル膜を堆積
し、その上部にスパッタリング法でＴｉＮ膜を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。その後、情報
蓄積用容量素子Ｃの上部には２層程度のＡｌ配線が形成
されるが、それらの図示は省略する。
３９の上部に下部電極４１と容量絶縁膜４２と上部電極
４３との積層構造で構成された情報蓄積用容量素子Ｃを
形成することにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが略完成する。情報蓄
積用容量素子Ｃの下部電極４１は、例えば酸化シリコン
膜３８の上部にＣＶＤ法またはスパッタリング法でＷ膜
を堆積し、フォトレジスト膜をマスクにしたドライエッ
チングでこのＷ膜をパターニングして形成する。容量絶
縁膜４２と上部電極４３は、下部電極４１の上部にＣＶ
Ｄ法またはスパッタリング法で酸化タンタル膜を堆積
し、その上部にスパッタリング法でＴｉＮ膜を堆積した
後、フォトレジスト膜をマスクにしたエッチングでこれ
らの膜を順次パターニングして形成する。その後、情報
蓄積用容量素子Ｃの上部には２層程度のＡｌ配線が形成
されるが、それらの図示は省略する。
【００６４】上記したゲート酸化膜のライト酸化処理
は、図２５に示すようなバッチ式縦型酸化炉１５０に前
記のような触媒方式の水蒸気／水素混合ガス生成装置１
４０を取り付けて行うこともできる。このバッチ式縦型
酸化炉１５０を使ったライト酸化処理プロセスのシーケ
ンスの一例を図２６に示す。
は、図２５に示すようなバッチ式縦型酸化炉１５０に前
記のような触媒方式の水蒸気／水素混合ガス生成装置１
４０を取り付けて行うこともできる。このバッチ式縦型
酸化炉１５０を使ったライト酸化処理プロセスのシーケ
ンスの一例を図２６に示す。
【００６５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００６６】前記実施の形態では、ＤＲＡＭのメモリセ
ルと周辺回路を構成するＭＯＳＦＥＴのライト酸化処理
について説明したが、本発明はこれに限定されるもので
はなく、特に膜厚が５nm以下の極めて薄いゲート酸化膜
を均一に再現性良く形成することが要求される微細なＭ
ＯＳＦＥＴで回路を構成する各種デバイスのライト酸化
処理に適用して好適なものである。
ルと周辺回路を構成するＭＯＳＦＥＴのライト酸化処理
について説明したが、本発明はこれに限定されるもので
はなく、特に膜厚が５nm以下の極めて薄いゲート酸化膜
を均一に再現性良く形成することが要求される微細なＭ
ＯＳＦＥＴで回路を構成する各種デバイスのライト酸化
処理に適用して好適なものである。
【００６７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６８】ポリメタルを使用するゲート加工プロセス
において、ゲートパターニング後のライト酸化処理時に
金属膜が酸化されるのを防止することができると共に、
ゲート側壁端部における酸化膜形成の再現性および酸化
膜厚の均一性を良好に制御することができる。これによ
り、特に膜厚が５nm以下で、耐圧の向上した高品質の極
薄ゲート酸化膜を均一な膜厚で再現性良く形成すること
ができるので、ゲート長が0.２５μｍあるいはそれ以下
の微細なＭＯＳＦＥＴで回路を構成するデバイスの信頼
性、製造歩留まりを向上させることができる。
において、ゲートパターニング後のライト酸化処理時に
金属膜が酸化されるのを防止することができると共に、
ゲート側壁端部における酸化膜形成の再現性および酸化
膜厚の均一性を良好に制御することができる。これによ
り、特に膜厚が５nm以下で、耐圧の向上した高品質の極
薄ゲート酸化膜を均一な膜厚で再現性良く形成すること
ができるので、ゲート長が0.２５μｍあるいはそれ以下
の微細なＭＯＳＦＥＴで回路を構成するデバイスの信頼
性、製造歩留まりを向上させることができる。
【図１】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。
路図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】（ａ）はライト酸化処理に使用する枚葉式酸化
炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿っ
た断面図である。
炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿っ
た断面図である。
【図１０】（ａ）はライト酸化処理に使用する枚葉式酸
化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿
った断面図である。
化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿
った断面図である。
【図１１】触媒方式の水蒸気／水素混合ガス生成装置の
概略図である。
概略図である。
【図１２】水蒸気／水素混合ガスを使った酸化還元反応
の平衡蒸気圧比の温度依存性を示すグラフである。
の平衡蒸気圧比の温度依存性を示すグラフである。
【図１３】枚葉式酸化炉を使ったライト酸化プロセスの
シーケンスを示す図である。
シーケンスを示す図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】ライト酸化処理に使用するバッチ式縦型酸化
炉の概略図である。
炉の概略図である。
【図２６】バッチ式縦型酸化炉を使ったライト酸化プロ
セスのシーケンスを示す図である。
セスのシーケンスを示す図である。
１ 半導体基板
１Ａ 半導体ウエハ
２ 酸化シリコン膜（パッド酸化膜）
３ 窒化シリコン膜
４ 素子分離溝
４ａ 溝
５ 酸化シリコン膜
６ 酸化シリコン膜
７ ｐ型ウエル
８ ｎ型ウエル
９ ゲート酸化膜
１０ 多結晶シリコン膜
１１ ＷＮ膜
１２ Ｗ膜
１３ 窒化シリコン膜
１４Ａ〜１４Ｃ ゲート電極
１６ ｐ-型半導体領域
１７ ｎ-型半導体領域
１８ ｎ型半導体領域
１９ 窒化シリコン膜
１９ａ サイドウォールスペーサ
２０ フォトレジスト膜
２１ ｐ+型半導体領域
２２ ｎ+型半導体領域
２３ 酸化シリコン膜
２４ フォトレジスト膜
２５ コンタクトホール
２６ コンタクトホール
２７ プラグ
２８ 酸化シリコン膜
２９ フォトレジスト膜
３０ フォトレジスト膜
３１〜３４ コンタクトホール
３５、３６ 第１層配線
３７ 酸化シリコン膜
３８ 酸化シリコン膜
３９ スルーホール
４０ プラグ
４１ 下部電極
４２ 容量絶縁膜
４３ 上部電極
１００ 枚葉式酸化炉
１０１ チャンバ
１０２ａ、１０２ｂ ヒータ
１０３ 均熱リング
１０４ サセプタ
１０５ 支持アーム
１０６ 熱電対
１０７ ランプ
１０８ ガス導入管
１０９ 貫通孔
１１０ 隔壁
１１１ 排気管
１４０ ガス生成装置
１４１ 反応器
１４２ コイル
１４３ ヒータ
１４４ａ〜１４４ｃ ガス貯留槽
１４５ 配管
１４６ａ〜１４６ｃ マスフローコントローラ
１４７ａ〜１４７ｃ 開閉バルブ
１５０ バッチ式縦型酸化炉
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ ｐチャネル型ＭＯＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 27/10 ６２１Ｂ
29/49
(72)発明者 吉田 誠
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
(72)発明者 山本 直樹
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 齊藤 政良
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体事業部内
(72)発明者 夏秋 信義
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
Ｆターム(参考） 4M104 AA01 BB33 CC05 DD08 DD16
DD17 DD37 DD43 DD65 DD75
DD79 FF13 FF18 GG09 GG10
GG16 GG19 HH16 HH20
5F058 BC02 BE05 BF55 BF63 BJ07
5F083 AD42 AD48 GA27 JA39 JA40
JA56 MA02 MA06 MA17 MA20
PR03 PR05 PR12 PR15 PR36
PR40 PR43 PR44 PR45 PR46
PR53 PR54 PR55 PR56
5F140 AA01 AA40 AC32 BA01 BE02
BE07 BE08 BF04 BF20 BF21
BF27 BG08 BG14 BG22 BG28
BG30 BG41 BG50 BG52 BG53
BJ01 BJ04 BJ10 BJ11 BJ17
BJ27 BK02 BK13 BK15 BK26
CA06 CB04 CB08 CC03 CC12
CE07
Claims (34)
- 【請求項１】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハのシリコン表面上に形成された酸化シリコ
ン膜を含むゲート絶縁膜上にシリコン膜を形成する工
程、（ｂ）前記シリコン膜上に、窒化タングステンから
なるバリア層を介してタングステンまたはモリブデンか
らなる高融点金属膜を形成する工程、（ｃ）前記シリコ
ン膜および前記高融点金属膜をパターニングすることに
よって、ゲート電極を形成する工程、（ｄ）前記（ｃ）
工程の後、水素と、触媒作用によって水素および酸素か
ら生成した水蒸気とを含み、かつ実質的に水素ラジカル
を含まず、前記水蒸気の分圧が前記水素の分圧よりも低
いガス雰囲気中で、前記高融点金属膜を酸化することな
く、前記シリコン膜を熱酸化する工程。 - 【請求項２】 前記ガス雰囲気は、窒素ガスを含まない
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。 - 【請求項３】 前記（ｄ）工程において、前記ウエハを
８００℃〜９００℃の温度範囲で加熱することを特徴と
する請求項１記載の半導体集積回路装置の製造方法。 - 【請求項４】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハの主面のシリコン表面上に形成された５ｎ
ｍ以下の膜厚を有する酸化シリコン膜を含むゲート絶縁
膜上に、シリコン膜を形成する工程、（ｂ）前記シリコ
ン膜上に高融点金属膜を形成する工程、（ｃ）前記シリ
コン膜および前記高融点金属膜をパターニングすること
によって、０．２５μｍ以下のゲート長を有するゲート
電極を形成する工程、（ｄ）前記（ｃ）工程の後、触媒
作用によって水素と酸素とから生成した水蒸気を含み、
前記水蒸気の分圧が水素の分圧よりも低い水素ガス雰囲
気中において、前記高融点金属膜を酸化することなく前
記シリコン膜を熱酸化し、前記熱酸化によって成長する
酸化膜の全体の膜厚を前記ゲート絶縁膜の膜厚の１．５
倍以下とする工程。 - 【請求項５】 前記水素ガス雰囲気は、窒素ガスを含ま
ないことを特徴とする請求項４記載の半導体集積回路装
置の製造方法。 - 【請求項６】 前記（ｄ）工程において、前記ウエハを
８００℃〜９００℃の温度範囲で加熱することを特徴と
する請求項４記載の半導体集積回路装置の製造方法。 - 【請求項７】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハの主面のシリコン表面上に形成された酸化
シリコン膜を含むゲート絶縁膜上に、第１シリコン膜を
形成する工程、（ｂ）前記第１シリコン膜上に、タング
ステンまたはモリブデンからなる高融点金属膜を形成す
る工程、（ｃ）前記第１シリコン膜および前記高融点金
属膜をパターニングすることによって、ゲート電極を形
成する工程、（ｄ）前記（ｃ）工程の後、触媒作用によ
って水素と酸素とから生成した水蒸気を含み、前記水蒸
気の分圧が水素の分圧よりも低く、実質的に窒素ガスを
含まない水素ガス雰囲気中において、前記高融点金属膜
を酸化することなく、前記第１シリコン膜を熱酸化する
工程。 - 【請求項８】 以下の工程を含む半導体集積回路装置の
製造方法： （ａ）ウエハの主面のシリコン表面に素子分離溝を形成
する工程、（ｂ）前記素子分離溝に絶縁材料を埋め込む
工程、（ｃ）前記（ｂ）工程の後、前記ウエハの主面を
化学的機械研磨法によって平坦化する工程、（ｄ）前記
シリコン表面の熱酸化によって前記ウエハのシリコン表
面上に形成した５ｎｍ以下の膜厚を有する酸化シリコン
膜を主体とするゲート絶縁膜上にシリコン膜を形成する
工程、（ｅ）前記シリコン膜上に高融点金属膜を形成す
る工程、（ｆ）前記シリコン膜および前記高融点金属膜
をパターニングすることによって、０．２５μｍ以下の
ゲート長を有するゲート電極を形成する工程、（ｇ）前
記（ｆ）工程の後、水素の分圧よりも低い分圧を有する
水蒸気を含んだ水素ガス雰囲気中において、前記高融点
金属膜を酸化することなく、前記シリコン膜を熱酸化す
る工程。 - 【請求項９】 前記水素ガス雰囲気は、窒素ガスを含ま
ないことを特徴とする請求項８記載の半導体集積回路装
置の製造方法。 - 【請求項１０】 前記（ｇ）工程において、前記ウエハ
を８００℃〜９００℃の温度範囲で加熱することを特徴
とする請求項８記載の半導体集積回路装置の製造方法。 - 【請求項１１】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面のシリコン表面上に、酸化シリコン
膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜
を形成した後、前記ゲート絶縁膜上にシリコン膜を形成
する工程、（ｂ）前記シリコン膜上にタングステンから
なる高融点金属膜を形成する工程、（ｃ）前記シリコン
膜および前記高融点金属膜をパターニングすることによ
って、０．２５μｍ以下のゲート長を有するゲート電極
を形成する工程、（ｄ）前記（ｃ）工程の後、水素と水
蒸気とを含み、かつ実質的に水素ラジカルを含まず、前
記水蒸気の分圧が前記水素の分圧よりも低いガス雰囲気
中で、前記高融点金属膜を酸化することなく、前記シリ
コン膜を熱酸化する工程。 - 【請求項１２】 半導体集積回路装置の製造方法であっ
て、前記半導体集積回路装置は、（ａ）シリコン基体表
面領域上に形成されたゲート絶縁膜と、（ｂ）前記シリ
コン基体表面領域と共に、シリコンを主成分として含む
シリコン基体領域を構成している多結晶シリコン膜、お
よび前記多結晶シリコン膜上に形成され、高融点金属を
主成分として含む高融点金属膜を有するゲート電極とを
含み、前記高融点金属膜は、高融点金属を主成分の一つ
として含む高融点金属領域を構成し、前記ゲート絶縁膜
と前記ゲート電極とは、基板領域の主面上に形成された
ゲート絶縁型ＦＥＴを構成し、前記ゲート電極をパター
ニングした後、枚葉式熱処理炉のチャンバ内において、
水素と、触媒作用によって水素と酸素とから生成した水
蒸気とを含む混合ガス雰囲気中、前記基板領域を含むウ
エハをランプ加熱によって熱処理し、前記高融点金属領
域を酸化することなく、前記シリコン基体領域を酸化す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 前記水素と酸素とから生成した水蒸気
は、前記チャンバ内にガス状態で導入されることを特徴
とする請求項１２記載の半導体集積回路装置の製造方
法。 - 【請求項１４】 前記水蒸気は、前記ウエハの熱処理温
度よりも低い温度で生成されることを特徴とする請求項
１３記載の半導体集積回路装置の製造方法。 - 【請求項１５】 前記ゲート絶縁型ＦＥＴのゲート長
は、０．２５μｍ以下であることを特徴とする請求項１
４記載の半導体集積回路装置の製造方法。 - 【請求項１６】 前記ゲート絶縁膜の膜厚は、５ｎｍ以
下であることを特徴とする請求項１５記載の半導体集積
回路装置の製造方法。 - 【請求項１７】 前記水蒸気の生成に用いる水素と酸素
の組成は、水素リッチであることを特徴とする請求項１
６記載の半導体集積回路装置の製造方法。 - 【請求項１８】 前記熱処理の温度は、８００℃以上で
あることを特徴とする請求項１７記載の半導体集積回路
装置の製造方法。 - 【請求項１９】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面上のシリコンを主成分として含む表
面領域の上部に、ゲート絶縁型ＦＥＴのゲート絶縁膜を
構成する第１絶縁膜を形成する工程、（ｂ）前記第１絶
縁膜の上部に、シリコンを主成分として含む第１シリコ
ン含有膜を形成する工程、（ｃ）前記第１シリコン含有
膜の上部に、高融点金属を主成分として含む第１高融点
金属膜を形成する工程、（ｄ）前記第１シリコン含有膜
と前記第１高融点金属膜とをパターニングすることによ
って、前記ゲート絶縁型ＦＥＴのゲート電極を形成する
工程、（ｅ）前記（ｄ）工程の後、枚葉式熱処理炉のチ
ャンバ内において、水素ガスと、触媒作用によって水素
ガスおよび酸素ガスから合成した水蒸気とを含む混合ガ
ス雰囲気中、ランプ加熱による熱処理を行い、前記第１
高融点金属膜を酸化することなく、前記表面領域と前記
第１シリコン含有膜とを酸化する工程。 - 【請求項２０】 前記水素と酸素とから合成された水蒸
気は、前記チャンバ内にガス状態で導入されることを特
徴とする請求項１９記載の半導体集積回路装置の製造方
法。 - 【請求項２１】 前記水蒸気は、前記ウエハの熱処理温
度よりも低い温度で合成されることを特徴とする請求項
２０記載の半導体集積回路装置の製造方法。 - 【請求項２２】 前記ゲート絶縁型ＦＥＴのゲート長
は、０．２５μｍ以下であることを特徴とする請求項２
１記載の半導体集積回路装置の製造方法。 - 【請求項２３】 前記ゲート絶縁膜の膜厚は、５ｎｍ以
下であることを特徴とする請求項２２記載の半導体集積
回路装置の製造方法。 - 【請求項２４】 前記水蒸気の合成に用いる水素と酸素
の組成は、水素リッチであることを特徴とする請求項２
３記載の半導体集積回路装置の製造方法。 - 【請求項２５】 前記ウエハの熱処理温度は、８００℃
以上であることを特徴とする請求項２４記載の半導体集
積回路装置の製造方法。 - 【請求項２６】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面上のシリコン表面領域上に、ゲート
絶縁型ＦＥＴのゲート絶縁膜となる第１絶縁膜を形成す
る工程、（ｂ）前記第１絶縁膜の上部に、シリコンを主
成分として含む第１シリコン含有膜を形成する工程、
（ｃ）前記第１シリコン含有膜の上部に第１高融点金属
膜を形成する工程、（ｄ）前記第１シリコン含有膜と前
記第１高融点金属膜とをパターニングすることによっ
て、前記ゲート絶縁型ＦＥＴのゲート電極を形成する工
程、（ｅ）前記（ｄ）工程の後、枚葉式熱処理炉のチャ
ンバ内において、水素ガスと、触媒作用によって水素ガ
スおよび酸素ガスから合成した水蒸気とを含む混合ガス
雰囲気中、ランプ加熱による前記ウエハの熱処理を行
い、前記第１高融点金属膜を酸化することなく、前記シ
リコン表面領域と前記第１シリコン含有膜とを酸化する
工程。 - 【請求項２７】 前記水素と酸素とから合成された水蒸
気は、前記チャンバ内にガス状態で導入されることを特
徴とする請求項２６記載の半導体集積回路装置の製造方
法。 - 【請求項２８】 前記水蒸気は、前記ウエハの熱処理温
度よりも低い温度で合成されることを特徴とする請求項
２７記載の半導体集積回路装置の製造方法。 - 【請求項２９】 前記ゲート絶縁型ＦＥＴのゲート長
は、０．２５μｍ以下であることを特徴とする請求項２
８記載の半導体集積回路装置の製造方法。 - 【請求項３０】 前記ゲート絶縁膜の膜厚は、５ｎｍ以
下であることを特徴とする請求項２９記載の半導体集積
回路装置の製造方法。 - 【請求項３１】 前記水蒸気の合成に用いる水素と酸素
の組成は、水素リッチであることを特徴とする請求項３
０記載の半導体集積回路装置の製造方法。 - 【請求項３２】 前記ウエハの熱処理温度は、８００℃
以上であることを特徴とする請求項３１記載の半導体集
積回路装置の製造方法。 - 【請求項３３】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面のシリコン表面上に、酸化シリコン
膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜
を形成した後、前記ゲート絶縁膜上にシリコン膜を形成
する工程、（ｂ）前記シリコン膜を覆う高融点金属膜を
形成する工程、（ｃ）前記シリコン膜および前記高融点
金属膜をパターニングすることによって、０．２５μｍ
以下のゲート長を有するゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、水素と水蒸気とを含み、か
つ実質的に水素ラジカルを含まず、前記水蒸気の分圧が
前記水素の分圧よりも低いガス雰囲気中で、前記高融点
金属膜を酸化することなく、前記シリコン膜を熱酸化す
る工程。 - 【請求項３４】 以下の工程を含む半導体集積回路装置
の製造方法： （ａ）ウエハの主面のシリコン表面上に、酸化シリコン
膜を含み、かつ５ｎｍ以下の膜厚を有するゲート絶縁膜
を形成した後、前記ゲート絶縁膜上にシリコン膜を形成
する工程、（ｂ）高融点金属窒化物からなる堆積膜を含
む第１膜を、前記シリコン膜を覆うように形成する工
程、（ｃ）前記第１膜を覆う高融点金属膜を形成する工
程、（ｄ）前記シリコン膜、前記第１膜および前記高融
点金属膜をパターニングすることによって、０．２５μ
ｍ以下のゲート長を有するゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、水素と水蒸気とを含み、か
つ実質的に水素ラジカルを含まず、前記水蒸気の分圧が
前記水素の分圧よりも低いガス雰囲気中で、前記高融点
金属膜を酸化することなく、前記シリコン膜を熱酸化す
る工程。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252241A (ja) * | 2004-02-02 | 2005-09-15 | Asm Internatl Nv | 半導体基板の処理方法及び装置 |
| JPWO2006095752A1 (ja) * | 2005-03-08 | 2008-08-14 | 株式会社日立国際電気 | 半導体装置の製造方法および基板処理装置 |
| US7521316B2 (en) | 2004-09-09 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of forming gate structures for semiconductor devices |
| JP2010199576A (ja) * | 2009-02-13 | 2010-09-09 | Asm Internatl Nv | 選択的酸化プロセス |
-
2003
- 2003-04-18 JP JP2003114102A patent/JP2003338623A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252241A (ja) * | 2004-02-02 | 2005-09-15 | Asm Internatl Nv | 半導体基板の処理方法及び装置 |
| US7749918B2 (en) | 2004-02-02 | 2010-07-06 | Asm International N.V. | Method and apparatus for processing semiconductor substrates |
| JP4508893B2 (ja) * | 2004-02-02 | 2010-07-21 | エーエスエム インターナショナル エヌ．ヴェー． | 半導体処理方法、半導体処理システム及び反応チャンバにガスを供給する方法 |
| US7521316B2 (en) | 2004-09-09 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of forming gate structures for semiconductor devices |
| US7772637B2 (en) | 2004-09-09 | 2010-08-10 | Samsung Electronics Co., Ltd. | Semiconductor devices including gate structures and leakage barrier oxides |
| JPWO2006095752A1 (ja) * | 2005-03-08 | 2008-08-14 | 株式会社日立国際電気 | 半導体装置の製造方法および基板処理装置 |
| JP2011003915A (ja) * | 2005-03-08 | 2011-01-06 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
| JP4672007B2 (ja) * | 2005-03-08 | 2011-04-20 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理方法及び基板処理装置 |
| JP2010199576A (ja) * | 2009-02-13 | 2010-09-09 | Asm Internatl Nv | 選択的酸化プロセス |
| US9127340B2 (en) | 2009-02-13 | 2015-09-08 | Asm International N.V. | Selective oxidation process |
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