KR100725992B1 - 리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법 - Google Patents

리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법 Download PDF

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Abstract

리프레시 정보에 따라 반도체 메모리 장치의 리프레시를 제어하는 장치 및 그 방법이 개시된다. 본 발명의 메모리 시스템은 적어도 하나의 메모리 모듈을 구비한다. 적어도 하나의 메모리 모듈 각각은 각각이 메모리 컨트롤러에 의해 제어되어 데이터를 입출력하는 다수의 반도체 메모리 장치들을 구비한다. 다수의 반도체 메모리 장치들 각각은 리프레시 정보를 저장하는 리프레시 정보 저장 회로와 리프레시 제어 회로를 구비한다. 리프레시 제어 회로는, 리프레시 정보에 따라 셀프 리프레시 인터벌을 조절하고, 조절된 셀프 리프레시 인터벌에 따라 셀프 리프레시를 수행한다. 본 발명에 의하면, 다수의 메모리 장치들이 포함되는 메모리 시스템에서 위치에 따른 온도 차이를 반영하여 각 메모리 장치의 리프레시 동작이 제어될 수 있으므로, 데이터의 신뢰성이 향상되고, 리프레시 동작에 따른 전류 소모가 감소될 수 있다.

Description

리프레시 정보에 따라 반도체 메모리 장치의 리프레시를 제어하는 장치 및 그 방법{Appatus for controlling refresh of semiconductor memory device, and method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 복수의 메모리 장치들을 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 제2 실시예에 따른 복수의 메모리 장치를 가지는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 3은 도 2에 도시된 메모리 시스템에서의 메모리 장치들과 메모리 컨트롤러간의 연결 관계를 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 리프레시 제어 방법을 설명하기 위한 신호 타이밍도이다.
도 5는 본 발명의 제1 실시예에 따른 리프레시 제어 방법을 나타내는 흐름도이다.
도 6은 본 발명의 제1 실시예에 따른 리프레시 제어 방법을 수행하기 위한 메모리 컨트롤러의 내부 구성의 일 예를 나타내는 블록도이다.
도 7은 본 발명의 제2 실시예에 따른 리프레시 제어 방법을 나타내는 흐름도이다.
도 8은 본 발명의 제2 실시예에 따른 리프레시 제어 방법을 수행하기 위한 리프레시 제어 회로를 포함하는 반도체 메모리 장치의 일 예를 나타내는 구성 블록도이다.
도 9a 및 도 9b는 도 8에 도시된 주기 조절부의 일 구현예들을 나타내는 도면이다.
도 10은 본 발명의 제3 실시예에 따른 복수의 메모리 장치를 가지는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 11은 도 10에 도시된 메모리 시스템에서의 메모리 장치들과 컨트롤러간의 연결 관계를 나타내는 도면이다.
본 발명은 반도체 장치에 관한 것으로, 특히, 다수의 반도체 메모리 장치들을 구비하는 메모리 시스템에서 반도체 메모리 장치의 위치 혹은 반도체 메모리 장치가 속하는 그룹에 따라 그 반도체 메모리 장치의 리프레시 주기를 조절하는 리프레시 회로 및 그 방법에 관한 것이다.
반도체 메모리 장치 및 이를 포함하는 시스템의 발달로, 하나의 모듈이나 메모리 시스템에 포함되는 메모리 장치의 수는 점점 증가되는 추세에 있다. 예를 들 어, 컴퓨터의 경우에도 복수의 DRAM 칩을 포함하는 메모리 모듈이 하나 이상 실장된다.
대용량의 메모리 모듈을 구현하기 위해서는 모듈의 상하에 DRAM 칩을 실장시키기도 하고, 또한 다수의 DRAM 칩을 적층시키기도 하는 등 여러 스킴이 채용되고 있다.
이와 같이, 하나의 모듈에 여러 개의 DRAM 칩이 포함되거나, 하나의 시스템에 여러 개의 메모리 모듈이 포함되는 경우, DRAM 칩의 열 문제가 심각하게 대두될 수 있다. 특히, 좁은 영역에 복수의 DRAM 칩이 위치하는 경우, 위치에 따라 해당 칩의 온도가 달라진다.
예를 들어, 적층 구조를 가지는 메모리 모듈의 경우, 아래에 위치하는 DRAM 칩은 위에 위치한 DRAM 칩에 비하여 열 발산(thermal dissipation)이 좋지 않아, 아래에 위치한 칩의 온도가 위에 위치한 칩의 온도에 비하여 더 높다. 이를 해결하기 위해, 열저항이 낮은 열 분산기(heat spreader)나 히트 싱크(heat sink) 등을 맨위에 위치하는 DRAM칩의 표면에 설치하는 방법이 있으나, DRAM칩의 위치에 따른 온도 차이는 여전히 극복하기 힘이 든다. 이와 같이, 하나 이상의 모듈에 복수의 메모리 칩이 위치하는 경우, 그 위치에 따라 온도 차이가 존재하게 된다.
DRAM은 셀 커패시터에 데이터를 저장한다. 즉, DRAM 셀의 커패시터에 전하의 형태로 데이터가 저장되는데 커패시터가 완벽하지 않으므로 저장된 전하는 시간에 따라 손실된다. 따라서, 커패시터에 저장된 데이터가 완전히 손실되기 전에 데이터를 감지/증폭하고 다시 기입하는 리프레시(refresh) 동작이 필요하다. DRAM의 리프 레쉬 방법에는 오토 리프레시(Auto refresh)와 셀프 리프레시(self refresh)가 있다. 일반적인 기술이므로 오토 리프레시와 셀프 리프레시에 대한 자세한 설명은 생략한다. DRAM의 온도가 높으면, 셀 커패시터의 전하 손실이 빨리 발생하게 된다. 따라서, DRAM의 온도가 높으면 리프레시 주기를 짧게 할 필요가 있다. 이러한 이유로, 리프레시 주기를 온도에 따라 변화시키려는 노력이 많이 있어 왔다. 리프레시 주기를 온도에 따라 변화시키기 위하여 종래 기술에서는, DRAM 칩 내부에 온도 센서를 구비하여, 온도 센서에 의해 감지된 온도에 따라 리프레시 주기를 조절하는 방안이 제시되었다.
그러나, 감지된 온도에 따라 리프레시 주기를 조절하는 종래 기술에 의하면, 복잡한 온도 센싱 회로를 구비하여야 할 뿐만 아니라, 온도 센싱 회로의 신뢰성이나 검출성이 높지 않은 단점이 있다.
따라서, 본 발명의 목적은 상기 종래 기술의 문제점을 극복하고, 반도체 메모리 장치의 위치에 따라 리프레시 동작을 제어하는 방법 및 이를 위한 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 다수의 반도체 메모리 장치들을 제어하는 컨트롤러는, 상기 다수의 반도체 메모리 장치들의 리프레시 동작을 제어하는 리프레시 제어 회로를 구비한다. 상기 리프레시 제어 회로는, 상기 다수의 반도체 메모리 장치들을 적어도 제1 및 제2 그룹으로 나 누어, 상기 제1 그룹에 속하는 반도체 메모리 장치들로 보내는 오토 리프레시 명령간의 간격과 상기 제2 그룹에 속하는 반도체 메모리 장치들로 보내는 오토 리프레시 명령간의 간격을 다르게 설정한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 메모리 시스템은, 메모리 컨트롤러 및 메모리 모듈을 구비한다. 메모리 모듈은 각각이 상기 메모리 컨트롤러에 의해 제어되어 데이터를 입출력하는 제1 및 제2 그룹의 반도체 메모리 장치들을 포함한다. 상기 메모리 컨트롤러는 상기 제1 그룹의 반도체 메모리 장치들로 보내는 오토 리프레시 명령간의 간격과 상기 제2 그룹의 반도체 메모리 장치들로 보내는 오토 리프레시 명령간의 간격을 다르게 설정하는 리프레시 제어 회로를 포함한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 다른 일 측면에 따른 메모리 시스템은 적어도 하나의 메모리 모듈을 구비한다. 상기 적어도 하나의 메모리 모듈 각각은 각각이 메모리 컨트롤러에 의해 제어되어 데이터를 입출력하는 제1 및 제2 그룹의 반도체 메모리 장치들을 구비한다. 상기 제1 및 제2 그룹의 반도체 메모리 장치들 각각은 상기 메모리 컨트롤러로부터 입력되는 리프레시 정보를 저장하는 리프레시 정보 저장 회로와 리프레시 제어 회로를 구비한다. 리프레시 제어 회로는, 상기 리프레시 정보에 따라 셀프 리프레시 인터벌을 조절하고, 조절된 셀프 리프레시 인터벌에 따라 셀프 리프레시를 수행한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치의 리프레시 제어 방법은 메모리 모듈상의 적어도 제1 및 제2 그 룹의 반도체 메모리 장치의 리프레시를 제어하는 방법에 관한 것으로, 상기 제1 및 제2 그룹의 반도체 메모리 장치가 메모리 컨트롤러로부터 서로 다른 리프레시 정보를 입력받아 저장하는 단계; 메모리 컨트롤러로부터 셀프 리프레시 명령을 수신하는 단계; 상기 리프레시 정보에 따라 셀프 리프레시 인터벌을 조절하는 단계; 및 상기 조절된 셀프 리프레시 인터벌에 따라 셀프 리프레시를 수행하는 단계를 구비한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 다른 일 측면에 따른 반도체 메모리 장치의 리프레시 제어 방법은 다수의 반도체 메모리 장치들의 리프레시를 제어하는 방법에 관한 것으로, 상기 다수의 반도체 메모리 장치들을 적어도 제1 및 제2 그룹으로 나누는 단계; 상기 제1 그룹 및 상기 제2 그룹의 리프레시 정보를 저장하는 단계; 및 상기 리프레시 정보에 상응하여 오토 리프레시 인터벌을 조절하고, 조절된 오토 리프레시 인터벌에 따라 오토 리프레시 명령을 생성하여 해당 그룹의 반도체 메모리 장치들로 전송하는 단계를 구비한다.본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 복수의 메모리 장치들을 포함하는 메모 리 시스템을 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템은 두 개의 메모리 모듈들(110, 120)을 포함한다. 도 1의 (a)는 두 개의 메모리 모듈들(110, 120)의 단면도이고, 도 1의 (b)는 두 개의 메모리 모듈들(110, 120)과 이들을 제어하는 메모리 컨트롤러(100)를 나타내는 사시도이다.
도 1을 참조하면, 각 메모리 모듈(110, 120)은 또한 모듈 보드(board)(111, 121)의 양면에 다수의 메모리 장치들(112a, 112b, 121a, 122b)을 포함한다. 도 1에 도시된 메모리 시스템에서 복수의 메모리 장치들은 그 위치에 따라 두 그룹으로 나뉠 수 있다. 제1 그룹은 모듈(110)과 모듈(120)이 마주하는 면에 실장되어 위치하는 반도체 메모리 장치들(112a, 122a)의 그룹이고, 제2 그룹은 모듈(110, 120) 바깥 쪽에 위치하는 반도체 메모리 장치들(112b, 122b)의 그룹이다. 제1 그룹에 속하는 반도체 메모리 장치들(112a, 122a)의 온도가 제2 그룹에 속하는 반도체 메모리 장치들(112b, 122b)의 온도에 비하여 높다.
도 2는 본 발명의 제2 실시예에 따른 복수의 메모리 장치를 가지는 메모리 시스템을 개략적으로 나타내는 블록도이다. 도 2에 도시된 메모리 시스템은 하나의 메모리 모듈을 포함한다. 메모리 모듈은 모듈 기판(131)의 한면에 2층으로 적층된 구조를 가지는 다수의 메모리 장치들(132a, 132b)을 포함한다.
도 2에 도시된 메모리 시스템에서도, 복수의 메모리 장치들은 그 위치에 따라 두 그룹으로 나뉠 수 있다. 제1 그룹은 아래에 위치한, 즉 모듈 기판(131)을 중심으로 첫 번째 층에 속하는 반도체 메모리 장치들(132a)의 그룹이고, 제2 그룹은 위에 위치하는, 즉 모듈 기판(131)을 중심으로 두 번째 층에 속하는 반도체 메모리 장치들(132b)의 그룹이다. 제1 그룹에 속하는 반도체 메모리 장치들(132a)의 온도가 제2 그룹에 속하는 반도체 메모리 장치들(132b)의 온도에 비하여 높다.
도 3은 도 2에 도시된 메모리 시스템에서의 메모리 장치들(132a, 132b)과 메모리 컨트롤러(140)간의 연결 관계를 나타내는 도면이다. 컨트롤러(140)와 메모리 장치들(132a, 132b)은 멀티 드롭(multi-drop)방식으로 연결된다. 그리고, 8개의 메모리 장치들이 하나의 랭크(rank)를 구성한다. 랭크(rank)란 메모리 컨트롤러(140)의 제어를 동시에 받는 메모리 장치들을 말한다. 예를 들어, 메모리 컨트롤러(140)가 64비트 단위(X64)로 데이터를 입출력하고, 각 메모리 장치는 8비트 단위(X8)로 데이터를 입출력하는 경우, 8개의 메모리 장치가 하나의 랭크를 구성할 수 있다.
도 3을 참조하면, 제1 그룹의 메모리 장치들(132a)은 /CS0의 제어를 받고, 제2 그룹의 메모리 장치들(132b)은 /CS1의 제어를 받는다. 즉, 컨트롤러(140)가 /CS0을 로우 인에이블시키면 제1 그룹의 메모리 장치들(132a)이 선택되고, 컨트롤러(140)가 /CS1을 로우 인에이블시키면 제2 그룹의 메모리 장치들(132b)이 선택된다. 데이터는 메모리 장치(DRAM)당 8비트 단위로 입출력된다. 따라서, 컨트롤러는 64비트의 데이터를 동시에 입력받거나 혹은 출력한다. 즉, X64로 동작한다.
도 4는 본 발명의 제1 실시예에 따른 리프레시 제어 방법을 설명하기 위한 신호 타이밍도이다. 본 발명의 제1 실시예에 따른 리프레시 제어 방법은 오토 리프레시(auto-refresh) 동작에 적용되는 방법이다.
본 발명의 제1 실시예에 따른 리프레시 제어 방법은 도 3에 도시된 메모리 시스템에 적용되는 것으로 가정하여 설명한다. 그러나, 도 3과 다른 구조의 메모리 시스템에도 적용될 수 있음은 물론이다.
도 4를 참조하면, 컨트롤러(140)는 반도체 메모리 장치들(132a, 132b)로 오토 리프레시 명령(REF)을 보낸다. 그러면, 반도체 메모리 장치들(132a, 132b)은 메모리 컨트롤러로부터 수신된 오토 리프레시 명령(REF)에 응답하여 리프레시 동작을 수행한다. 컨트롤러(140)는 제1 그룹에 속하는 반도체 메모리 장치들(132a)로 보내는 오토 리프레시 명령 간의 간격(tREF0)(이하, 리프레시 인터벌이라 함)과 제2 그룹에 속하는 반도체 메모리 장치들(132b)로 보내는 오토 리프레시 명령 간의 간격, 즉 리프레시 인터벌(tREF1)을 다르게 설정한다. 도 4의 (a)는 제1 그룹에 속하는 반도체 메모리 장치들(132a)에 대한 오토 리프레시 명령 간의 간격(tREF0)을 나타내고, 도 4의 (b)는 제2 그룹에 속하는 반도체 메모리 장치들(132b)에 대한 오토 리프레시 명령 간의 간격(tREF1)을 나타낸다.
제1 그룹에 속하는 반도체 메모리 장치들(132a)의 온도가 제2 그룹에 속하는 반도체 메모리 장치들(132b)의 온도보다 높은 경우, 제1 리프레시 인터벌(tREF0)은 제2 리프레시 인터벌(tREF1)보다 작은 것, 즉 tREF0 < tREF1 인 것이 바람직하다.리프레시 인터벌은 어느 하나의 워드라인에 대한 리프레시와 다음 워드라인에 대한 리프레시 간의 간격을 말하고, 모든 워드라인에 대하여 리프레시를 수행하는 데 걸리는 시간을 리프레시 주기라 한다. 따라서, 리프레시 인터벌이 일정하다면, 리프레시 주기는 리프레시 인터벌*워드라인의 수가 될 것이다.
도 5는 본 발명의 제1 실시예에 따른 리프레시 제어 방법을 나타내는 흐름도이다. 도 6은 본 발명의 제1 실시예에 따른 리프레시 제어 방법을 수행하기 위한 메모리 컨트롤러(600)의 내부 구성의 일 예를 나타내는 블록도이다. 도 5 및 도 6을 참조하여, 메모리 컨트롤러(600)에 의한 리프레시 제어 방법을 설명하면, 다음과 같다.
먼저, 컨트롤러는 메모리 그룹별 오토 리프레시 정보를 저장한다(S510). 오토 리프레시 정보는 메모리 장치들의 위치에 따른 온도 차이를 반영하는 값으로서, 리프레시 인터벌(혹은 주기)를 결정하는 정보이다. 오토 리프레시 정보는 각 메모리 장치의 위치에 따라 각 메모리 장치별로 별도로 설정되는 것이 바람직하다. 그러나, 컨트롤러가 각 메모리를 개별적으로 컨트롤하는 것이 아니라, 메모리 그룹별(예를 들어, 랭크별)로 컨트롤하는 경우에는 메모리 그룹별로 오토 리프레시 정보가 설정될 수 있다. 메모리 그룹별 오토 리프레시 정보는 리프레시 정보 레지스터(620)에 저장된다(S510).
오토 리프레시 정보가 저장(혹은 설정)되면, 오토 리프레시 정보에 따라 메모리 그룹별 오토 리프레시 인터벌을 설정 혹은 조절한다(S520). 도 3에 도시된 메모리 시스템의 경우를 예를 들면, 제1 그룹 및 제2 그룹에 대하여 오토 리프레시 정보가 각각 '00', '01'로 설정된다. 오토 리프레시 정보'00', '01'에 각각 해당되는 리프레시 인터벌이 어떤 값인지는 미리 실험, 혹은 시뮬레이션 등을 통하여 결정될 수 있다.
오토 리프레시 정보에 따른 오토 리프레시 인터벌이 설정되면, 설정된 오토 리프레시 인터벌에 따라 오토 리프레시 명령을 발생하고, 이를 해당 메모리 그룹의 메모리 장치들로 전송한다(S530). S520 및 S530 단계는 명령어 생성 블록(610)에서 수행된다.
도 6을 참조하면, 메모리 컨트롤러(600)는 리프레시 정보를 저장하는 레지스터(620)와 명령어 생성 블록(610)을 포함한다.
명령어 생성 블록(610)은 커맨드 스케쥴러(612), 메모리 커맨드 디코더(614) 및 커맨드 인코더(616)를 포함한다. 커맨드 스케쥴러(612)는 소정의 웍 요청(work request, REQ)에 따라 오토 리프레시 커맨드(CMD)를 생성하여, 메모리 커맨드 디코더(614)로 보낸다. 이 때, 메모리 그룹 정보가 메모리 커맨드 디코더(614)로 보내진다. 여기서는, 메모리 그룹은 랭크 단위로 분류되는 것으로 한다. 따라서, 랭크 정보(Irank)가 리프레시 커맨드(CMD)와 함께 메모리 커맨드 디코더(614)로 보내진다. 메모리 커맨드 디코더(614)는 커맨드를 디코딩하여 해당 커맨드가 오토 리프레시 커맨드(CMD)임을 확인하면, 리프레시 정보 레지스터(620)로부터 해당 랭크에 상응하는 오토 리프레시 정보를 입력받는다. 그리고, 메모리 커맨드 디코더(614)는 입력받은 오토 리프레시 정보에 따라 해당 랭크에 대한 오토 리프레시 인터벌을 설정하고, 설정된 오토 리프레시 인터벌에 따라 오토 리프레시 명령의 유효 시점을 커맨드 스케쥴러(612)로 알려준다. 그러면, 커맨드 스케쥴러(612)는 해당 시점에 오토 리프레시 명령을 발생하고, 발생된 오토 리프레시 명령은 커맨드 인코더(616)에서 인코딩되어 해당 메모리 장치(들)로 전송된다.
도 7은 본 발명의 제2 실시예에 따른 리프레시 제어 방법을 나타내는 흐름도이다.
본 발명의 제2 실시예에 따른 리프레시 제어 방법은 셀프 리프레시(self- refresh)동작에 적용되는 방법이다.
각 반도체 메모리 장치는 위치별 또는 그룹별로 서로 다른 셀프 리프레시 정보를 내부에 저장한다(S710). 셀프 리프레시 정보는 메모리 장치들의 위치에 따른 온도 차이를 반영하는 값으로서, 리프레시 인터벌(혹은 주기)를 결정하는 정보이다.
셀프 리프레시 정보는 MRS 회로 내부의 모드 레지스터에 저장되는 것이 바람직하다. 구체적으로, 각 반도체 메모리 장치는, 컨트롤러로부터 셀프 리프레시 정보를 저장하기 위한 MRS 명령을 수신하고, 이 MRS 명령에 응답하여 모드 레지스터에 셀프 리프레시 정보를 저장한다(S710). 셀프 리프레시 정보 역시 오토 리프레시 정보와 마찬가지로, 메모리 장치의 위치에 따른 온도 차이를 반영하는 값으로서, 각 메모리 장치별, 혹은 메모리 그룹별로 서로 다른 값으로 설정된다. 이 때, 컨트롤러로부터 동시에 제어되는 랭크 단위로 메모리 그룹이 분류되는 것이 바람직하다.
셀프 리프레시 정보가 각 반도체 메모리 장치의 내부에 저장된 후, 컨트롤러로부터 셀프 리프레시 명령을 수신한다(S720).
컨트롤러로부터 셀프 리프레시 명령이 수신되면, 반도체 메모리 장치는 모드 레지스터에 저장된 셀프 리프레시 정보에 따라 셀프 리프레시 인터벌을 설정한다(S730). 그리고, 설정된 셀프 리프레시 인터벌에 따라 셀프 리프레시 동작을 수행한다(S740).
도 8은 본 발명의 제2 실시예에 따른 리프레시 제어 방법을 수행하기 위한 리프레시 제어 회로를 포함하는 반도체 메모리 장치의 일 예를 나타내는 구성 블록도이다.
반도체 메모리 장치(80)는 리프레시 제어 회로(800), 명령어 디코더(840), 로우 디코더(850) 및 셀 어레이(860)를 포함한다.
명령어 디코더(840)는 칩 선택 신호(/CS) 및 커맨드 신호(CA COMMAND)를 수신하고, 수신된 신호(/CS, CA COMMAND)를 디코딩하여 어떤 명령인지를 판독하는 역할을 한다. 여기서, 커맨드 신호(CA COMMAND)는 /RAS, /CAS, /WE 등의 신호이다. 칩 선택 신호(/CS) 및 커맨드 신호(CA COMMAND)와 함께, 어드레스 신호(ADDRESS)가 명령어 디코더(840)로 입력되어, 컨트롤러로부터 전송된 명령이 어떤 명령인지를 판독하는데 사용될 수도 있다. 명령어 디코더(840)는 수신된 신호(/CS, CA COMMAND)를 디코딩하여 수신된 명령이 셀프 리프레시 명령에 해당되면, 리프레시 제어 회로(800)의 리프레시 주기 조절부(820) 및 리프레시 카운터(830)로 신호를 보내, 리프레시 주기 조절부(820) 및 리프레시 카운터(830)를 인에이블한다.
리프레시 제어 회로(800)는 MRS(mode register set) 회로(810), 리프레시 주기 조절부(820) 및 리프레시 카운터(830)를 포함한다.
MRS 회로(810)는 MRS명령에 응답하여 내부의 모드 레지스터를 설정하는 회로이다. 특히, MRS 회로(810)는 셀프 리프레시 정보를 설정하기 위한 MRS 명령에 응답하여 셀프 리프레시 정보(IRef)를 모드 레지스터의 소정 필드에 설정한다.
리프레시 주기 조절부(820)는 모드 레지스터에 설정된 셀프 리프레시 정보(IRef)에 따라 주기(혹은 주파수)가 변하는 리프레시 클럭 신호(RCK)를 발생한다. 이를 위하여 주기 조절부(820)는 다수의 발진기를 구비하거나, 혹은 주기 변경 가능한 발진기를 구비한다.
도 9a 및 도 9b는 도 8에 도시된 주기 조절부(820)의 일 구현예들을 나타내는 도면이다.
도 9a를 참조하면, 주기 조절부(820)는 다수의 발진기들(821, 822, 823) 및 멀티플렉서(824)를 구비한다. 다수의 발진기들(821, 822, 823)은 서로 다른 주기를 가지는 클럭 신호(RCK1, RCK2, RCK3)를 발생한다. 멀티플렉서(824)는 셀프 리프레시 정보(IRef)에 응답하여 다수의 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레시 클럭 신호(RCK)로서 출력한다.
도 9b를 참조하면, 주기 조절부(820)는 바이어스부(910) 및 발진기(920)를 구비한다. 바이어스부(910)는 셀프 리프레시 정보(IRef)에 응답하여 제어 전압(VCON)을 발생한다. 발진기(920)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레시 클럭 신호(RCK)를 발생한다.
다시 도 8을 참조하면, 리프레시 카운터(830)는 리프레시 클럭 신호(RCK)에 응답하여 카운팅함으로써, 리프레시할 워드라인 주소를 순차적으로 발생한다. 따라서, 셀프 리프레시 인터벌은 리프레시 클럭 신호(RCK)의 한 주기가 된다.
로우 디코더(850)는 리프레시 카운터(830)에서 출력되는 워드라인 주소를 디코딩함으로써, 셀 어레이(860)를 구성하는 다수의 워드라인들 중 워드라인 주소에 상응하는 워드라인이 선택될 수 있도록 한다.
상술한 실시예에서는 셀프 리프레시 정보는 MRS 회로를 이용하여 설정된다.
그러나, 본 발명의 다른 실시예에서, 셀프 리프레시 정보는 퓨즈 프로그래밍 방식을 이용하여 설정될 수도 있다. 예를 들어, MRS 회로를 구비하지 않는 반도체 메모리 장치의 경우에는 셀프 리프레시 정보를 설정하기 위한 퓨즈 회로를 내부에 구비하고, 퓨즈의 절단 여부에 따라 셀프 리프레시 정보를 소정 값으로 설정할 수도 있다.
퓨즈 회로를 이용하는 경우에는 셀프 리프레시 정보는 한 번 설정되면 변경하기 어렵기 때문에, MRS 회로를 이용하여 셀프 리프레시 정보를 설정하는 것이 바람직하다.
본 발명의 또 다른 실시예에서는, 셀프 리프레시 정보는 MRS 회로나 퓨즈 회로를 이용하여 각 반도체 메모리 장치에 미리 설정되는 것이 아니라, 셀프 리프레시 명령과 함께 반도체 메모리 장치로 전달될 수도 있다. 이 스킴은 패킷 방식의 명령어를 사용하는 반도체 메모리 장치들, 예를 들어 램버스 디램(Rambus DRAM) 장치에 적용될 수 있다.
본 발명은 도 1 및 도 2에 도시된 메모리 시스템들 뿐 아니라, 다양한 구조의 메모리 시스템들에 적용될 수 있다. 특히, 메모리 모듈의 적층수가 증가할수록, 메모리간 온도 차이가 많이 날 수 있게 때문에, 본 발명은 적층 구조를 가지는 메모리 시스템에 더욱 유용하다.
도 10은 본 발명의 제3 실시예에 따른 복수의 메모리 장치를 가지는 메모리 시스템을 개략적으로 나타내는 블록도이다. 도 10에 도시된 메모리 시스템은 하나의 메모리 모듈을 포함한다. 메모리 모듈은 모듈 기판(1010)의 한면에 4층으로 적 층된 구조를 가지는 다수의 메모리 장치들을 포함한다.
이 경우, 복수의 메모리 장치들은 그 위치에 따라, 좀 더 구체적으로, 적층 구조에서 몇 번째 층에 적층되느냐에 따라 4 그룹으로 나뉠 수 있다. 도 10에 도시된 적층 구조에서는, 제2 그룹에 속하는 반도체 메모리 장치들(1010b)의 온도가 가장 높고, 제3 그룹에 속하는 반도체 메모리 장치들(1010c)의 온도가 그 다음으로 높고, 제1 그룹에 속하는 반도체 메모리 장치들(1010a)의 온도가 그 다음으로 높고, 제4 그룹에 속하는 반도체 메모리 장치들(1010d)의 온도는 제일 낮은 특성을 보인다. 따라서, 도 10에 도시된 바와 같이, 다층(여기서는 4층)으로 적층되는 구조를 가지는 메모리 모듈에서는 반도체 메모리 장치가 다층 중 몇 번째 층에 적층되느냐에 따라 메모리 그룹을 분류하거나, 리프레시 정보(오토 리프레시 정보 및/또는 셀프 리프레시 정보)를 다르게 설정하는 것이 바람직하다.도 11은 도 10에 도시된 메모리 시스템에서의 메모리 장치들(1010a, 1010b, 1010c, 1010d)과 컨트롤러(1020)간의 연결 관계를 나타내는 도면이다. 컨트롤러(1020)와 제1 그룹 반도체 메모리 장치(1010a)간에 연결되고, 제1 그룹 반도체 메모리 장치(1010a)와 제2 그룹 반도체 메모리 장치(1010b)간에 연결되고, 제2 그룹 반도체 메모리 장치(1010b)와 제3 그룹 반도체 메모리 장치(1010c)간에 연결되며, 제3 그룹 반도체 메모리 장치(1010c)와 제4 그룹 반도체 메모리 장치(1010d)간에 연결되는 구조를 가진다.
반도체 메모리 장치에 저장되는 쓰기 데이터(WR)와 반도체 메모리 장치로부터 독출되는 읽기 데이터(RD)는 서로 다른 전송선을 통해 전송된다. 커맨드 및 어드레스(CA)는 쓰기 데이터(WR)와 동일한 전송선을 통해 전송된다. 메모리 컨트롤러 (1020)와 제1 그룹 반도체 메모리 장치(1010a)는 모든 신호가 포인트-투-포인트(point-to-point) 방식으로 연결된다. 마찬가지로, 제1 그룹 반도체 메모리 장치(1010a)와 제2 그룹 반도체 메모리 장치(1010b)간, 제2 그룹 반도체 메모리 장치(1010b)와 제3 그룹 반도체 메모리 장치(1010c)간, 그리고, 제3 그룹 반도체 메모리 장치(1010c)와 제4 그룹 반도체 메모리 장치(1010d)간에도 각각 포인트-투-포인트 방식으로 연결된다.
쓰기 데이터(WR) 또는 커맨드 및 어드레스(CA)는 각 반도체 메모리 장치(1010a, 1010b, 1010c, 1010d)의 내부 중계기(repeater)를 통해, 메모리 컨트롤러(1020)로부터 제4 그룹 반도체 메모리 장치(1010d)까지 전송될 수 있다.
좀 더 구체적으로 설명하면, 제4 그룹 반도체 메모리 장치(1010d)로 전송되는 쓰기 데이터(WR) 또는 커맨드 및 어드레스(CA)는 메모리 컨트롤러(1020)로부터 제1 그룹 반도체 메모리 장치(1010a)로 전달된다. 제1 그룹 반도체 메모리 장치(1010a)는 쓰기 데이터(WR) 또는 커맨드 및 어드레스(CA)를 메모리 컨트롤러(1020)로부터 입력받아 내부 중계기를 통해 제2 그룹 반도체 메모리 장치(1010b)로 전송한다. 마찬가지로 제2 및 제3 그룹 반도체 메모리 장치(1010b, 1010c)는 쓰기 데이터(WR) 또는 커맨드 및 어드레스(CA)를 중계기를 통해 제3 및 제4 그룹 반도체 메모리 장치(1010c, 1010d)로 각각 전달한다.
읽기 데이터(RD) 역시 각 반도체 메모리 장치(1010a, 1010b, 1010c, 1010d)의 내부 중계기를 통해 중계되어 메모리 컨트롤러(1020)로 전송된다.
상술한 바와 같은 링크(link)구조를 가지는 메모리 시스템에서 셀프 리프레 시 명령은 패킷 명령 형태로 메모리 컨트롤러(1020)로부터 순차적으로 제1 그룹 반도체 메모리 장치(1010a)에서 제4 그룹 반도체 메모리 장치(1010d)로 전송될 수 있다. 셀프 리프레시 명령 전송시 패킷 내에 셀프 리프레시 정보가 함께 전송될 수 있으며, 특히, 셀프 리프레시 명령이 중계될 때마다 패킷내의 셀프 리프레시 정보가 1씩 증가되도록 구현될 수 있다. 예를 들어, 메모리 컨트롤러(1020)가 셀프 리프레시 명령을 제1 그룹 반도체 메모리 장치(1010a)로 전달할 때에는 셀프 리프레시 정보를 '00'으로 설정하고, 제1 그룹 반도체 메모리 장치(1010a)가 셀프 리프레시 명령을 제2 그룹 반도체 메모리 장치(1010b)로 전달할 때에는 셀프 리프레시 정보를 '01'으로 설정하고, 제2 그룹 반도체 메모리 장치(1010b)가 셀프 리프레시 명령을 제3 그룹 반도체 메모리 장치(1010c)로 전달할 때에는 셀프 리프레시 정보를 '10'으로 설정하며, 제3 그룹 반도체 메모리 장치(1010c)가 셀프 리프레시 명령을 제4 그룹 반도체 메모리 장치(1010d)로 전달할 때에는 셀프 리프레시 정보를 '11'로 설정한다. 각 반도체 메모리 장치(1010d)는 셀프 리프레시 명령과 함께 수신된 셀프 리프레시 정보에 따라 셀프 리프레시 인터벌을 설정하고, 설정된 셀프 리프레시 인터벌에 따라 셀프 리프레시 동작을 수행한다.
셀프 리프레시 동작을 수행하기 위하여 각 반도체 메모리 장치(1010a, 1010b, 1010c, 1010d)는 도 8에 도시된 바와 같은 리프레시 제어 회로(800)를 구비한다.
각 반도체 메모리 장치(1010a, 1010b, 1010c, 1010d)의 리프레시 제어 회로는, 셀프 리프레시 정보가 '01'일 때 첫번째 빠른(가장 빠른) 리프레시 인터벌을 선택하고, 셀프 리프레시 정보가 '10'일 때 두번째 빠른 리프레시 인터벌을 선택하고, 셀프 리프레시 정보가 '00'일 때 세번째 빠른 리프레시 인터벌을 선택하며, 셀프 리프레시 정보가 '11'일 때 가장 느린 리프레시 인터벌을 선택하도록 구현되는 것이 바람직하다. 물론, 제2 및 제3 그룹 반도체 메모리 장치(1010b, 1010c)를 하나의 그룹으로 설정하고, 제1 및 제4 그룹 반도체 메모리 장치(1010a, 1010d)를 다른 하나의 그룹으로 설정하여, 제2 및 제3 그룹 반도체 메모리 장치(1010b, 1010c)의 리프레시 인터벌과 제1 및 제4 그룹 반도체 메모리 장치(1010a, 1010d)의 리프레시 인터벌을 다르게 설정할 수도 있다.
한편, 오토 리프레시의 경우에는, 리프레시 정보가 반도체 메모리 장치들(1010a, 1010b, 1010c, 1010d)로 전달될 필요는 없다. 이 경우에는, 메모리 컨트롤러가(1020) 각 반도체 메모리 장치(1010a, 1010b, 1010c, 1010d)가 다층 중 몇 번째 층에 적층되느냐에 따라 오토 리프레시 정보를 다르게 설정하고, 설정된 오토 리프레시 정보에 따른 리프레시 인터벌에 따라 오토 리프레시 명령을 전송하는 것이 바람직하다.반도체 메모리 장치들을 포함하는 전체 시스템에서 리프레시 동작에 할당되는 시간은 메모리 장치로/로부터의 데이터 독출 및 기입과는 상관없이 데이터 무결성(data integrity)을 위하여 이루어지는 것으로, 전체 억세스(access)시간 대비 낭비되는 시간이라 할 수 있다. 본 발명은 반도체 메모리 장치의 각 위치에 따른 리프레시 시간을 최적화함으로써 이에 따라 확보되는 추가 시간을 데이터 억세스에 쓸 수 있으므로 메모리 대역폭 측면에서 이익이 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 반도체 메모리 장치의 위치에 따라 리프레시 동작을 제어된다. 따라서, 다수의 메모리 장치들이 포함되는 메모리 시스템에서 위치에 따른 온도 차이를 반영하여 각 메모리 장치의 리프레시 동작이 제어될 수 있다. 이로 인하여, 온도가 상대적으로 높은 메모리 장치의 경우에는 리프레시 주기가 짧아져 데이터의 신뢰성이 향상되고, 온도가 상대적으로 낮은 메모리 장치의 경우에는 리프레시 주기가 길어져 리프레시에 따른 전류 소모를 줄일 수 있다.
또한, 본 발명에 의하면, 시스템에 포함되는 다수의 반도체 메모리 장치들의 각 위치에 따른 리프레시 시간을 최적화함으로써 이에 따라 확보되는 추가 시간을 데이터 억세스에 쓸 수 있으므로 메모리 대역폭이 증가되는 효과를 얻을 수 있다.

Claims (25)

  1. 다수의 반도체 메모리 장치들을 제어하는 컨트롤러에 있어서,
    상기 다수의 반도체 메모리 장치들의 리프레시 동작을 제어하는 리프레시 제어 회로를 구비하며,
    상기 리프레시 제어 회로는
    상기 다수의 반도체 메모리 장치들을 적어도 제1 및 제2 그룹으로 나누어, 상기 제1 그룹에 속하는 반도체 메모리 장치들의 오토 리프레시 인터벌과 상기 제2 그룹에 속하는 반도체 메모리 장치들의 오토 리프레시 인터벌을 다르게 설정하며,
    상기 다수의 반도체 메모리 장치들은
    메모리 랭크(Rank) 단위로 서로 다른 그룹으로 분류되는 것을 특징으로 하는 메모리 컨트롤러.
  2. 삭제
  3. 제 1 항에 있어서, 상기 리프레시 제어 회로는
    상기 제1 그룹 및 상기 제2 그룹의 리프레시 정보를 저장하는 리프레시 정보 저장부; 및
    상기 리프레시 정보에 상응하여 오토 리프레시 인터벌을 조절하고, 조절된 오토 리프레시 인터벌에 따라 오토 리프레시 명령을 생성하여 해당 그룹의 반도체 메모리 장치들로 전송하는 명령어 생성 블록을 구비하는 것을 특징으로 하는 메모리 컨트롤러.
  4. 메모리 시스템에 있어서,
    메모리 컨트롤러; 및
    각각이 상기 메모리 컨트롤러에 의해 제어되어 데이터를 입출력하는 제1 및 제2 그룹의 반도체 메모리 장치들을 포함하는 메모리 모듈을 구비하고,
    상기 메모리 컨트롤러는
    상기 제1 그룹의 반도체 메모리 장치들의 오토 리프레시 인터벌과 상기 제2 그룹의 반도체 메모리 장치들의 오토 리프레시 인터벌을 다르게 제어하는 리프레시 제어 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제 4 항에 있어서, 상기 리프레시 제어 회로는
    상기 제1 그룹 및 상기 제2 그룹의 리프레시 정보를 저장하는 리프레시 정보 저장부; 및
    상기 리프레시 정보에 상응하여 오토 리프레시 인터벌을 조절하고, 조절된 오토 리프레시 인터벌에 따라 오토 리프레시 명령을 생성하여 해당 그룹의 반도체 메모리 장치들로 전송하는 명령어 생성 블록을 구비하는 것을 특징으로 하는 메모리 시스템.
  6. 제 4 항에 있어서,
    상기 메모리 모듈은 상기 제1 및 제2 그룹의 반도체 메모리 장치들이 그룹별로 모듈 기판의 서로 다른면에 실장되는 구조를 가지는 것을 특징으로 하는 메모리 시스템.
  7. 제 4 항에 있어서,
    상기 메모리 모듈은 상기 제1 및 제2 그룹의 반도체 메모리 장치들이 모듈 기판의 적어도 한면에 다층으로 적층되는 구조를 가지며,
    상기 제1 및 제2 그룹의 반도체 메모리 장치들은 상기 다층에서 몇 번째 층에 속하는지에 따라 서로 다른 그룹으로 나뉘어지는 특징으로 하는 메모리 시스템.
  8. 메모리 시스템에 있어서,
    적어도 하나의 메모리 모듈을 구비하고,
    상기 적어도 하나의 메모리 모듈 각각은
    각각이 메모리 컨트롤러에 의해 제어되어 데이터를 입출력하는 제1 및 제2 그룹의 반도체 메모리 장치들을 구비하고,
    상기 제1 및 제2 그룹의 반도체 메모리 장치들 각각은
    상기 메모리 컨트롤러로부터 입력되는 리프레시 정보를 저장하는 리프레시 정보 저장 회로; 및
    상기 리프레시 정보에 따라 셀프 리프레시 인터벌을 조절하고, 조절된 셀프 리프레시 인터벌에 따라 셀프 리프레시를 수행하는 리프레시 제어 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  9. 제 8 항에 있어서, 상기 리프레시 제어 회로는,
    상기 리프레시 정보에 기초하여 가변되는 주파수를 가지는 리프레시 클럭 신호를 발생하는 리프레시 주기 조절부; 및
    상기 리프레시 클럭 신호에 응답하여 순차적으로 워드라인 주소를 발생하는 리프레시 카운터를 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 제 8 항에 있어서, 상기 리프레시 정보 저장 회로는
    MRS(모드 레지스터 셋) 명령에 응답하여 상기 리프레시 정보를 모드 레지스터에 저장하는 MRS 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  11. 제 8 항에 있어서, 상기 제1 그룹의 반도체 메모리 장치들로 입력되는 리프레시 정보와 상기 제2 그룹의 반도체 메모리 장치들로 입력되는 리프레시 정보는
    서로 다른 셀프 리프레시 인터벌을 나타내는 것을 특징으로 하는 메모리 시스템.
  12. 제 11 항에 있어서, 상기 제1 및 제2 그룹의 반도체 메모리 장치들은
    메모리 랭크 단위로 서로 다른 그룹으로 분류되는 것을 특징으로 하는 메모 리 시스템.
  13. 제 11 항에 있어서,
    상기 메모리 모듈은 상기 제1 및 제2 그룹의 메모리 장치들이 그룹별로 모듈 기판의 서로 다른 면에 실장되는 구조를 가지는 것을 특징으로 하는 메모리 시스템.
  14. 제 11 항에 있어서,
    상기 메모리 모듈은 상기 제1 및 제2 그룹의 반도체 메모리 장치들이 모듈 기판의 적어도 한면에 다층으로 적층되는 구조를 가지며,
    상기 제1 및 제2 그룹의 반도체 메모리 장치들은 상기 다층에서 몇 번째 층에 속하는지에 따라 서로 다른 그룹으로 나뉘어지는 것을 특징으로 하는 메모리 시스템.
  15. 제 8 항에 있어서, 상기 리프레시 정보는
    상기 메모리 컨트롤러로부터 셀프 리프레시 명령과 함께 전송되는 것을 특징으로 하는 메모리 시스템.
  16. 제 15 항에 있어서, 상기 제1 그룹의 반도체 메모리 장치는
    상기 메모리 컨트롤러로부터 상기 셀프 리프레시 명령과 리프레시 정보를 수 신하면, 상기 리프레시 정보를 소정의 규칙에 따라 변경하고 변경된 리프레시 정보를 상기 셀프 리프레시 명령과 함께 상기 제2 그룹의 반도체 메모리 장치로 전송하는 것을 특징으로 하는 메모리 시스템.
  17. 메모리 모듈에 있어서,
    각각이 메모리 컨트롤러에 의해 제어되어 데이터를 입출력하는 제1 및 제2 그룹의 반도체 메모리 장치들을 구비하고,
    상기 제1 및 제2 그룹의 반도체 메모리 장치들 각각은
    상기 메모리 컨트롤러로부터 입력되는 리프레시 정보를 저장하는 리프레시 정보 저장 회로; 및
    상기 리프레시 정보에 따라 셀프 리프레시 인터벌을 조절하고, 조절된 셀프리프레시 인터벌에 따라 셀프 리프레시를 수행하는 리프레시 제어 회로를 구비하는 것을 특징으로 하는 메모리 모듈.
  18. 제 17 항에 있어서, 상기 제1 및 제2 그룹의 반도체 메모리 장치에 입력되는 각각의 리프레쉬 정보는 서로 다른 셀프 리프레쉬 인터벌을 나타내는 것을 특징으로 하는 메모리 모듈.
  19. 제 17 항에 있어서,
    상기 메모리 모듈은 상기 제1 및 제2 그룹의 반도체 메모리 장치들이 모듈 기판의 적어도 한면에 다층으로 적층되는 구조를 가지며,
    상기 제1 및 제2 그룹의 반도체 메모리 장치들은 상기 다층에서 몇 번째 층에 속하는지에 따라 서로 다른 셀프 리프레시 인터벌을 갖도록 설정되는 것을 특징으로 하는 메모리 모듈.
  20. 제 19 항에 있어서,
    상기 메모리 모듈은 제3 및 제4 그룹의 반도체 메모리 장치들을 더 구비하고,
    상기 제1 그룹의 반도체 메모리 장치는 상기 모듈 기판의 제1 면에 첫 번째 층에 적층되고,
    상기 제2 그룹의 반도체 메모리 장치는 상기 모듈 기판의 상기 제1 면에 두 번째 층에 적층되고,
    상기 제3 그룹의 반도체 메모리 장치는 상기 모듈 기판의 상기 제1 면에 세 번째 층에 적층되고,
    상기 제4 그룹의 반도체 메모리 장치는 상기 모듈 기판의 상기 제1 면에 네 번째 층에 적층되며,
    상기 제1 내지 제4 그룹의 반도체 메모리 장치들의 각 셀프 리프레시 인터벌은 제2, 제3, 제1 및 제4 그룹 순으로 느려지는 것을 특징으로 하는 메모리 모듈.
  21. 제 20 항에 있어서, 상기 리프레시 정보는
    상기 메모리 컨트롤러로부터 셀프 리프레시 명령과 함께 전송되는 것을 특징으로 하는 메모리 모듈.
  22. 제 21 항에 있어서, 상기 제1 내지 제3 그룹의 반도체 메모리 장치 각각은
    상기 메모리 컨트롤러 또는 다른 반도체 메모리 장치로부터 상기 셀프 리프레시 명령과 리프레시 정보를 수신하면, 상기 리프레시 정보를 소정의 규칙에 따라 변경하고 변경된 리프레시 정보를 상기 셀프 리프레시 명령과 함께 또 다른 반도체 메모리 장치로 전송하는 것을 특징으로 하는 메모리 모듈.
  23. 메모리 모듈상의 적어도 제1 및 제2 그룹의 반도체 메모리 장치의 리프레시를 제어하는 방법에 있어서,
    상기 제1 및 제2 그룹의 반도체 메모리 장치가 메모리 컨트롤러로부터 서로 다른 리프레시 정보를 입력받아 저장하는 단계;
    메모리 컨트롤러로부터 셀프 리프레시 명령을 수신하는 단계;
    상기 리프레시 정보에 따라 셀프 리프레시 인터벌을 조절하는 단계; 및
    상기 조절된 셀프 리프레시 인터벌에 따라 셀프 리프레시를 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 제어 방법.
  24. 제 23 항에 있어서, 상기 리프레시 정보는
    다층으로 적층되는 구조를 가지는 상기 메모리 모듈에서 상기 반도체 메모리 장치가 상기 다층 중 몇 번째 층에 적층되느냐에 따라 달라지는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 제어 방법.
  25. 다수의 반도체 메모리 장치들의 리프레시를 제어하는 방법에 있어서,
    상기 다수의 반도체 메모리 장치들을 적어도 제1 및 제2 그룹으로 나누는 단계;
    상기 제1 그룹 및 상기 제2 그룹의 리프레시 정보를 저장하는 단계; 및
    상기 리프레시 정보에 상응하여 오토 리프레시 인터벌을 조절하고, 조절된 오토 리프레시 인터벌에 따라 오토 리프레시 명령을 생성하여 해당 그룹의 반도체 메모리 장치들로 전송하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 제어 방법.
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