KR102326018B1 - 메모리 시스템 - Google Patents

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Abstract

메모리 시스템은 동적 메모리 셀들을 구비하는 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 노멀 모드에서 상기 반도체 메모리 장치의 리프레쉬 인터벌마다 상기 반도체 메모리 장치에 오토-리프레쉬 커맨드를 인가하여 상기 반도체 메모리 장치가 리프레쉬 동작을 수행하도록 하되, 상기 반도체 메모리 장치가 셀프-리프레쉬 동작을 수행하는 셀프-리프레쉬 구간에서는 상기 오토-리프레쉬 커맨드를 인가하지 않는다. 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출한 후, 상기 메모리 컨트롤러는 상기 셀프-리프레쉬 동작을 반영하여 상기 노멀 모드에서 상기 오토-리프레쉬 커맨드의 인가를 조절한다.

Description

메모리 시스템{Memory system}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 필요로 한다. 이를 위해 메모리 컨트롤러는 노말 액세스 모드에서 메모리 장치에 주기적으로 리프레쉬 커맨드를 제공하여 메모리 장치를 리프레쉬시키고, 소비 전력이 낮은 셀프-리프레쉬 구간에서는 메모리 장치 내부적으로 리프레쉬를 수행한다.
그런데 시스템에서 셀프-리프레쉬 명령의 잦은 전송으로 인해 소비전력이 증가할 수 있다.
이에 따라, 본 발명의 일 목적은 셀프-리프레쉬 진입 히스토리를 반영하여 리프레쉬 동작을 조절하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 동적 메모리 셀들을 구비하는 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 노멀 모드에서 상기 반도체 메모리 장치의 리프레쉬 인터벌마다 상기 반도체 메모리 장치에 오토-리프레쉬 커맨드를 인가하여 상기 반도체 메모리 장치가 리프레쉬 동작을 수행하도록 하되, 상기 반도체 메모리 장치가 셀프-리프레쉬 동작을 수행하는 셀프-리프레쉬 구간에서는 상기 오토-리프레쉬 커맨드를 인가하지 않는다. 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출한 후, 상기 메모리 컨트롤러는 상기 셀프-리프레쉬 구간의 정보를 반영하여 상기 노멀 모드에서 상기 오토-리프레쉬 커맨드의 인가를 조절한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 리프레쉬 타이머, 커맨드 생성기, 스케쥴러 및 제어 회로를 포함할 수 있다. 상기 리프레쉬 타이머는 상기 리프레쉬 인터벌마다 토글링하는 제1 리프레쉬 클럭 신호를 생성할 수 있다. 상기 커맨드 생성기는 상기 제1 리프레쉬 클럭 신호에 동기되어 상기 오토-리프레쉬 커맨드를 생성할 수 있다. 상기 스케쥴러는 상기 오토-리프레쉬 커맨드를 포함하는, 상기 커맨드 생성기로부터의 커맨드를 스케쥴링할 수 있다. 상기 제어 회로는 상기 리프레쉬 타이머, 상기 커맨드 생성기 및 상기 스케쥴러를 제어할 수 있다. 상기 커맨드 생성기는 상기 리프레쉬 인터벌과 상기 셀프-리프레쉬 구간의 비교에 기초하여 상기 셀프-리프레쉬 구간에서 상기 리프레쉬 타이머를 선택적으로 중지시킬 수 있다.
상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌보다 작은 경우, 상기 커맨드 생성기는 상기 리프레쉬 타이머를 계속 구동시킬 수 있다.
상기 반도체 메모리 장치가 제1 리프레쉬 타이밍에 상기 오토-리프레쉬 커맨드에 응답하여 상기 동적 메모리 셀들 중 제1 메모리 셀 로우에 대하여 오토-리프레쉬 동작을 수행한 후, 상기 셀프-리프레쉬 구간에 진입하는 경우, 상기 셀프-리프레쉬 구간에서의 제2 메모리 셀 로우에 대한 셀프-리프레쉬 동작이 상기 제1 리프레쉬 타이밍에 연속하는 제2 리프레쉬 타이밍에 수행될 상기 제2 메모리 셀 로우에 대한 오토-리프레쉬 동작을 대체할 수 있다.
상기 반도체 메모리 장치가 제1 리프레쉬 타이밍에 상기 오토-리프레쉬 커맨드에 응답하여 상기 동적 메모리 셀들 중 제1 메모리 셀 로우에 대하여 오토-리프레쉬 동작을 수행한 후, 상기 셀프-리프레쉬 구간에 진입하고, 상기 제1 리프레쉬 타이밍에 연속하는 제2 리프레쉬 타이밍 이전에 상기 셀프-리프레쉬 구간을 탈출하는 경우, 상기 셀프-리프레쉬 구간에서의 제2 메모리 셀 로우에 대한 셀프-리프레쉬 동작이 상기 제2 리프레쉬 타이밍에 수행될 상기 제2 메모리 셀 로우에 대한 오토-리프레쉬 동작을 대체할 수 있다.
상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌보다 큰 경우, 상기 커맨드 생성기는 상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌을 초과하는 제1 시점에서 상기 리프레쉬 타이머를 중지시키고, 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출하는 제2 시점에서 상기 리프레쉬 타이머를 재가동시킬 수 있다.
상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간에 진입하기 직전의 상기 제1 리프레쉬 클럭 신호의 제1 상승 천이 시점부터 상기 셀프-리프레쉬 구간에 진입하는 시점까지의 제1 구간과 상기 제2 시점에서 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출한 직후의 상기 제1 리프레쉬 클럭 신호의 제2 상승 천이 시점까지의 제2 구간의 합은 상기 리프레쉬 인터벌에 해당할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 셀프-리프레쉬 진입 커맨드를 인가하여 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 동작을 수행하도록 하고, 상기 반도체 메모리 장치에 셀프-리프레쉬 탈출 커맨드를 인가하여 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출하도록 할 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로 및 리프레쉬 제어 회로를 포함할 수 있다. 상기 메모리 셀 어레이는 상기 동적 메모리 셀들을 구비하는 복수의 뱅크 어레이들을 포함할 수 있다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어할 수 있다. 상기 리프레쉬 제어 회로는 상기 제어 로직 회로의 제어에 기초하여 상기 동적 메모리 셀들에 대한 상기 리프레쉬 동작을 수행할 수 있다.
상기 리프레쉬 제어 회로는 발진기, 리프레쉬 클럭 생성기 및 리프레쉬 카운터를 포함할 수 있다. 상기 발진기는 상기 제어 로직 회로로부터의 셀프 리프레쉬 진입 신호에 응답하여 활성화되어 클럭 신호를 생성하고, 상기 제어 로직 회로로부터의 셀프 리프레쉬 탈출 신호에 응답하여 비활성화될 수 있다. 상기 리프레쉬 클럭 생성기는 상기 제어 로직 회로로부터의 오토-리프레쉬 신호 또는 상기 클럭 신호에 응답하여 제2 리프레쉬 클럭 신호를 생성할 수 있다. 상기 리프레쉬 카운터는 상기 제2 리프레쉬 클럭 신호에 응답하여 리프레쉬될 메모리 셀 로우를 지정하는 리프레쉬 로우 어드레스를 생성할 수 있다.
상기 발진기는 상기 셀프-리프레쉬 구간에서 상기 클럭 신호를 상기 리프레쉬 클럭 생성기에 생성할 수 있다.
상기 오토-리프레쉬 커맨드에 응답하여 수행되는 리프레쉬 동작과 상기 셀프-리프레쉬 동작은 상기 복수의 뱅크 어레이들에 대하여 수행되는 올-뱅크 리프레쉬 동작이고, 상기 메모리 셀 어레이는 3차원 메모리 셀 어레이일 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 각각이 동적 메모리 셀들을 구비하는 복수의 뱅크 어레이들을 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 대하여 상기 뱅크 어레이들 각각에 대한 리프레쉬인 퍼-뱅크 리프레쉬 동작이 순차적으로 수행되는 동안, 상기 뱅크 어레이들 모두에 대한 상기 퍼-뱅크 리프레쉬 동작이 완료되기 이전에 상기 퍼-뱅크 리프레쉬 동작을 지시하는 리퀘스트 이외에 다른 액세스 리퀘스트가 없는 경우, 하나의 올-뱅크 리프레쉬 커맨드를 상기 반도체 메모리 장치에 발행하여 상기 퍼-뱅크 리프레쉬 동작에서 리프레쉬되지 않았던 일부 뱅크 어레이들을 리프레쉬시킨다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 올-뱅크 리프레쉬 커맨드에 응답하여 상기 일부 뱅크 어레이들에 리프레쉬 동작을 수행함과 동시에, 파워-다운 모드에 진입할 수 있다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 리프레쉬 타이머, 커맨드 생성기, 스케쥴러 및 제어 회로를 포함할 수 있다. 상기 리프레쉬 타이머는 상기 반도체 메모리 장치의 리프레쉬 인터벌마다 토글링하는 리프레쉬 클럭 신호를 생성할 수 있다. 상기 커맨드 생성기는 상기 반도체 메모리 장치의 리프레쉬 인터벌마다 토글링하는 리프레쉬 클럭 신호를 생성할 수 있다. 상기 스케쥴러는 상기 리프레쉬 커맨드를 포함하는, 상기 커맨드 생성기로부터의 커맨드를 스케쥴링하며 상기 커맨드를 저장하는 커맨드 큐를 포함할 수 있다. 상기 제어 회로는 상기 리프레쉬 타이머, 상기 커맨드 생성기 및 상기 스케쥴러를 제어할 수 있다. 상기 상기 커맨드 생성기는 상기 커맨드 큐에 상기 뱅크 어레이들 모두에 대한 상기 퍼-뱅크 리프레쉬 동작이 완료되기 이전에 상기 퍼-뱅크 리프레쉬 동작을 지시하는 리퀘스트 이외에 다른 액세스 리퀘스트가 없는 경우 상기 올-뱅크 리프레쉬 커맨드를 발행할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 반도체 메모리 장치의 셀프 리프레쉬 구간에서 수행되는 셀프 리프레쉬 구간의 정보를 반영하여 노멀 모드에서의 오토 리프레쉬 동작을 조절함으로써 리프레쉬 전류를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 도 4의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 8a 내지 도 8c는 도 2의 메모리 시스템에서 리프레쉬 동작이 수행되는 것을 나타낸다.
도 9는 도 2의 메모리 시스템에서 리프레쉬 동작이 수행되는 것을 나타낸다.
도 10과 도 11은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 리프레쉬 동작이 수행되는 것을 나타낸다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 리프레쉬 방법을 나타내는 흐름도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 반도체 메모리 장치(200a)로 어드레스를 입력하거나, 반도체 메모리 장치(200a)로부터 어드레스를 출력할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(100)는 제어 회로(110), 리프레쉬 타이머(120), 커맨드 생성기(130), 스케쥴러(140) 및 입출력 버퍼(150)를 포함하여 구성될 수 있다. 커맨드 생성기(130)는 시간 비교기(133)를 포함할 수 있고, 스케쥴러(140)는 커맨드 큐(143)를 포함할 수 있다.
리프레쉬 타이머(120)는 제어 회로(110)에 제어에 따라 반도체 메모리 장치(200a)의 표준에서 정의된 리프레쉬 인터벌(tREFI)에 따라 토글링되는 제1 리프레쉬 클럭 신호(RCK1)를 커맨드 생성기(130)에 제공할 수 있다.
커맨드 생성기(130)는 노멀 모드에서 제1 리프레쉬 클럭 신호(RCK1)에 동기되는 오토-리프레쉬 커맨드를 스케쥴러(140)에 제공할 수 있다. 또한, 커맨드 생성기(130)는 반도체 메모리 장치(200a)가 액티브, 리프레쉬, 독출 및 기입 등의 동작을 수행하도록 제어 회로(110)의 제어를 받아 커맨드 신호를 생성하여 스케쥴러(140)에 제공한다. 반도체 메모리 장치(200a)가 메모리 컨트롤러(100)로부터의 커맨드에 응답하여 셀프-리프레쉬 구간 동안 셀프-리프레쉬를 수행하는 경우, 시간 비교기(133)는 반도체 메모리 장치(200a)의 셀프-리프레쉬 구간과 리프레쉬 인터벌(tREFI)을 비교할 수 있고, 그 비교 결과에 따라서 중지 신호(HALT)를 리프레쉬 타이머(120)에 제공할 수 있다.
예를 들어, 반도체 메모리 장치(200a)의 셀프-리프레쉬 구간이 리프레쉬 인터벌(tREFI)보다 작은 경우에는 커맨드 생성기(130)는 제1 논리 레벨(로직 로우 레벨)의 중지 신호(HALT)를 리프레쉬 타이머(120)에 제공할 수 있고, 리프레쉬 타이머(120)는 제1 논리 레벨의 중지 신호(HALT)가 인가되면 동작을 멈추지 않을 수 있다. 예를 들어, 반도체 메모리 장치(200a)의 셀프-리프레쉬 구간이 리프레쉬 인터벌(tREFI)보다 큰 경우에는 커맨드 생성기(130)는 제1 논리 레벨(로직 하이 레벨)의 중지 신호(HALT)를 리프레쉬 타이머(120)에 제공할 수 있고, 리프레쉬 타이머(120)는 제2 논리 레벨의 중지 신호(HALT)가 인가되면 동작을 멈출 수 있다.
반도체 메모리 장치(200a)가 셀프-리프레쉬를 탈출한 후로부터 일정 시간이 경과하면 커맨드 생성기(130)는 재시작 신호(RSTRT)를 리프레쉬 타이머(120)에 인가하여 리프레쉬 타이머(120)를 재구동시킬 수 있다.
커맨드 생성기(130)는 상기 셀프 리프레쉬 구간에서는 리프레쉬 타이머(120)에서 제1 리프레쉬 클럭 신호(RCK1)가 인가되어도, 스케쥴러(140)에 오토-리프레쉬 커맨드를 인가하지 않을 수 있다. 그 이유는 셀프-리프레쉬 구간에서는 반도체 메모리 장치(200a) 내부의 발진기를 이용하여 동적 메모리 셀들에 대하여 리프레쉬 동작이 수행되기 때문이다.
스케쥴러(140)는 커맨드 생성기(130)로부터의 커맨드 신호를 저장하고, 커맨드 스케쥴링을 수행할 수 있다.
제어 회로(110)는 호스트(20)로부터의 호스트 리퀘스트(HREQ)와 호스트 어드레스 신호(ADDR1)에 기초하여 커맨드 생성기(130)가 커맨드 신호를 생성하도록 하고, 반도체 메모리 장치(200a)는 이에 따라 액티브, 리프레쉬, 독출, 및 기입 등의 동작을 수행할 수 있다.
입출력 버퍼(150)는 반도체 메모리 장치(200a)로 전달하거나, 반도체 메모리 장치(200a)로부터 전달되는 신호들을 임시적으로 저장할 수 있다. 메모리 장치(200a)는 입출력 버퍼(150)와 커맨드 핀(101), 데이터 핀(102) 및 어드레스 핀(103)을 통해 연결된다. 또한, 입출력 버퍼(150)를 통해 메모리 컨트롤러(100)의 데이터, 어드레스, 동작 명령 신호등을 반도체 메모리 장치(200a)로 전송할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(200a)는 제어 로직(또는 제어 로직 회로, 210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(245), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 제어 회로(250)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 동적 메모리 셀들을 포함할 수 있다. 도 4에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(250)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(245)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(245)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(WEB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 칩 선택 신호(CSB) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 커맨드 디코더(211)는 기입 인에이블 신호(WEB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 칩 선택 신호(CSB) 등을 디코딩하여 오토-리프레쉬 명령(REF, 또는 오토-리프레쉬 신호), 셀프 리프레쉬 진입 명령(SRE, 또는 셀프-리프레쉬 진입 신호) 및 셀프-리프레쉬 탈출 명령(SRX, 또는 셀프-리프레쉬 탈출 신호)이 디코딩될 수 있다.
신호들(CSB, RASB, CASB)가 로우 레벨이고 신호(WEB)가 하이 레벨인 상태에서 신호(CKE)가 하이 레벨에서 로우 레벨로 천이하는 경우에 셀프-리프레쉬 진입 명령(SRE)이 디코딩될 수 있다. 신호(CSB)가 하이 레벨인 상태 또는 신호(CSB)가 로우 레벨이면서 신호들(CASB, RASB, WEB)이 하이 레벨인 상태에서 신호(CKE)가 로우 레벨에서 하이 레벨로 천이하는 경우에 셀프 리프레쉬 탈출 명령(SRX)가 디코딩될 수 있다. 제어 로직(210)은 오토-리프레쉬 신호(REF), 셀프-리프레쉬 진입 신호(SRE) 및 셀프-리프레쉬 탈출 신호(SRX)를 리프레쉬 제어 회로(250)에 제공할 수 있다.
리프레쉬 제어 회로(250)는 오토-리프레쉬 신호(REF)에 응답하여 카운팅 동작을 수행하거나, 셀프-리프레쉬 모드에서는 셀프-리프레쉬 진입 신호(SRE)에 응답하여 동작하는 발진기로부터의 클럭 신호에 응답하여 카운팅 동작을 수행하여 리프레쉬 로우 어드레스(REF_ADDR)를 출력할 수 있다.
도 5는 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs), 그리고 워드라인들(WLs)과 비트라인들 (BLs) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 뱅크 어레이(310)의 로우들(rows)이라고 정하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 4의 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(400)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(410~480)을 포함한다. 복수의 뱅크들(410~480) 각각은, 도 5와 같이, 복수개의 워드라인들(WLs), 복수개의 비트라인들(BLs), 그리고 워드라인들(WLs)과 비트라인들 (BLs) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함할 수 있다.
도 6에서는 반도체 메모리 장치(400)가 8개의 뱅크들로 구성되는 예에 대하여 설명된다. 반도체 메모리 장치(400)는 8개의 뱅크들(410~480) 이외에 다양한 수의 뱅크들을 포함할 수 있다.
복수의 뱅크들(410~480)에서, 제1 뱅크(410)는 제1 서브 뱅크(411), 제2 서브 뱅크(412), 제1 로우 디코더(413), 제2 로우 디코더(414), 제1 칼럼 디코더(415), 그리고 제2 칼럼 디코더(416)를 포함할 수 있다. 또한 제2 뱅크(420)는 제1 서브 뱅크(421), 제2 서브 뱅크(422), 제1 로우 디코더(423), 제2 로우 디코더(424), 제1 칼럼 디코더(425), 그리고 제2 칼럼 디코더(426)를 포함할 수 있다. 제3 내지 제8 뱅크들(430~480) 각각의 구성은 제1 및 제2 뱅크들(410, 420) 각각의 구성과 동일하다. 제1 로우 디코더(113)와 제2 로우 디코더(114)는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(RA)를 수신할 수 있다. 제1 칼럼 디코더(415)와 제2 칼럼 디코더(416)는 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스(BANK_ADDR)에 따라 다수개의 뱅크들(410~480) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RA)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다.
제1 뱅크(410)는 제1 서브 뱅크(411)와 제2 서브 뱅크(412)로 구분될 수 있다. 제1 서브 뱅크(411)와 제2 서브 뱅크(412)는 메모리 셀들(MCs)의 워드라인들(WLs)이 배열되는 방향, 즉 로우 방향으로 배열되는 것을 볼 수 있다. 제1 서브 뱅크(411)는 제1 로우 디코더(113)와 제1 칼럼 디코더(415)에 연결될 수 있다. 제1 서브 뱅크(411)의 메모리 셀들은 제1 로우 디코더(413)와 제1 칼럼 디코더(415)에 의해 어드레싱될 수 있다. 제2 서브 뱅크(412)는 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 연결될 수 있다. 제2 서브 뱅크(412)의 메모리 셀들은 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 의해 어드레싱될 수 있다.
제1 서브 뱅크(411)와 제2 서브 뱅크(412)는, 제1 로우 디코더(413)와 제2 로우 디코더(414)로 제공되는 로우 어드레스 신호(RA) 중 어느 하나의 비트에 의해 선택될 수 있다. 예컨대, 로우 어드레스 신호의 MSB 신호에 의해 제1 서브 뱅크(411) 또는 제2 서브 뱅크(112)가 선택될 수 있다.
제1 서브 뱅크(411)와 제2 서브 뱅크(412)는 각각의 데이터 라인 센스 앰프 블록(417, 418)과 연결되고, 서로 독립된 데이터 입출력 라인들(I/O1, I/O2)과 연결될 수 있다. 제1 서브 뱅크(411)에서 독출된 데이터는 제1 데이터 라인 센스 앰프 블록(417)과 제1 데이터 입출력 라인들(I/O1)을 통하여 출력될 수 있다. 제2 서브 뱅크(412)에서 독출된 데이터는 제2 데이터 라인 센스 앰프(418)과 제2 데이터 입출력 라인들(I/O2)을 통하여 출력될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 리프레쉬 제어 회로(250)는 발진기(251), 리프레쉬 클럭 생성기(253) 및 리프레쉬 카운터(255)를 포함할 수 있다.
발진기(251)는 제어 로직 회로(210)로부터의 셀프 리프레쉬 진입 신호(SRE)에 응답하여 활성화되어 클럭 신호(OSC)를 생성하고, 제어 로직 회로(210)로부터의 셀프 리프레쉬 탈출 신호(SRX)에 응답하여 비활성될 수 있다. 즉 발진기(251)는 반도체 메모리 장치(200a)가 셀프 리프레쉬 모드에 진입하는 경우에만 활성화되어 클럭 신호(OSC)를 생성할 수 있다.
리프레쉬 클럭 생성기(253)는 제어 로직 회로(210)로부터의 오토-리프레쉬 신호(REF) 또는 클럭 신호(OCS)에 응답하여 제2 리프레쉬 클럭 신호(RCK2)를 생성할 수 있다. 즉, 반도체 메모리 장치(200a)의 노멀 모드에서, 리프레쉬 클럭 생성기(253)는 리프레쉬 인터벌(tREFI)에 따라 인가되는 오토-리프레쉬 신호(REF)에 응답하여 제2 리프레쉬 클럭 신호(RCK2)를 생성하고, 반도체 메모리 장치(200a)의 셀프 리프레쉬 모드에서는 클럭 신호(OCS)에 응답하여 제2 리프레쉬 클럭 신호(RCK2)를 생성할 수 있다. 따라서 제2 리프레쉬 클럭 신호(RCK2)의 주기는 노멀 모드에서는 제1 리프레쉬 클럭 신호(RCK1)와 동일하고, 셀프-리프레쉬 모드에서는 클럭 신호(OSC)의 주기와 동일할 수 있다.
리프레쉬 카운터(255)는 제2 리프레쉬 클럭 신호(RCK2)에 응답하여 카운팅 동작을 수행하여 제2 리프레쉬 클럭 신호(RCK2)의 상승 천이마다 리프레쉬될 메모리 셀 로우를 지정하는 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
도 8a 내지 도 8c는 도 2의 메모리 시스템에서 리프레쉬 동작이 수행되는 것을 나타낸다.
도 2 내지 도 8a를 참조하면, 리프레쉬 타이머(120)는 시간들(T0, Ta, Tb, Tc) 각각에서 상승 천이하는 제1 리프레쉬 클럭 신호(RCK1)를 생성한다. 즉 리프레쉬 타이머(120)는 리프레쉬 인터벌(tREFI)의 주기로 토글링하는 제1 리프레쉬 클럭 신호(RCK1)를 생성한다. 메모리 컨트롤러(100)는 시간들(T0, Ta) 각각에서 올-뱅크 리프레쉬 커맨드(ABR)를 반도체 메모리 장치(200a)에 인가하여 반도체 메모리 장치(200a)의 메모리 셀 로우들을 순차적으로 리프레쉬한다.
메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 시간(t11)까지는 노멀 모드에서 동작하다가, 시간(t11)에 셀프-리프레쉬 진입 커맨드(SRE)에 응답하여 셀프-리프레쉬 모드에 진입하고 시간(t12)까지 셀프-리프레쉬 모드에서 동작한다. 반도체 메모리 장치(200a)는 셀프-리프레쉬 모드에 진입하면 참조 번호(511)에서와 같이 반도체 메모리 장치(200a)의 메모리 셀 로우에 대하여 셀프-리프레쉬 동작을 수행한다. 여기서 셀프-리프레쉬 동작은 모든 뱅크 어레이들(310~380)에 대하여 수행되는 올-뱅크 리프레쉬 동작일 수 있다. 반도체 메모리 장치(200a)가 셀프-리프레쉬 동작을 수행하는 셀프 리프레쉬 구간(tSELF1)에서 메모리 컨트롤러(100)의 커맨드 생성기(130)는 시간(Tb)에서 오토-리프레쉬 커맨드(ABR)를 반도체 메모리 장치(200a)에 인가하지 않을 수 있다(remove). 즉 셀프-리프레쉬 구간(tSELF1)에서의 메모리 셀 로우에 대한 셀프 리프레쉬 동작이 시간(Tb)에서의 상기 메모리 셀 로우에 대한 오토-리프레쉬 동작을 대체한다. 또한 셀프 리프레쉬 구간(tSELF1)이 리프레쉬 인터벌(tREFI) 보다 작기 때문에 커맨드 생성기(133)는 로우 레벨의 중지 신호(HALT)를 리프레쉬 타이머(120)에 인가할 수 있다.
시간(t12)에서 반도체 메모리 장치(200a)는 셀프-리프레쉬 탈출 커맨드(SRX)에 응답하여 셀프-리프레쉬 모드를 탈출하여 노멀 모드로 진입하고, 시간(Tc)에 오토-리프레쉬 커맨드(ABR)에 응답하여 해당하는 매모리 셀 로우에 대하여 리프레쉬 동작을 수행한다.
도 2 내지 도 7 및 도 8b를 참조하면, 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 시간(t21)부터 시간(t22)까지의 셀프-리프레쉬 구간(tSELF2)에서 셀프-리프레쉬 모드에서 동작하고, 반도체 메모리 장치(200a)는 참조 번호(521)에서와 같이 셀프-리프레쉬 모드에 진입하면서 메모리 셀 로우에 대한 셀프-리프레쉬 동작을 수행한다. 시간(t22) 이후, 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 노멀 모드로 진입하고, 메모리 컨트롤러(100)의 커맨드 생성기(130)는 시간(Tb)에서의 오토-리프레쉬 커맨드(ABR)의 인가를 스킵하여 리프레쉬 전류를 감소시킬 수 있다. 즉 셀프-리프레쉬 구간(tSELF2)에서의 메모리 셀 로우에 대한 셀프 리프레쉬 동작이 시간(Tb)에서의 상기 메모리 셀 로우에 대한 오토-리프레쉬 동작을 대체한다. 예를 들어, 셀프-리프레쉬 구간(tSELF2)에서 두 개의 메모리 셀 로우에 대한 셀프-리프레쉬 동작이 수행되었다면, 노멀 모드에서는 메모리 컨트롤러(100)의 커맨드 생성기(130)는 시간들(Tb, Tc)에서의 오토-리프레쉬 커맨드(ABR)의 인가를 스킵할 수 있다.
도 2 내지 도 7 및 도 8c를 참조하면, 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 시간(t31)부터 시간(t32)까지의 셀프-리프레쉬 구간(tSELF3)에서 셀프-리프레쉬 모드에서 동작하고, 참조 번호(531)에서와 같이 셀프-리프레쉬 모드에 진입하면서 반도체 메모리 장치(200a)는 메모리 셀 로우에 대한 셀프-리프레쉬 동작을 수행한다. 반도체 메모리 장치(200a)가 셀프-리프레쉬 동작을 수행하는 셀프 리프레쉬 구간(tSELF3)에서 메모리 컨트롤러(100)의 커맨드 생성기(130)는 시간(Ta)에서 오토-리프레쉬 커맨드(ABR)를 반도체 메모리 장치(200a)에 인가하지 않을 수 있다.
즉, 메모리 컨트롤러(100)는 메모리 시스템(30)의 셀프-리프레쉬 구간에서 오토-리프레쉬 커맨드(ABR)를 반도체 메모리 장치(200a)에 인가하지 않를 수 있다.를 인가. 또한 반도체 메모리 장치(200a)가 상기 셀프-리프레쉬 구간을 탈출한 후, 메모리 컨트롤러(100)는 상기 셀프-리프레쉬 구간의 정보를 반영하여 반영하여 노멀 모드에서 오토-리프레쉬 커맨드(REF)의 인가를 조절할 수 있다.
도 9는 도 2의 메모리 시스템에서 리프레쉬 동작이 수행되는 것을 나타낸다.
도 2 내지 도 7 및 도 9를 참조하면, 리프레쉬 타이머(120)는 시간들(T0, Ta) 각각에서 상승 천이하는 제1 리프레쉬 클럭 신호(RCK1)를 생성한다. 메모리 컨트롤러(100)는 시간(T0)에서 올-뱅크 리프레쉬 커맨드(ABR)를 반도체 메모리 장치(200a)에 인가하여 반도체 메모리 장치(200a)의 제1 메모리 셀 로우를 리프레쉬한다.
시간(T0)에서부터 시간(T1)이 경과한 후, 제1 시간(t41)에서 반도체 메모리 장치(200a)는 셀프 리프레쉬 진입 커맨드(SRE)에 응답하여 셀프 리프레쉬 모드로 진입하고, 반도체 메모리 장치(200a)는 시간(Tb, Tc)들 사이의 시간(t42)에서 셀프 리프레쉬 탈출 커맨드(SRX)에 응답하여 셀프-리프레쉬를 탈출한다. 반도체 메모리 장치(200a)의 셀프-리프레쉬 구간(tSELF4) 동안 참조 번호들(541, 543)에서와 같이 반도체 메모리 장치(200a) 내부적으로 제2 메모리 셀 로우와 제3 메모리 셀 로우에 대하여 셀프-리프레쉬 동작이 수행된다.
셀프-리프레쉬 구간(tSELF4)이 셀프-리프레쉬 인터벌(tREFI)보다 크기 때문에, 시간(Tb)에서 커맨드 생성기(130)는 중지 신호(HALT)를 리프레쉬 타이머(120)에 인가하여 리프레쉬 타이머(120)의 동작을 중지시킨다. 반도체 메모리 장치(200a)가 셀프-리프레쉬를 탈출한 시점(t42)부터 일정한 시간(T2)이 경과한 후, 커맨드 생성기(130)는 재시작 신호(RSTRT)를 리프레쉬 타이머(120)에 인가하여 리프레쉬 타이머(120)를 재구동시키고, 리프레쉬 타이머(120)는 시간(Tc) 대신에 시간(Tc')과 시간(Td) 대신에 시간(Td')에서 토글링하는 제1 리프레쉬 클럭 신호(RCK1)를 생성할 수 있다. 따라서, 반도체 메모리 장치(200a)가 셀프-리프레쉬를 탈출한 후 시간(Tc)에서의 오토-리프레쉬 커맨드의 인가가 스킵되어 리프레쉬 전류가 감소될 수 있다.
반도체 메모리 장치(200a)가 셀프-리프레쉬 구간(tREF4)에 진입하기 직전의 제1 리프레쉬 클럭 신호(RCK1)의 제1 상승 천이 시점(T0)부터 상기 셀프-리프레쉬 구간(tREF4)에 진입하는 시점(t41)까지의 제1 구간(T1)과 반도체 메모리 장치(200)가 셀프-리프레쉬를 탈출하는 시점(t42)에서 반도체 메모리 장치(200a)가 셀프-리프레쉬를 탈출한 직후의 제1 리프레쉬 클럭 신호의 제2 상승 천이 시점(Tc')까지의 제2 구간(T2)의 합은 리프레쉬 인터벌(tREFI)에 해당할 수 있다.
도 10과 도 11은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 리프레쉬 동작이 수행되는 것을 나타낸다.
도 2, 도 3, 도 4, 도 10 및 도 11을 참조하면, 클럭 인에이블 신호(CKE)가 하이 레벨인 동안(t51~t55), 메모리 컨트롤러(100)와 반도체 메모리 장치(200a, 400)는 노멀 모드에서 동작하고, 클럭 인에이블 신호(CKE)가 로우 레벨인 동안(t56~t57), 메모리 컨트롤러(100)와 반도체 메모리 장치(200a, 400)는 파워-다운 모드에 진입할 수 있다.
시간들(t51~t52) 동안, 메모리 컨트롤러(100)로부터의 퍼-뱅크 리프레쉬 커맨드(PBR_A)에 응답하여, 제1 뱅크 어레이(BANK_A)의 메모리 셀 로우들에 대하여 리프레쉬 동작이 수행되고, 시간들(t52~t53) 동안, 퍼-뱅크 리프레쉬 커맨드(PBR_B)에 응답하여, 제2 뱅크 어레이(BANK_B)의 메모리 셀 로우들에 대하여 리프레쉬 동작이 수행되고, 시간들(t53~t54) 동안, 퍼-뱅크 리프레쉬 커맨드(PBR_C)에 응답하여, 제3 뱅크 어레이(BANK_C)의 메모리 셀 로우들에 대하여 리프레쉬 동작이 수행되고, 시간들(t54~t55) 동안, 퍼-뱅크 리프레쉬 커맨드(PBR_D)에 응답하여, 제4 뱅크 어레이(BANK_D)의 메모리 셀 로우들에 대하여 리프레쉬 동작이 수행될 수 있다.
메모리 컨트롤러(100)는 퍼-뱅크 리프레쉬 커맨드(PBR)를 반도체 메모리 장치(200a)에 인가하면서 리프레쉬되어야 할 뱅크의 정보도 함께 반도체 메모리 장치(200a)에 제공할 수 있다. 반도체 메모리 장치(200a)에서는 퍼-뱅크 리프레쉬 커맨드(PBR)에 응답하여 뱅크 어레이들(BANK_A~BANK_H) 각각에서 적어도 하나의 메모리 셀 로우가 리프레쉬되어야 하나의 퍼-뱅크 리프레쉬 동작이 완료된다. 메모리 시스템(30)이 퍼-뱅크 리프레쉬를 수행하는 경우에 뱅크 어레이들(BANK_A~BANK_H) 각각에 퍼-뱅크 리프레쉬 커맨드(PBR)를 모두 수행시키고, 파워-다운 모드에 진입할 수 있다. 이렇게 되는 경우에, 전류 소모가 증가할 수 있다.
뱅크 어레이들(BANK_A~BANK_H)에 대한 퍼-뱅크 리프레쉬가 수행되는도중, 상기 뱅크 어레이들(BANK_A~BANK_H) 모두에 대한 퍼-뱅크 리프레쉬 동작이 완료되기 이전의 시점(t55)에서 메모리 컨트롤러(100)의 스케쥴러(140)의 커맨드 큐(143)에 상기 퍼-뱅크 리프레쉬 동작을 지시하는 리퀘스트 외에 다른 액세스 리퀘스크가 없는 경우에,, 메모리 컨트롤러(100)의 커맨드 생성기(130)는 상기 퍼-뱅크 리프레쉬 동작에서 리프레쉬 되지 않았던 나머지 뱅크 어레이들(BANK_E~BANK_H)에 대하여 하나의 올-뱅크 리프레쉬 커맨드(ABR)를 발행하고, 나머지 뱅크 어레이들(BANK_E~BANK_H)의 메모리 셀 로우들은 올-뱅크 리프레쉬 커맨드(ABR)에 응답하여 시간들(t55~t56) 사이에 리프레쉬될 수 있다. 따라서 메모리 시스템(30)은 파워-다운 모드에 진입하는 시간을 뱅크 어레이들(BANK_A~BANK_H)에 대하여 순차적으로 퍼-뱅크 리프레쉬 동작을 수행하는 경우보다 단축시킬 수 있어서, 리프레쉬 전류를 감소시킬 수 있다. 반도체 메모리 장치(200a)가 파워-다운 모드에 진입해 있는 동안 반도체 메모리 장치(200a)는 내부의 클럭 신호에 기초하여 셀프 리프레쉬 동작을 수행할 수 있다.
일반적으로 메모리 컨트롤러(100)가 올-뱅크 리프레쉬 커맨드(ABR)를 발행하면, 반도체 메모리 장치(200a)는 내부적으로 뱅크 어레이들(BANK_A~BANK_H)에 대하여 리프레쉬 동작을 수행하여 하나의 리프레쉬 동작이 완료된다. 하지만 본 발명의 실시예에서는 퍼-뱅크 리프레쉬 동작 수행도중에, 올-뱅크 리프레쉬 커맨드를 발행하여 퍼-뱅크 리프레쉬 동작에서 리프레쉬 되지 않았던 뱅크 어레이들을 리프레쉬시킴과 동시에 파워-다운 모드에 진입할 수 있어서, 전류 소모를 감소시킬 수 있다.
시간들(t51~t52) 사이의 구간은 퍼-뱅크 리프레쉬 사이클(tRFCpb)에 해당할 수 있고, 시간들(t55~t56) 사이의 구간은 올-뱅크 리프레쉬 사이클(tRFCab)에 해당할 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 리프레쉬 방법을 나타내는 흐름도이다.
도 2 내지 도 9 및 도 12를 참조하면, 동적 메모리 셀들을 구비하는 반도체 메모리 장치(200a) 및 반도체 메모리 장치(200a)를 제어하는 메모리 컨트롤러(100)를 포함하는 메모리 시스템(30)의 리프레쉬 방법에서는, 상기 메모리 컨트롤러(100)가 상기 반도체 메모리 장치(200a)를 노멀 모드로 동작시키면서, 상기 반도체 메모리 장치(200a)의 리프레쉬 인터벌(tREFI)에 따라 상기 반도체 메모리 장치(200a)에 대하여 오토-리프레쉬를 수행한다(S610). 상기 반도체 메모리 장치(200a)가 셀프-리프레쉬 모드로 진입하여 셀프 리프레쉬 동작을 수행한다(S620). 상기 반도체 메모리 장치(200a)가 상기 셀프 리프레쉬 동작을 수행하는 셀프-리프레쉬 진입 구간(tSELF)과 상기 리프레쉬 인터벌(tREFI)의 비교(S630)에 기초하여 메모리 컨트롤러(100)의 리프레쉬 타이머(120)를 선택적으로 중지시킬 수 있다(S640, S650).
예를 들어, 셀프-리프레쉬 진입 구간(tSELF)이 리프레쉬 인터벌(tREFI)보다 작다면(S630에서 YES), 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에서 셀프-리프레쉬 동작이 수행되는 동안 리프레쉬 타이머(120)를 중지시키기 않고, 반도체 메모리 장치(200a)가 셀프-리프레쉬를 탈출한 후의 최초의 오토-리프레쉬를 선택적으로 스킵할 수 있다(S640).
예를 들어, 셀프-리프레쉬 진입 구간(tSELF)이 리프레쉬 인터벌(tREFI)보다 크다면(S630에서 NO), 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에서 셀프-리프레쉬 동작이 수행되는 동안 리프레쉬 타이머(120)를 중지시키고, 반도체 메모리 장치(200a)가 셀프-리프레쉬를 탈출한 후에 리프레쉬 타이머(120)를 재가동하여 최초의 오토-리프레쉬를 수행할 수 있다(S650).
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 13에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAp, p는 2 이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAp)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAp)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제p 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 4 및 도 6을 참조하여 설명한 바와 같이 복수의 뱅크 어레이들을 구비할 수 있고, 뱅크 어레이들 각각은 복수의 동적 메모리 셀들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드에 기초하여 메모리 영역(621)에 대하여 액트, 기입 및 독출 동작을 수행할 수 있다.
한편, 제p 반도체 레이어(620)는, 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 리프레쉬 동작을 제어하는 리프레쉬 제어 회로(622)를 구비할 수 있다. 리프레쉬 제어 회로(622)는 제어 로직(6107)의 제어에 따라 메모리 영역(621)에 대한 리프레쉬 동작을 수행하는 경우 셀프-리프레쉬 구간에서의 리프레쉬 동작으로 오토-리프레쉬 동작을 대신하여 리프레쉬 전류를 감소시킬 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 도 3 내지 도 12를 참조하여 설명한 바와 같이, 리프레쉬 제어 회로 및 메모리 셀 어레이를 포함할 수 있다. 리프레쉬 제어 회로는 메모리 셀 어레이에 리프레쉬 동작을 수행하는 경우 셀프-리프레쉬 구간에서의 리프레쉬 동작으로 오토-리프레쉬 동작을 대신하여 리프레쉬 전류를 감소시킬 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADDR) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다. 또한 메모리 컨트롤러(720)는 메모리 모듈(710)의 반도체 메모리 장치들(730)에 셀프-리프레쉬 진입 커맨드(SRE)와 셀프-리프레쉬 탈출 커맨드(SRX)를 인가할 수 있다. 메모리 컨트롤러(720)는 도 3의 메모리 컨트롤러(100)로 구현될 수 있다.
또한 반도체 메모리 장치(730)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 영역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 15를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 반도체 메모리 장치(950), 비휘발성 메모리 장치(940), 사용자 인터페이스(930) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
반도체 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(950)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(950)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 어플리케이션 프로세서(910)는 반도체 메모리 장치(950)에 셀프-리프레쉬 진입 커맨드(SRE) 및 셀프-리프레쉬 탈출 커맨드(SRX)를 인가할 수 있다. 반도체 메모리 장치(950)는 도 3 내지 도 12를 참조하여 설명한 바와 같이, 리프레쉬 제어 회로(951) 및 메모리 셀 어레이(953)를 포함할 수 있다. 리프레쉬 제어 회로(951)는 메모리 셀 어레이(953)에 리프레쉬 동작을 수행하는 경우 셀프-리프레쉬 구간에서의 리프레쉬 동작으로 오토-리프레쉬 동작을 대신하여 리프레쉬 전류를 감소시킬 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 메모리 컨트롤러와 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 동적 메모리 셀들을 구비하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 노멀 모드에서 상기 반도체 메모리 장치의 리프레쉬 인터벌마다 상기 반도체 메모리 장치에 오토-리프레쉬 커맨드를 인가하여 상기 반도체 메모리 장치가 리프레쉬 동작을 수행하도록 하되, 상기 반도체 메모리 장치가 셀프-리프레쉬 동작을 수행하는 셀프-리프레쉬 구간에서는 상기 오토-리프레쉬 커맨드를 인가하지 않고,
    상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출한 후, 상기 메모리 컨트롤러는 상기 셀프-리프레쉬 구간의 정보를 반영하여 상기 노멀 모드에서 상기 오토-리프레쉬 커맨드의 인가를 조절하고,
    상기 메모리 컨트롤러는
    상기 리프레쉬 인터벌마다 토글링하는 제1 리프레쉬 클럭 신호를 생성하는 리프레쉬 타이머;
    상기 제1 리프레쉬 클럭 신호에 동기되어 상기 오토-리프레쉬 커맨드를 생성하는 커맨드 생성기;
    상기 오토-리프레쉬 커맨드를 포함하는, 상기 커맨드 생성기로부터의 커맨드를 스케쥴링하는 스케쥴러; 및
    상기 리프레쉬 타이머, 상기 커맨드 생성기 및 상기 스케쥴러를 제어하는 제어 회로를 포함하고,
    상기 커맨드 생성기는 상기 리프레쉬 인터벌과 상기 셀프-리프레쉬 구간의 비교에 기초하여 상기 셀프-리프레쉬 구간에서 상기 리프레쉬 타이머를 선택적으로 중지시키는 메모리 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌보다 작은 경우, 상기 커맨드 생성기는 상기 리프레쉬 타이머를 계속 구동시키고,
    상기 반도체 메모리 장치가 제1 리프레쉬 타이밍에 상기 오토-리프레쉬 커맨드에 응답하여 상기 동적 메모리 셀들 중 제1 메모리 셀 로우에 대하여 오토-리프레쉬 동작을 수행한 후, 상기 셀프-리프레쉬 구간에 진입하는 경우, 상기 셀프-리프레쉬 구간에서의 제2 메모리 셀 로우에 대한 셀프-리프레쉬 동작이 상기 제1 리프레쉬 타이밍에 연속하는 제2 리프레쉬 타이밍에 수행될 상기 제2 메모리 셀 로우에 대한 오토-리프레쉬 동작을 대체하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌보다 작은 경우, 상기 커맨드 생성기는 상기 리프레쉬 타이머를 계속 구동시키고,
    상기 반도체 메모리 장치가 제1 리프레쉬 타이밍에 상기 오토-리프레쉬 커맨드에 응답하여 상기 동적 메모리 셀들 중 제1 메모리 셀 로우에 대하여 오토-리프레쉬 동작을 수행한 후, 상기 셀프-리프레쉬 구간에 진입하고, 상기 제1 리프레쉬 타이밍에 연속하는 제2 리프레쉬 타이밍 이전에 상기 셀프-리프레쉬 구간을 탈출하는 경우, 상기 셀프-리프레쉬 구간에서의 제2 메모리 셀 로우에 대한 셀프-리프레쉬 동작이 상기 제2 리프레쉬 타이밍에 수행될 상기 제2 메모리 셀 로우에 대한 오토-리프레쉬 동작을 대체하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌보다 큰 경우, 상기 커맨드 생성기는 상기 셀프-리프레쉬 구간이 상기 리프레쉬 인터벌을 초과하는 제1 시점에서 상기 리프레쉬 타이머를 중지시키고, 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출하는 제2 시점에서 상기 리프레쉬 타이머를 재가동시키고,
    상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간에 진입하기 직전의 상기 제1 리프레쉬 클럭 신호의 제1 상승 천이 시점부터 상기 셀프-리프레쉬 구간에 진입하는 시점까지의 제1 구간과 상기 제2 시점에서 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 구간을 탈출한 직후의 상기 제1 리프레쉬 클럭 신호의 제2 상승 천이 시점까지의 제2 구간의 합은 상기 리프레쉬 인터벌에 해당하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 셀프-리프레쉬 진입 커맨드를 인가하여 상기 반도체 메모리 장치가 상기 셀프-리프레쉬 동작을 수행하도록 하고, 상기 반도체 메모리 장치에 셀프-리프레쉬 탈출 커맨드를 인가하여 상기 반도체 메모리 장치가 상기 셀프-리프레쉬를 탈출하도록 하는 메모리 시스템.
  7. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 동적 메모리 셀들을 구비하는 복수의 뱅크 어레이들을 포함하는 메모리 셀 어레이;
    상기 메모리 컨트롤러로부터의 커맨드에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로; 및
    상기 제어 로직 회로의 제어에 기초하여 상기 동적 메모리 셀들에 대한 상기 리프레쉬 동작을 수행하는 리프레쉬 제어 회로를 포함하고,
    상기 리프레쉬 제어 회로는
    상기 제어 로직 회로로부터의 셀프 리프레쉬 진입 신호에 응답하여 활성화되어 클럭 신호를 생성하고, 상기 제어 로직 회로로부터의 셀프 리프레쉬 탈출 신호에 응답하여 비활성화되는 발진기;
    상기 제어 로직 회로로부터의 오토-리프레쉬 신호 또는 상기 클럭 신호에 응답하여 제2 리프레쉬 클럭 신호를 생성하는 리프레쉬 클럭 생성기; 및
    상기 제2 리프레쉬 클럭 신호에 응답하여 리프레쉬될 메모리 셀 로우를 지정하는 리프레쉬 로우 어드레스를 생성하는 리프레쉬 카운터를 포함하는 메모리 시스템.
  8. 각각이 동적 메모리 셀들을 구비하는 복수의 뱅크 어레이들을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 대하여 상기 뱅크 어레이들 각각에 대한 리프레쉬인 퍼-뱅크 리프레쉬 동작이 순차적으로 수행되는 동안, 상기 뱅크 어레이들 모두에 대한 상기 퍼-뱅크 리프레쉬 동작이 완료되기 이전에 상기 퍼-뱅크 리프레쉬 동작을 지시하는 리퀘스트 이외에 다른 액세스 리퀘스트가 없는 경우, 하나의 올-뱅크 리프레쉬 커맨드를 상기 반도체 메모리 장치에 발행하여 상기 퍼-뱅크 리프레쉬 동작에서 리프레쉬되지 않았던 일부 뱅크 어레이들을 리프레쉬시키고,
    상기 메모리 컨트롤러는
    상기 반도체 메모리 장치의 리프레쉬 인터벌마다 토글링하는 리프레쉬 클럭 신호를 생성하는 리프레쉬 타이머;
    상기 리프레쉬 클럭 신호에 동기되어 리프레쉬 커맨드를 생성하는 커맨드 생성기;
    상기 리프레쉬 커맨드를 포함하는, 상기 커맨드 생성기로부터의 커맨드를 스케쥴링하며 상기 커맨드를 저장하는 커맨드 큐를 포함하는 스케쥴러; 및
    상기 리프레쉬 타이머, 상기 커맨드 생성기 및 상기 스케쥴러를 제어하는 제어 회로를 포함하고,
    상기 커맨드 생성기는 상기 커맨드 큐에 상기 뱅크 어레이들 모두에 대한 상기 퍼-뱅크 리프레쉬 동작이 완료되기 이전에 상기 퍼-뱅크 리프레쉬 동작을 지시하는 리퀘스트 이외에 다른 액세스 리퀘스트가 없는 경우 상기 올-뱅크 리프레쉬 커맨드를 발행하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 반도체 메모리 장치는 상기 올-뱅크 리프레쉬 커맨드에 응답하여 상기 일부 뱅크 어레이들에 리프레쉬 동작을 수행함과 동시에, 파워-다운 모드에 진입하는 메모리 시스템.
  10. 삭제
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